JPH0810443B2 - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPH0810443B2 JPH0810443B2 JP63308531A JP30853188A JPH0810443B2 JP H0810443 B2 JPH0810443 B2 JP H0810443B2 JP 63308531 A JP63308531 A JP 63308531A JP 30853188 A JP30853188 A JP 30853188A JP H0810443 B2 JPH0810443 B2 JP H0810443B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- control circuit
- data
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はメモリ制御回路に関し、特に信号処理プロセ
ッサー等による高速かつ高能率のメモリアクセスに対応
するためのデバイスに用いられるメモリ制御回路に関す
る。
ッサー等による高速かつ高能率のメモリアクセスに対応
するためのデバイスに用いられるメモリ制御回路に関す
る。
［従来の技術及び発明の解決しようとする問題点］ 従来、この種の高速かつ高能率が要求されるデバイス
においては、メモリを高速で動作させるか、あるいはメ
モリアクセス以外の処理時間を利用してメモリのデータ
やり取りを行う方式が用いられている。
においては、メモリを高速で動作させるか、あるいはメ
モリアクセス以外の処理時間を利用してメモリのデータ
やり取りを行う方式が用いられている。
従来のメモリ制御回路の構成図を第６図に示す。
アドレス入力601にアドレスが供給されると、このアド
レスはデコード602でデコードされ、メモリ603へのアク
セスに使用される。
レスはデコード602でデコードされ、メモリ603へのアク
セスに使用される。
信号処理プロセッサーにおいては、ディジタルフィル
ターを実現する際にデータラムと第２図のようにＮ番地
に書き込み、且つＮ＋１番地からデータを読出す処理が
多く実行される。
ターを実現する際にデータラムと第２図のようにＮ番地
に書き込み、且つＮ＋１番地からデータを読出す処理が
多く実行される。
ところが、上述の処理をする際に通常のラム制御方式
を用いると、第３図のタイミングチャートで示すよう
に、インストラクションｉで読出しのため2n番地にアク
セスし、且つアドレスカウントアップを行うと、（ｉ−
１）のインストラクション時にラムにフェッチしたデー
タ:data（2n）をバスに読出すことができる。次に（ｉ
＋１）インストラクションで書き込みのため2n＋１番地
にアクセスし且つアドレスカウントアップを行うとバス
にデータ:data（2n＋１）が出力され、アドレス2n＋１
に書き込むことができる。しかし、次に（ｉ＋２）にイ
ンストラクションで読出しのため2n＋２番地にアクセス
すると、（ｉ＋１）のインストラクションにて2n＋２番
地のアドレスのデータをラム出力にフェッチできないの
で、（ｉ＋２）インストラクションでバス上にはデー
タ:data（2n＋１）が現れて実行できない。上述の問題
を回避しようとすると書き込み且つアドレスカウントア
ップの命令の後には、読出命令を実行しないか、あるい
はラムのスピードを十分に上げ１インストラクション内
にデータを書き込みした後に再度プリチャージを行い、
ラム出力にデータフェッチする必要がある。ところがラ
ムのスピードアップにはデバイス上および消費電流等の
制約があり簡単には実現できない。
を用いると、第３図のタイミングチャートで示すよう
に、インストラクションｉで読出しのため2n番地にアク
セスし、且つアドレスカウントアップを行うと、（ｉ−
１）のインストラクション時にラムにフェッチしたデー
タ:data（2n）をバスに読出すことができる。次に（ｉ
＋１）インストラクションで書き込みのため2n＋１番地
にアクセスし且つアドレスカウントアップを行うとバス
にデータ:data（2n＋１）が出力され、アドレス2n＋１
に書き込むことができる。しかし、次に（ｉ＋２）にイ
ンストラクションで読出しのため2n＋２番地にアクセス
すると、（ｉ＋１）のインストラクションにて2n＋２番
地のアドレスのデータをラム出力にフェッチできないの
で、（ｉ＋２）インストラクションでバス上にはデー
タ:data（2n＋１）が現れて実行できない。上述の問題
を回避しようとすると書き込み且つアドレスカウントア
ップの命令の後には、読出命令を実行しないか、あるい
はラムのスピードを十分に上げ１インストラクション内
にデータを書き込みした後に再度プリチャージを行い、
ラム出力にデータフェッチする必要がある。ところがラ
ムのスピードアップにはデバイス上および消費電流等の
制約があり簡単には実現できない。
［発明の従来技術に対する相違点］ 従来のメモリ制御回路に対し本発明はメモリを分割
し、実行されていないメモリに関してはアドレスカウン
トアップしてデータを先読みしているという相違点を有
する。
し、実行されていないメモリに関してはアドレスカウン
トアップしてデータを先読みしているという相違点を有
する。
［問題点を解決するための手段］ 本願発明の要旨は、データを記憶する複数のアドレス
を有する第１のメモリと、データを記憶する複数のアド
レスを有する第２のメモリと、複数ビットのアドレス信
号をデコードして上記複数のアドレスに選択的にアクセ
スを許容する第１のアドレス選択信号を上記第１のメモ
リに供給する第１のアドレスデコーダと、 上記複数ビットのアドレス信号に該アドレス信号の最
下位ビットを加える加算器と、上記加算器の出力をデコ
ードして上記複数のアドレスに選択的なアクセスを許容
する第２のアドレス選択信号を上記第２のメモリに供給
する第２のアドレスデコーダと、上記最下位ビットを反
転させ反転ビットを出力するインバータと、上記最下位
ビットに応答して上記第１のメモリのデータ出力を外部
に供給する第１の読出制御回路と、上記反転ビットに応
答して上記第２のメモリのデータ出力を外部に供給する
第２の読出制御回路を備えたことである。
を有する第１のメモリと、データを記憶する複数のアド
レスを有する第２のメモリと、複数ビットのアドレス信
号をデコードして上記複数のアドレスに選択的にアクセ
スを許容する第１のアドレス選択信号を上記第１のメモ
リに供給する第１のアドレスデコーダと、 上記複数ビットのアドレス信号に該アドレス信号の最
下位ビットを加える加算器と、上記加算器の出力をデコ
ードして上記複数のアドレスに選択的なアクセスを許容
する第２のアドレス選択信号を上記第２のメモリに供給
する第２のアドレスデコーダと、上記最下位ビットを反
転させ反転ビットを出力するインバータと、上記最下位
ビットに応答して上記第１のメモリのデータ出力を外部
に供給する第１の読出制御回路と、上記反転ビットに応
答して上記第２のメモリのデータ出力を外部に供給する
第２の読出制御回路を備えたことである。
また、本願発明のメモリ制御回路は、上記最下位ビッ
トと書き込み制御信号に応答して上記第１のラムを書き
込み可能にする第１の書き込み制御回路と、上記反転ビ
ットと上記書き込み制御信号に応答して上記第２のラム
を書き込み可能にする第２の書き込み制御回路とを更に
含む場合もある。
トと書き込み制御信号に応答して上記第１のラムを書き
込み可能にする第１の書き込み制御回路と、上記反転ビ
ットと上記書き込み制御信号に応答して上記第２のラム
を書き込み可能にする第２の書き込み制御回路とを更に
含む場合もある。
［実施例］ 本発明の実施例について図面を参照して説明する。
第１図は本発明の第１実施例を示す回路図である。１
はアドレス入力端子、２はアドレス信号中の最下位ビッ
ト（以下LSBと称す）である。アドレス端子１から入力
されたｍビットのアドレス信号は加算器４およびデコー
ド５に入力される。更に、加算器４には入力されたアド
レス信号の最下位１ビットが入力され、加算器４は入力
されたｍビットのアドレス信号で表されたアドレスとこ
の１ビットを加算してデコード６に出力する。ラム７と
８への書き込みを選択するために、ANDゲート９にはLSB
を入力し、一方、ANDゲート10にはLSBを反転させて入力
し、かつ、これら２つのANDゲート９、10には端子14か
ら与えられるWRITE信号が入力される。また、ラム７、
８の読出イネーブル端子には端子15を介してREAD信号が
加えられる。
はアドレス入力端子、２はアドレス信号中の最下位ビッ
ト（以下LSBと称す）である。アドレス端子１から入力
されたｍビットのアドレス信号は加算器４およびデコー
ド５に入力される。更に、加算器４には入力されたアド
レス信号の最下位１ビットが入力され、加算器４は入力
されたｍビットのアドレス信号で表されたアドレスとこ
の１ビットを加算してデコード６に出力する。ラム７と
８への書き込みを選択するために、ANDゲート９にはLSB
を入力し、一方、ANDゲート10にはLSBを反転させて入力
し、かつ、これら２つのANDゲート９、10には端子14か
ら与えられるWRITE信号が入力される。また、ラム７、
８の読出イネーブル端子には端子15を介してREAD信号が
加えられる。
すなわち、ラム７はアドレス信号で表されたアドレス
が奇数の時に書き込みおよび読み出しがイネーブルとな
り、一方、ラム８はアドレスが偶数の時に書き込みおよ
び出力がイネーブルになる。また、加算器４は入力され
たアドレスとそのLSB1ビットを加算してデコード６に入
力しているので、LSBが「１」の時、すなわち端子１か
ら奇数時のアドレスが入力されているときは、その奇数
アドレス＋１のアドレスがデコード６に送られ、偶数ア
ドレスのラム８から読出が行われる。その回路により2n
＋１番地に書き込みを行った後、すぐに2n＋２番地から
データを読み出すことができる。なお、ラム７、８への
書き込みデータは端子13を介してそれぞれのDI端子に入
力され、データの読出はDO端子から行われる。ラム７、
８のDO端子はラム出力選択回路11、12を介してラム出力
16へデータを選択的に出力する。この回路により2n＋１
番地に書込みを行った後、すぐ2n＋２番地からデータを
読出すことができる。９及び10は書き込み信号の選択回
路、11及び12はラム出力の選択回路である。
が奇数の時に書き込みおよび読み出しがイネーブルとな
り、一方、ラム８はアドレスが偶数の時に書き込みおよ
び出力がイネーブルになる。また、加算器４は入力され
たアドレスとそのLSB1ビットを加算してデコード６に入
力しているので、LSBが「１」の時、すなわち端子１か
ら奇数時のアドレスが入力されているときは、その奇数
アドレス＋１のアドレスがデコード６に送られ、偶数ア
ドレスのラム８から読出が行われる。その回路により2n
＋１番地に書き込みを行った後、すぐに2n＋２番地から
データを読み出すことができる。なお、ラム７、８への
書き込みデータは端子13を介してそれぞれのDI端子に入
力され、データの読出はDO端子から行われる。ラム７、
８のDO端子はラム出力選択回路11、12を介してラム出力
16へデータを選択的に出力する。この回路により2n＋１
番地に書込みを行った後、すぐ2n＋２番地からデータを
読出すことができる。９及び10は書き込み信号の選択回
路、11及び12はラム出力の選択回路である。
以上が回路の説明であるが、その動作と具体的に第４
図のタイミングチャートで示すと、インストラクション
ｉで読出しのため2n番地にアクセスしアドレスカウント
アップを行うと、ｉ以前のインストラクション時に偶数
面ラム８にフェッチしたデータ:data（2n）がバスに出
力される。次に（ｉ＋１）インストラクション時にはア
ドレスは2n＋１となっているので奇数面アドレスは（2n
＋１）、偶数面アドレスは加算器により（2n＋２）アド
レスが入力されている。ここで（ｉ＋１）インストラク
ションで書込みのため2n＋１番地を指定し、アドレスカ
ウントアップを行うと、バスのデータdata（2n＋１）が
両方のラムに入力されるが書込みがイネーブルとなるの
は奇数面のラムだけで奇数面にdata（2n＋１）が書き込
まれる。次に（ｉ＋２）インストラクション時に読出し
のため2n＋２番地を実行すると（ｉ＋１）インストラク
ション時に偶数面のラム８で読出されているデータdata
（2n＋２）を読出すことができる。
図のタイミングチャートで示すと、インストラクション
ｉで読出しのため2n番地にアクセスしアドレスカウント
アップを行うと、ｉ以前のインストラクション時に偶数
面ラム８にフェッチしたデータ:data（2n）がバスに出
力される。次に（ｉ＋１）インストラクション時にはア
ドレスは2n＋１となっているので奇数面アドレスは（2n
＋１）、偶数面アドレスは加算器により（2n＋２）アド
レスが入力されている。ここで（ｉ＋１）インストラク
ションで書込みのため2n＋１番地を指定し、アドレスカ
ウントアップを行うと、バスのデータdata（2n＋１）が
両方のラムに入力されるが書込みがイネーブルとなるの
は奇数面のラムだけで奇数面にdata（2n＋１）が書き込
まれる。次に（ｉ＋２）インストラクション時に読出し
のため2n＋２番地を実行すると（ｉ＋１）インストラク
ション時に偶数面のラム８で読出されているデータdata
（2n＋２）を読出すことができる。
第４図の各信号と第１図の構成との関係は以下の通り
である。すなわち、インストラクションとプリチャージ
は第１図に示されていない構成に供給されるが、「READ
/WRITE」は番号14,15で示された信号線に与えられ、
「アドレス」は番号１で示されており、「偶数面アドレ
ス」はデコード６の出力線に与えられ、「奇数面アドレ
ス」はデコード５の出力線に与えられ、「偶数面RAMOU
T」はラム８のDO端子に与えられ、「奇数面RAMOUT」は
ラム７のDO端子に与えられ、「アドレスLSB」は番号２
を付されており、「BUS」は番号16で示されている。
である。すなわち、インストラクションとプリチャージ
は第１図に示されていない構成に供給されるが、「READ
/WRITE」は番号14,15で示された信号線に与えられ、
「アドレス」は番号１で示されており、「偶数面アドレ
ス」はデコード６の出力線に与えられ、「奇数面アドレ
ス」はデコード５の出力線に与えられ、「偶数面RAMOU
T」はラム８のDO端子に与えられ、「奇数面RAMOUT」は
ラム７のDO端子に与えられ、「アドレスLSB」は番号２
を付されており、「BUS」は番号16で示されている。
第５図は本発明の第２実施例のブロック図である。こ
の実施例ではロムを例としている。基本的動作は第１実
施例と同様、アドレス入力501からそのLSB502によりロ
ムを偶数アドレスの面（偶数面508）と奇数アドレスの
面（奇数面507）とに分け、アドレス2n番地を読出すと
きには2n＋１番地の面も読出を行えるようにすることに
よりロム全体としての処理のスピードアップが可能とな
る。
の実施例ではロムを例としている。基本的動作は第１実
施例と同様、アドレス入力501からそのLSB502によりロ
ムを偶数アドレスの面（偶数面508）と奇数アドレスの
面（奇数面507）とに分け、アドレス2n番地を読出すと
きには2n＋１番地の面も読出を行えるようにすることに
よりロム全体としての処理のスピードアップが可能とな
る。
［発明の効果］ 以上説明したように本発明は、メモリを奇数面と偶数
面とに分けることにより信号処理プロセッサー等で多用
されるメモリアクセス命令を通常タイミングで実現で
き、ディジタルフィルター等で行われる処理を高能率で
実行できるという効果が得られる。
面とに分けることにより信号処理プロセッサー等で多用
されるメモリアクセス命令を通常タイミングで実現で
き、ディジタルフィルター等で行われる処理を高能率で
実行できるという効果が得られる。
第１図は本発明の第１実施例を示す回路図であり、第２
図はアクセス例を説明するアドレス空間図、第３図は従
来例の実行タイミングを示すタイミングチャート図、第
４図は第１実施例の実行タイミングチャート図、第５図
は本発明の第２実施例を示すブロック図、第６図は従来
例を示すブロック図である。 1,501……アドレス入力端子、2,502……アドレスLSB、
3,503……インバータ、4,504……アダー、5,6,505,506
……デコーダ、７……奇数面ラム、８……偶数面ラム、
9,10……書き込みイネーブルアンド、11,12……ラム出
力選択回路、13……ラムデータ入力、14……書き込み信
号入力、15……読み出し信号、16……ラム出力、507…
…奇数面ロム、508……偶数面ロム、509,510……出力デ
ータ選択回路、511……ロム出力、601……アドレス入
力、602……アドレスデコーダ、603……メモリ、604…
…メモリ出力。
図はアクセス例を説明するアドレス空間図、第３図は従
来例の実行タイミングを示すタイミングチャート図、第
４図は第１実施例の実行タイミングチャート図、第５図
は本発明の第２実施例を示すブロック図、第６図は従来
例を示すブロック図である。 1,501……アドレス入力端子、2,502……アドレスLSB、
3,503……インバータ、4,504……アダー、5,6,505,506
……デコーダ、７……奇数面ラム、８……偶数面ラム、
9,10……書き込みイネーブルアンド、11,12……ラム出
力選択回路、13……ラムデータ入力、14……書き込み信
号入力、15……読み出し信号、16……ラム出力、507…
…奇数面ロム、508……偶数面ロム、509,510……出力デ
ータ選択回路、511……ロム出力、601……アドレス入
力、602……アドレスデコーダ、603……メモリ、604…
…メモリ出力。
Claims (2)
- 【請求項１】データを記憶する複数のアドレスを有する
第１のメモリと、 データを記憶する複数のアドレスを有する第２のメモリ
と、 複数ビットのアドレス信号をデコードして上記複数のア
ドレスに選択的にアクセスを許容する第１のアドレス選
択信号を上記第１のメモリに供給する第１のアドレスデ
コーダと、 上記複数ビットのアドレス信号に該アドレス信号の最下
位ビットを加える加算器と、 上記加算器の出力をデコードして上記複数のアドレスに
選択的なアクセスを許容する第２のアドレス選択信号を
上記第２のメモリに供給する第２のアドレスデコータ
と、 上記最下位ビットを反転させ反転ビットを出力するイン
バータと、 上記最下位ビットに応答して上記第１のメモリのデータ
出力を外部に供給する第１の読出制御回路と、 上記反転ビットに応答して上記第２のメモリのデータ出
力を外部に供給する第２の読出制御回路を備えたメモリ
制御回路。 - 【請求項２】上記最下位ビットと書き込み制御信号に応
答して上記第１のラムを書き込み可能にする第１の書き
込み制御回路と、 上記反転ビットと上記書き込み制御信号に応答して上記
第２のラムを書き込み可能にする第２の書き込み制御回
路とを更に含む特許請求の範囲第１項記載のメモリ制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308531A JPH0810443B2 (ja) | 1988-12-06 | 1988-12-06 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308531A JPH0810443B2 (ja) | 1988-12-06 | 1988-12-06 | メモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02153444A JPH02153444A (ja) | 1990-06-13 |
| JPH0810443B2 true JPH0810443B2 (ja) | 1996-01-31 |
Family
ID=17982155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63308531A Expired - Lifetime JPH0810443B2 (ja) | 1988-12-06 | 1988-12-06 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810443B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06301596A (ja) * | 1993-04-09 | 1994-10-28 | Mitsubishi Electric Corp | マイクロプロセッサ |
| KR0161868B1 (ko) * | 1995-12-27 | 1999-01-15 | 문정환 | 메모리 주소제어회로 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57167185A (en) * | 1981-04-06 | 1982-10-14 | Nec Corp | Memory circuit |
| JPS58164075A (ja) * | 1982-03-24 | 1983-09-28 | Fujitsu Ltd | 記憶制御方式 |
-
1988
- 1988-12-06 JP JP63308531A patent/JPH0810443B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02153444A (ja) | 1990-06-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0255878B2 (ja) | ||
| KR0161868B1 (ko) | 메모리 주소제어회로 | |
| JPS6041769B2 (ja) | アドレス指定方式 | |
| JPH09198862A (ja) | 半導体メモリ | |
| JPH0810443B2 (ja) | メモリ制御回路 | |
| JPH0795269B2 (ja) | 命令コードのデコード装置 | |
| US6574722B2 (en) | Semiconductor storage device | |
| JP2000285671A (ja) | 半導体メモリ | |
| US5506978A (en) | Memory apparatus including a shift circuit for shifting a word select signal by a predetermined number of words | |
| JPH0553920A (ja) | 構造化アドレス生成装置 | |
| JP2969825B2 (ja) | デュアルポートメモリ | |
| JP2616714B2 (ja) | 半導体記憶装置 | |
| JPH05189304A (ja) | 半導体記憶装置 | |
| JPH0619737B2 (ja) | メモリアクセス装置 | |
| JPS60218146A (ja) | 記憶装置アドレス制御方式 | |
| JPH07182514A (ja) | ヒストグラム構築回路 | |
| JPH0542759B2 (ja) | ||
| JPH0792902A (ja) | プログラマブルコントローラ | |
| JPH0540686A (ja) | 記憶装置 | |
| JPH0793213A (ja) | バンクレジスタ設定回路 | |
| JPH01316849A (ja) | キャッシュメモリ装置 | |
| JPH04326126A (ja) | ディジタル計算機のレジスタファイルおよびそれを用いた命令実行方式 | |
| JPH0690680B2 (ja) | 情報処理装置 | |
| JPH07202635A (ja) | デジタル信号処理装置 | |
| JPS59191184A (ja) | メモリ装置 |