JPS58164075A - 記憶制御方式 - Google Patents
記憶制御方式Info
- Publication number
- JPS58164075A JPS58164075A JP4679982A JP4679982A JPS58164075A JP S58164075 A JPS58164075 A JP S58164075A JP 4679982 A JP4679982 A JP 4679982A JP 4679982 A JP4679982 A JP 4679982A JP S58164075 A JPS58164075 A JP S58164075A
- Authority
- JP
- Japan
- Prior art keywords
- storage unit
- information
- address
- storage
- addresses
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は記憶制御方式、特に連続するアドレスに順次ア
クセスする記憶装置における記憶制御方式に関す。
クセスする記憶装置における記憶制御方式に関す。
（ｂｌ 従来技術と問題点
第１図はこの種従来ある記憶制御方式の一例を示す図で
あり、第２図は第１図における信号シーケンスの一例を
示す図である。第１図において、記憶装置は同一の記憶
素子により構成された単一の記憶ユニッ）ＭＵｌを具備
している。該記憶ユニットＭＵＩの連続するアドレスｎ
およびｎ＋１には、情報Ｄ （ｎ）および情報Ｄ（ｎ−
１−１）がそれぞれ格納されている。かかる記憶装置か
ら前記情報Ｄ （ｎ）および情報Ｄ（ｎ＋１）を連続し
て読出す為には、第２図に示す如きアドレス信号Ａを入
力する。最初のサイクルタイムＴｅｌにおいては、アド
レス信号Ａはアドレスｎを示す。その結果記憶ユニット
ＭＵ１は、前記記憶素子により定まるアクセスタイムＴ
ａ１Ｏ後にアドレスｎに格納されている情報Ｄ （ｎ）
を、出力情報りとして出力有効時間Ｔｂｌだけ出力する
。次のサイクルタイムＴｅｌにおいて、アドレス信号Ａ
はアドレスｎ＋１を示す。その結果記憶ユニットＭＵＩ
は、アクセスタイムＴａｌの後にアドレスｎ＋１に格納
されている情［Ｄ （ｎ ＋ １ ）を、出力情報りと
して出力有効時間Ｔｂｌだけ出力する。
あり、第２図は第１図における信号シーケンスの一例を
示す図である。第１図において、記憶装置は同一の記憶
素子により構成された単一の記憶ユニッ）ＭＵｌを具備
している。該記憶ユニットＭＵＩの連続するアドレスｎ
およびｎ＋１には、情報Ｄ （ｎ）および情報Ｄ（ｎ−
１−１）がそれぞれ格納されている。かかる記憶装置か
ら前記情報Ｄ （ｎ）および情報Ｄ（ｎ＋１）を連続し
て読出す為には、第２図に示す如きアドレス信号Ａを入
力する。最初のサイクルタイムＴｅｌにおいては、アド
レス信号Ａはアドレスｎを示す。その結果記憶ユニット
ＭＵ１は、前記記憶素子により定まるアクセスタイムＴ
ａ１Ｏ後にアドレスｎに格納されている情報Ｄ （ｎ）
を、出力情報りとして出力有効時間Ｔｂｌだけ出力する
。次のサイクルタイムＴｅｌにおいて、アドレス信号Ａ
はアドレスｎ＋１を示す。その結果記憶ユニットＭＵＩ
は、アクセスタイムＴａｌの後にアドレスｎ＋１に格納
されている情［Ｄ （ｎ ＋ １ ）を、出力情報りと
して出力有効時間Ｔｂｌだけ出力する。
以上の説明から明らかな如く、従来ある記憶制御方式に
おいては、各情報Ｄ （ｎ）および情報Ｄ（ｎ＋１）が
単一のアクセスタイムＴａｌを有する記憶ユニットＭＵ
Ｉに連続して格納されている為に、該情報Ｄ （ｎ）お
よび情報Ｄ（ｎ＋１）を出力情報りとして連続して出力
させる為には、前記アクセスタイムＴｅｌに対応した均
一のサイクルタイムＴｅｌで順次アドレスｎおよびｎ＋
１を示すアドレス信号Ａを入力する必要が有る。従って
、サイクルタイムＴｅｌを高速にする為には、記憶ユニ
ットＭＵ１を構成する記憶素子を総てアクセスタイムＴ
ａｌの高速のものに変更する必要が有り、記憶装置を高
価なものとする欠点が在る。
おいては、各情報Ｄ （ｎ）および情報Ｄ（ｎ＋１）が
単一のアクセスタイムＴａｌを有する記憶ユニットＭＵ
Ｉに連続して格納されている為に、該情報Ｄ （ｎ）お
よび情報Ｄ（ｎ＋１）を出力情報りとして連続して出力
させる為には、前記アクセスタイムＴｅｌに対応した均
一のサイクルタイムＴｅｌで順次アドレスｎおよびｎ＋
１を示すアドレス信号Ａを入力する必要が有る。従って
、サイクルタイムＴｅｌを高速にする為には、記憶ユニ
ットＭＵ１を構成する記憶素子を総てアクセスタイムＴ
ａｌの高速のものに変更する必要が有り、記憶装置を高
価なものとする欠点が在る。
（Ｃ１発明の目的
本発明の目的は、前述の如き従来ある記憶制御方式の欠
点を除去し、前記記憶装置のサイクルタイムを経済的に
高速化する手段を実現することに在る。
点を除去し、前記記憶装置のサイクルタイムを経済的に
高速化する手段を実現することに在る。
［ｄ） 発明の構成
この目的は、連続するアドレスに順次アクセスする記憶
装置において、アクセスタイムの異なる複数の記憶ユニ
ットと、該記憶ユニットの数だけ連続して入力されるア
ドレスを同一のアドレスに変換して前記各記憶ユニット
に同時に入力する手段と、該各記憶ユニソＩ・から出力
される出力情報をそれぞれアクセスタイムに応じて順次
抽出する手段とを設けることにより達成される。
装置において、アクセスタイムの異なる複数の記憶ユニ
ットと、該記憶ユニットの数だけ連続して入力されるア
ドレスを同一のアドレスに変換して前記各記憶ユニット
に同時に入力する手段と、該各記憶ユニソＩ・から出力
される出力情報をそれぞれアクセスタイムに応じて順次
抽出する手段とを設けることにより達成される。
（Ｑ） 発明の実施例
以下、本発明の一実施例を図面により説明する。
第３図は、本発明の一実施例による記憶制御方式を示す
図であり、第４図は第３図における信号シーケンスの一
例を示す図である。第３図において、記憶装置は短いア
クセスタイムＴａ２を有する記憶素子から構成される記
憶ユニットＭＵ２と、長いアクセスタイムＴａ３を有す
る記憶素子から構成される記憶ユニットＭＵ３とを具備
している。各記憶ユニットＭＵ２およびＭＵ３は、第１
図における記憶ユニットＭＵＩの１７２の記憶容量をそ
れぞれ有している。前記記憶ユニｙ ） Ｍ Ｕ １の
連続するアドレスｎおよびｎ＋１に格納されている情報
Ｄ （ｎ）およびＤ（ｎ＋１＞は、各記憶ユニッ
Ｎ１・Ｍ Ｕ ２およびＭＵ３の同一アドレス
ｍ（但しｎ＝２ｍ）に交互に格納されている。かかる記
憶装置から前記情報Ｄ （ｎ）および情報Ｄ（ｎ＋１）
を連続して読出す為に、第４図に示す如きサイクルタイ
ムＴｃ２のアドレス信号Ａをアドレス変換回路ＡＣに入
力する。該アドレス変換回路ＡＣは受信するアドレス信
号Ａの示すアドレスｎ（＝２ｍ）およびｎ＋１ （＝
２ｍ＋１）を共にｍに変換して、新たなアドレス信号Ａ
′として各記憶ユニソｌ−ＭＵ ２およびＭＵ３に入力
する。その結果記憶ユニットＭＵ２は、アクセスタイム
Ｔａ２の後にアドレスｍに格納されている情報Ｄ（２ｍ
）を出力情ＱｌａＤｌとして出力確定時間Ｔｂ２だけ出
力し、また記憶ユニットＭＵ３は、アクセスタイムＴａ
３の後にアドレスｍに格納されている情報Ｄ （２ｍ＋
１）を出力情ｌＤ２として出力確定時間Ｔｂ３だけ出力
する。一方ゲート制御回路ＧＣは、入力されるアドレス
信号へに同期して、第４図に示される時期にゲートＧ１
およびゲー）Ｇ２をそれぞれ導通状態とする。その結果
当該記憶装置の出力情報りとしては、ゲー１−Ｇｌが導
通状態に在る時を出力有効時間として情報Ｄ（２ｍ）を
出力し、ゲ−）Ｇ２が導通状態に在る時を出力有効時間
として情報Ｄ （２ｍ＋１）を出力する。
図であり、第４図は第３図における信号シーケンスの一
例を示す図である。第３図において、記憶装置は短いア
クセスタイムＴａ２を有する記憶素子から構成される記
憶ユニットＭＵ２と、長いアクセスタイムＴａ３を有す
る記憶素子から構成される記憶ユニットＭＵ３とを具備
している。各記憶ユニットＭＵ２およびＭＵ３は、第１
図における記憶ユニットＭＵＩの１７２の記憶容量をそ
れぞれ有している。前記記憶ユニｙ ） Ｍ Ｕ １の
連続するアドレスｎおよびｎ＋１に格納されている情報
Ｄ （ｎ）およびＤ（ｎ＋１＞は、各記憶ユニッ
Ｎ１・Ｍ Ｕ ２およびＭＵ３の同一アドレス
ｍ（但しｎ＝２ｍ）に交互に格納されている。かかる記
憶装置から前記情報Ｄ （ｎ）および情報Ｄ（ｎ＋１）
を連続して読出す為に、第４図に示す如きサイクルタイ
ムＴｃ２のアドレス信号Ａをアドレス変換回路ＡＣに入
力する。該アドレス変換回路ＡＣは受信するアドレス信
号Ａの示すアドレスｎ（＝２ｍ）およびｎ＋１ （＝
２ｍ＋１）を共にｍに変換して、新たなアドレス信号Ａ
′として各記憶ユニソｌ−ＭＵ ２およびＭＵ３に入力
する。その結果記憶ユニットＭＵ２は、アクセスタイム
Ｔａ２の後にアドレスｍに格納されている情報Ｄ（２ｍ
）を出力情ＱｌａＤｌとして出力確定時間Ｔｂ２だけ出
力し、また記憶ユニットＭＵ３は、アクセスタイムＴａ
３の後にアドレスｍに格納されている情報Ｄ （２ｍ＋
１）を出力情ｌＤ２として出力確定時間Ｔｂ３だけ出力
する。一方ゲート制御回路ＧＣは、入力されるアドレス
信号へに同期して、第４図に示される時期にゲートＧ１
およびゲー）Ｇ２をそれぞれ導通状態とする。その結果
当該記憶装置の出力情報りとしては、ゲー１−Ｇｌが導
通状態に在る時を出力有効時間として情報Ｄ（２ｍ）を
出力し、ゲ−）Ｇ２が導通状態に在る時を出力有効時間
として情報Ｄ （２ｍ＋１）を出力する。
以上の説明から明らかな如く、本実施例によれば、記憶
装置は短いアクセスタイムＴａ２を有する記憶ユニット
ＭＵ２と、長いアクセスタイムＴａ３を有する記憶ユニ
、、）ＭＵ３とを併用することにより、第１図における
記憶ユニットＭＵＩがアクセスタイムＴａ２／２を有す
る記憶素子で構成されたと等価のサイクルタイムＴｃ２
により、情報Ｄ（２ｍ）および情報Ｄ （２ｍ＋１）を
出力情報りとして連続して出力することが可能となる。
装置は短いアクセスタイムＴａ２を有する記憶ユニット
ＭＵ２と、長いアクセスタイムＴａ３を有する記憶ユニ
、、）ＭＵ３とを併用することにより、第１図における
記憶ユニットＭＵＩがアクセスタイムＴａ２／２を有す
る記憶素子で構成されたと等価のサイクルタイムＴｃ２
により、情報Ｄ（２ｍ）および情報Ｄ （２ｍ＋１）を
出力情報りとして連続して出力することが可能となる。
長いアクセスタイムＴａ３を有する記憶素子は、短いア
クセスタイムＴａ２を有する記憶素子に比し安価である
ので、経済的にサイクルタイムを高速化することが出来
る。
クセスタイムＴａ２を有する記憶素子に比し安価である
ので、経済的にサイクルタイムを高速化することが出来
る。
なお、第３図および第４図はあく迄本発明の一実゛施例
に過ぎず、例えば記憶装置は２個の記憶ユニットＭＵ２
およびＭＵ３を具備するものに限定されることば無く、
それぞれアクセスタイムの異なる任意の複数の記憶ユニ
ットを具備することも考慮されるが、何れの場合にも本
発明の効果は変らない。また記憶装置の構成は図示され
るものに限定されることは無く、他に幾多の変形が考慮
されるが、何れの場合にも本発明の効果は変らない。
に過ぎず、例えば記憶装置は２個の記憶ユニットＭＵ２
およびＭＵ３を具備するものに限定されることば無く、
それぞれアクセスタイムの異なる任意の複数の記憶ユニ
ットを具備することも考慮されるが、何れの場合にも本
発明の効果は変らない。また記憶装置の構成は図示され
るものに限定されることは無く、他に幾多の変形が考慮
されるが、何れの場合にも本発明の効果は変らない。
ｆｆｌ 発明の効果
以」二、本発明によれば、前記記憶装置において、長い
アクセスタイムを有する安価な記憶素子を併用すること
により、サイクルタイムを経済的に高速化することが可
能となる。
アクセスタイムを有する安価な記憶素子を併用すること
により、サイクルタイムを経済的に高速化することが可
能となる。
第１図は従来ある記憶制御方式の一例を示す図、第２図
は第１図における信号シーケンスの一例を示す図、第３
図は本発明の一実施例による記憶制御方式を示す図、第
４図は第３図における信号シーケンスの一例を示す図で
ある。 図において、ＭＵＩ、ＭＵ２およびＭＵ３は記憶ユニッ
ト、ＡＣはアドレス変換回路、ＧＣはゲート制御回路、
Ｇ１およびＧ２はゲート、ＡおよびＡ′はアドレス信号
、ｎ、ｎ＋１およびｍはアドレス、Ｄ （ｎ） 、Ｄ
（ｎ＋１） 、Ｄ （２ｍ＞およびＤ （２ｍ＋１）は
情報、Ｄ、、ＤｌおよびＤ２は出力情報、Ｔ ａｌ、
Ｔ ａ２およびＴａ３はアクセスタイム、Ｔｂｌは出力
有効時間、Ｔｂ２およびＴｂ３は出力確定時間ＴＸＴｃ
ｌ、Ｔｃ２およびＴｃ３はサイクルタイム、を示ず。 ＬＪＩ 第 ３１ 図 冷 ２ 図 開 ３ 図 第 十 図
は第１図における信号シーケンスの一例を示す図、第３
図は本発明の一実施例による記憶制御方式を示す図、第
４図は第３図における信号シーケンスの一例を示す図で
ある。 図において、ＭＵＩ、ＭＵ２およびＭＵ３は記憶ユニッ
ト、ＡＣはアドレス変換回路、ＧＣはゲート制御回路、
Ｇ１およびＧ２はゲート、ＡおよびＡ′はアドレス信号
、ｎ、ｎ＋１およびｍはアドレス、Ｄ （ｎ） 、Ｄ
（ｎ＋１） 、Ｄ （２ｍ＞およびＤ （２ｍ＋１）は
情報、Ｄ、、ＤｌおよびＤ２は出力情報、Ｔ ａｌ、
Ｔ ａ２およびＴａ３はアクセスタイム、Ｔｂｌは出力
有効時間、Ｔｂ２およびＴｂ３は出力確定時間ＴＸＴｃ
ｌ、Ｔｃ２およびＴｃ３はサイクルタイム、を示ず。 ＬＪＩ 第 ３１ 図 冷 ２ 図 開 ３ 図 第 十 図
Claims (1)
- 連続するアドレスに順次アクセ不する記憶装置において
、アクセスタイムの異なる複数の記憶ユニットと、該記
憶ユニットの数だけ連続して入力されるアドレスを同一
のアドレスに変換して前記各記憶ユニットに同時に入力
する手段と、該各記憶ユニットから出力される出力情報
をそれぞれアクセスタイムに応じて順次抽出する手段と
を設けることを特徴とする記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4679982A JPS58164075A (ja) | 1982-03-24 | 1982-03-24 | 記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4679982A JPS58164075A (ja) | 1982-03-24 | 1982-03-24 | 記憶制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58164075A true JPS58164075A (ja) | 1983-09-28 |
Family
ID=12757373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4679982A Pending JPS58164075A (ja) | 1982-03-24 | 1982-03-24 | 記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58164075A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02153444A (ja) * | 1988-12-06 | 1990-06-13 | Nec Corp | メモリ制御回路 |
-
1982
- 1982-03-24 JP JP4679982A patent/JPS58164075A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02153444A (ja) * | 1988-12-06 | 1990-06-13 | Nec Corp | メモリ制御回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920006858A (ko) | 직접 메모리 억세스 테이타 전송중의 버스 중재 최적화 방법 및 장치 | |
| JPS618785A (ja) | 記憶装置アクセス制御方式 | |
| JP2520585B2 (ja) | 時分割通話路における時間スイツチ | |
| US5319596A (en) | Semiconductor memory device employing multi-port RAMs | |
| EP0589662A2 (en) | Digital signal processing system | |
| JPS58164075A (ja) | 記憶制御方式 | |
| JPS6373323A (ja) | バツフアメモリ装置 | |
| SU560228A1 (ru) | Устройство дл передачи информации из основной пам ти в каналы ввода-вывода | |
| JPS6123707B2 (ja) | ||
| SU605208A1 (ru) | Устройство дл сопр жени цифровой вычислительной машины с внешними устройствами | |
| SU1005055A1 (ru) | Многоканальное устройство приоритета | |
| SU1193677A1 (ru) | Устройство дл организации очереди | |
| SU1129600A1 (ru) | Устройство дл сопр жени датчиков с ЭВМ | |
| SU824318A1 (ru) | Устройство дл контрол блоковпОСТО ННОй пАМ Ти | |
| SU1485241A1 (ru) | Многоканальное устройство приоритетного обслуживания | |
| SU940151A1 (ru) | Устройство обмена информацией | |
| RU2081459C1 (ru) | Запоминающее устройство магазинного типа | |
| SU1123055A1 (ru) | Адресный блок дл запоминающего устройства | |
| SU1037246A1 (ru) | Устройство дл сортировки чисел | |
| SU970465A1 (ru) | Запоминающее устройство | |
| SU526881A1 (ru) | Устройство дл сопр жени процессоров с каналами ввода-вывода | |
| SU1660052A1 (ru) | Запоминающее устройство | |
| SU862135A1 (ru) | Устройство дл ввода информации | |
| JPS5731066A (en) | Memory access controlling system | |
| JPS6264213A (ja) | 保護リレ−の入力変換回路 |