JPH02153444A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPH02153444A JPH02153444A JP63308531A JP30853188A JPH02153444A JP H02153444 A JPH02153444 A JP H02153444A JP 63308531 A JP63308531 A JP 63308531A JP 30853188 A JP30853188 A JP 30853188A JP H02153444 A JPH02153444 A JP H02153444A
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- JP
- Japan
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- address
- data
- memory
- ram
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- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
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- Complex Calculations (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はメモリ制御回路に関し、特に信号処理プロセッ
サー等による高速かつ高能率のメモリアクセスに対応す
るためのデバイスに用いられるメモリ制御回路に関する
。
サー等による高速かつ高能率のメモリアクセスに対応す
るためのデバイスに用いられるメモリ制御回路に関する
。
［従来の技術及び発明の解決しようとする問題点コ従来
、この種の高速かつ高能率が要求されるデバイスにおい
ては、メモリを高速で動作させるか、あるいはメモリア
クセス以外の処理時間を利用してメモリのデータやり取
りを行う方式が用いられている。
、この種の高速かつ高能率が要求されるデバイスにおい
ては、メモリを高速で動作させるか、あるいはメモリア
クセス以外の処理時間を利用してメモリのデータやり取
りを行う方式が用いられている。
従来のメモリ制御回路の構成図を第６図に示す。
アドレス人力６０１にアドレスが供給されると、このア
ドレスはデコード６０２でデコードされ、メモリ６０３
へのアクセスに使用される。
ドレスはデコード６０２でデコードされ、メモリ６０３
へのアクセスに使用される。
信号処理プロセッサーにおいては、ディジタルフィルタ
ーを実現する際にデータラムと第２図のようにＮ番地に
書き込み、且つＮ＋１番地からデータを読出す処理が多
く実行される。
ーを実現する際にデータラムと第２図のようにＮ番地に
書き込み、且つＮ＋１番地からデータを読出す処理が多
く実行される。
ところが、上述の処理をする際に通常のラム制御方式を
用いると、第３図のタイミングチャートで示すように、
インストラクション１で読出しのため２ｎ番地にアクセ
スし、且つアドレスカウントアツプを行うと、 （ｉ−
１）のインストラクション時にラムにフェッチしたデー
タ： ｃｔａｔａ （２ｎ）をバスに読出すことができ
る。次に（ｉ＋１）インストラクションで書き込みのた
め２ｎ十１番地にアクセスし且つアドレスカウントアツ
プを行うとバスにデータ： ｄａｔａ （２ｎ＋１）が
出力され、アドレス２ｎ＋ １に書き込むことができる
。しかし、次に（ｉ＋２）のインストラクションで読出
しのため２ｎ＋２番地にアクセスすると、（ｉ＋１）の
インストラクションにて２ｎ十２番地のアドレスのデー
タをラム出力にフェッチできないので、 （ｉ＋２）イ
ンストラクションでバス上にはデータ： ｄａｔａ （
２ｎ＋１）が現れて実行できない。上述の問題を回避し
ようとすると書き込み且つアドレスカウントアツプの命
令の後には、続出命令を実行しないか、あるいはラムの
スピードを十分に上げ１インストラクシヨン内にデータ
を書き込みした後に再度プリチャージを行い、ラム出力
にデータフェッチする必要がある。
用いると、第３図のタイミングチャートで示すように、
インストラクション１で読出しのため２ｎ番地にアクセ
スし、且つアドレスカウントアツプを行うと、 （ｉ−
１）のインストラクション時にラムにフェッチしたデー
タ： ｃｔａｔａ （２ｎ）をバスに読出すことができ
る。次に（ｉ＋１）インストラクションで書き込みのた
め２ｎ十１番地にアクセスし且つアドレスカウントアツ
プを行うとバスにデータ： ｄａｔａ （２ｎ＋１）が
出力され、アドレス２ｎ＋ １に書き込むことができる
。しかし、次に（ｉ＋２）のインストラクションで読出
しのため２ｎ＋２番地にアクセスすると、（ｉ＋１）の
インストラクションにて２ｎ十２番地のアドレスのデー
タをラム出力にフェッチできないので、 （ｉ＋２）イ
ンストラクションでバス上にはデータ： ｄａｔａ （
２ｎ＋１）が現れて実行できない。上述の問題を回避し
ようとすると書き込み且つアドレスカウントアツプの命
令の後には、続出命令を実行しないか、あるいはラムの
スピードを十分に上げ１インストラクシヨン内にデータ
を書き込みした後に再度プリチャージを行い、ラム出力
にデータフェッチする必要がある。
ところがラムのスピードアップにはデバイス上および消
費電流等の制約があり簡単には実現できない。
費電流等の制約があり簡単には実現できない。
［発明の従来技術に対する相違点コ
従来のメモリ制御回路に対し本発明はメモリを分割し、
実行されていないメモリに関してはアドレスカウントア
ツプしてデータを先読みしているという相違点を有する
。
実行されていないメモリに関してはアドレスカウントア
ツプしてデータを先読みしているという相違点を有する
。
ｃ問題点を解決するための手段］
本発明の要旨はアドレス信号の最下位ビットをデコード
して選択信号を形成する第１デコーダと、アドレス信号
に上記最下位ビットを加算する加算器と、該加算器の出
力をデコードする第２デコーダと、第１デコーダの出力
が供給される第１メモリ部と第２デコーダの出力が供給
される第２メモリ部とを有するメモリと、該第１メモリ
部の出力と第２メモリ部の出力とを上記アドレス信号の
最下位ビットに基づき選択する選択回路とを備えたこと
である。
して選択信号を形成する第１デコーダと、アドレス信号
に上記最下位ビットを加算する加算器と、該加算器の出
力をデコードする第２デコーダと、第１デコーダの出力
が供給される第１メモリ部と第２デコーダの出力が供給
される第２メモリ部とを有するメモリと、該第１メモリ
部の出力と第２メモリ部の出力とを上記アドレス信号の
最下位ビットに基づき選択する選択回路とを備えたこと
である。
［実施例］
本発明の実施例について図面を参照して説明する。
第１図は本発明の第１実施例を示す回路図である。ｌは
アドレス入力端子、２はアドレス中の最下位ビット（以
下、ＬＳＢと略す）である。１のアドレス（９ビツト）
が入力されるとＬＳＢを除いた信号（９−１ビツト）が
一方のデコード５と加算器４に供給され、もう一方のデ
コード６に人力されアドレスがデコードされる。インバ
ータ３はＬＳＢの論理反転を実施し、このインバータ３
とＬＳＢ信号によりラム７及びラム８の書込信号のイネ
ーブル及び出力の選択を行っている。
アドレス入力端子、２はアドレス中の最下位ビット（以
下、ＬＳＢと略す）である。１のアドレス（９ビツト）
が入力されるとＬＳＢを除いた信号（９−１ビツト）が
一方のデコード５と加算器４に供給され、もう一方のデ
コード６に人力されアドレスがデコードされる。インバ
ータ３はＬＳＢの論理反転を実施し、このインバータ３
とＬＳＢ信号によりラム７及びラム８の書込信号のイネ
ーブル及び出力の選択を行っている。
すなわちラム７はアドレスが奇数の時に書き込み及び出
力がイネーブルとなり、一方、ラム８はアドレスが偶数
の時に書き込み及び出力がイネーブルとなる。加算器４
はアドレスのＬＳＢだけ除いた信号（９−１）ビットと
ＬＳＢとを加算する回路てＬＳＢが「】」の時すなわち
奇数時のラム７が選択されているときは、そのアドレス
のプラス１のアドレスをデコード６に送り、偶数時のラ
ム８から読出しが行われる。この回路により２・ｎ＋１
番地に書込みを行った後、すぐ２ｎ＋２番地からデータ
を読出すことがてきる。９及び１０は書き込み信号の選
択回路、１１及び１２はラム出力の選択回路である。
力がイネーブルとなり、一方、ラム８はアドレスが偶数
の時に書き込み及び出力がイネーブルとなる。加算器４
はアドレスのＬＳＢだけ除いた信号（９−１）ビットと
ＬＳＢとを加算する回路てＬＳＢが「】」の時すなわち
奇数時のラム７が選択されているときは、そのアドレス
のプラス１のアドレスをデコード６に送り、偶数時のラ
ム８から読出しが行われる。この回路により２・ｎ＋１
番地に書込みを行った後、すぐ２ｎ＋２番地からデータ
を読出すことがてきる。９及び１０は書き込み信号の選
択回路、１１及び１２はラム出力の選択回路である。
以上が回路の説明であるが、その動作を具体的に第４図
のタイミングチャートで示すと、インストラクションｉ
で読出しのため２０番地にアクセスしアドレスカウント
アツプを行うと、ｉ以前のインストラクション時に偶数
面ラム８にフェッチしたデータ： ｄａｔａ （２ｎ）
がバスに出力される。次に（ｉ＋１）インストラクショ
ン時にはアドレスは２ｎ＋１となっているので奇数面ア
ドレスは（２ｎ＋１）、偶数面アドレスは加算器により
（２ｎ＋２）アドレスが入力されている。ここで（ｉ＋
１）インストラクションで書込みのため２ｎ＋１番地を
指定し、アドレスカウントアップを行うと、バスのデー
タｄａｔａ （２ｎ＋１）が両方のラムに人力されるが
書込みがイネーブルどなるのは奇数面のラムだけで奇数
面にｄａｔａ （２ｎ＋１）が書き込まれる。次に（ｉ
＋２）インストラクション時に読出しのため２ｎ＋２番
地を実行すると（ｉ＋１）インストラクション時に偶数
面のラム８で読出されているデータｄａｔａ （２ｎ＋
２）を読出すことができる。
のタイミングチャートで示すと、インストラクションｉ
で読出しのため２０番地にアクセスしアドレスカウント
アツプを行うと、ｉ以前のインストラクション時に偶数
面ラム８にフェッチしたデータ： ｄａｔａ （２ｎ）
がバスに出力される。次に（ｉ＋１）インストラクショ
ン時にはアドレスは２ｎ＋１となっているので奇数面ア
ドレスは（２ｎ＋１）、偶数面アドレスは加算器により
（２ｎ＋２）アドレスが入力されている。ここで（ｉ＋
１）インストラクションで書込みのため２ｎ＋１番地を
指定し、アドレスカウントアップを行うと、バスのデー
タｄａｔａ （２ｎ＋１）が両方のラムに人力されるが
書込みがイネーブルどなるのは奇数面のラムだけで奇数
面にｄａｔａ （２ｎ＋１）が書き込まれる。次に（ｉ
＋２）インストラクション時に読出しのため２ｎ＋２番
地を実行すると（ｉ＋１）インストラクション時に偶数
面のラム８で読出されているデータｄａｔａ （２ｎ＋
２）を読出すことができる。
第５図は本発明の第２実施例のブロック図である。この
実施例ではロムを例としている。基本的動作は第１実施
例と同様、アドレス人力５０１からそのＬＳＢ５０２に
よりロムを偶数アドレスの面（偶数面５０８）と奇数ア
ドレスの面（奇数面５０７）とに分け、アドレス２ｎ番
地を読出すときには２ｎ＋１番地の面も続出を行えるよ
うにすることによりロム全体としての処理のスピードア
ップが可能となる。
実施例ではロムを例としている。基本的動作は第１実施
例と同様、アドレス人力５０１からそのＬＳＢ５０２に
よりロムを偶数アドレスの面（偶数面５０８）と奇数ア
ドレスの面（奇数面５０７）とに分け、アドレス２ｎ番
地を読出すときには２ｎ＋１番地の面も続出を行えるよ
うにすることによりロム全体としての処理のスピードア
ップが可能となる。
［発明の効果］
以上説明したように本発明は、メモリを奇数面と偶数面
とに分けることにより信号処理プロセッサー等で多用さ
れるメモリアクセス命令を通常タイミングで実現でき、
ディジタルフィルター等で行われる処理を高能率で実行
できるという効果が得られる。
とに分けることにより信号処理プロセッサー等で多用さ
れるメモリアクセス命令を通常タイミングで実現でき、
ディジタルフィルター等で行われる処理を高能率で実行
できるという効果が得られる。
第１図は本発明の第１実施例を示す回路図であり、第２
図はアクセス例を説明するアドレス空間図、第３図は従
来例の実行タイミングを示すタイミングチャート図、第
４図は第１実施例の実行タイミングチャート図、第５図
は本発明の第２実施例を示すブロック図、第６図は従来
例を示すブロック図である。 １、 ５０１ ・ ・ ２．５０２・ ・ ３．５０３ ・ Φ ４．５０４・ 壷 ５、 ６． ５０５゜ アドレス入力端子、 アドレスＬ Ｓ Ｂ。 ・・インバータ、 ・・アダー ・・デコーダ、 ８ ・ ・ ９．１ １１゜ １３舎 １４ ・ １５争 １６ ・ ５０９゜ ５１１ ・ ６０１ Φ ６０２ ・ ６０３ φ ６０４ ・ ・・・・・・・・・・・・・奇数面ラム、・・・・・・
・・・・・・・偶数面ラム、０・・・・・・書き込みイ
ネーブルアンド、１２・・・・・・・ラム出力選択回路
、・・・・・・・・・ラムデータ入力、 ・・・・・・・・・書き込み信号入力、・・・・・・・
・・読み出し信号、 ・・・・・・・・・ラム出力、 ・・・・・・・・・奇数面ロム、 ・・・・・・・・・偶数面１コム、 ５１０・・・・・出力データ選択回路、・・・・・・・
・ロム出力、 ・・・・・・・・アドレス入力、 ・・・・・・・・アドレスデコーダ、 φ 番 ・ ・ ・ Φ ・ ・メモリ、・・・・・・
・・メモリ出力。
図はアクセス例を説明するアドレス空間図、第３図は従
来例の実行タイミングを示すタイミングチャート図、第
４図は第１実施例の実行タイミングチャート図、第５図
は本発明の第２実施例を示すブロック図、第６図は従来
例を示すブロック図である。 １、 ５０１ ・ ・ ２．５０２・ ・ ３．５０３ ・ Φ ４．５０４・ 壷 ５、 ６． ５０５゜ アドレス入力端子、 アドレスＬ Ｓ Ｂ。 ・・インバータ、 ・・アダー ・・デコーダ、 ８ ・ ・ ９．１ １１゜ １３舎 １４ ・ １５争 １６ ・ ５０９゜ ５１１ ・ ６０１ Φ ６０２ ・ ６０３ φ ６０４ ・ ・・・・・・・・・・・・・奇数面ラム、・・・・・・
・・・・・・・偶数面ラム、０・・・・・・書き込みイ
ネーブルアンド、１２・・・・・・・ラム出力選択回路
、・・・・・・・・・ラムデータ入力、 ・・・・・・・・・書き込み信号入力、・・・・・・・
・・読み出し信号、 ・・・・・・・・・ラム出力、 ・・・・・・・・・奇数面ロム、 ・・・・・・・・・偶数面１コム、 ５１０・・・・・出力データ選択回路、・・・・・・・
・ロム出力、 ・・・・・・・・アドレス入力、 ・・・・・・・・アドレスデコーダ、 φ 番 ・ ・ ・ Φ ・ ・メモリ、・・・・・・
・・メモリ出力。
Claims (1)
- 【特許請求の範囲】 アドレス信号の最下位ビットをデコードして選択信号を
形成する第１デコーダと、 アドレス信号に上記最下位ビットを加算する加算器と、
該加算器の出力をデコードする第２デコーダと、第１デ
コーダの出力が供給される第１メモリ部と第２デコーダ
の出力が供給される第２メモリ部とを有するメモリと、
該第１メモリ部の出力と第２メモリ部の出力とを上記ア
ドレス信号の最下位ビットに基づき選択する選択回路と
を備えたことを特徴とするメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308531A JPH0810443B2 (ja) | 1988-12-06 | 1988-12-06 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308531A JPH0810443B2 (ja) | 1988-12-06 | 1988-12-06 | メモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02153444A true JPH02153444A (ja) | 1990-06-13 |
| JPH0810443B2 JPH0810443B2 (ja) | 1996-01-31 |
Family
ID=17982155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63308531A Expired - Lifetime JPH0810443B2 (ja) | 1988-12-06 | 1988-12-06 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810443B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09190378A (ja) * | 1995-12-27 | 1997-07-22 | Lg Semicon Co Ltd | メモリアドレス制御回路 |
| US5710904A (en) * | 1993-04-09 | 1998-01-20 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor having address pre-outputting function and data processor using the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57167185A (en) * | 1981-04-06 | 1982-10-14 | Nec Corp | Memory circuit |
| JPS58164075A (ja) * | 1982-03-24 | 1983-09-28 | Fujitsu Ltd | 記憶制御方式 |
-
1988
- 1988-12-06 JP JP63308531A patent/JPH0810443B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57167185A (en) * | 1981-04-06 | 1982-10-14 | Nec Corp | Memory circuit |
| JPS58164075A (ja) * | 1982-03-24 | 1983-09-28 | Fujitsu Ltd | 記憶制御方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5710904A (en) * | 1993-04-09 | 1998-01-20 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor having address pre-outputting function and data processor using the same |
| JPH09190378A (ja) * | 1995-12-27 | 1997-07-22 | Lg Semicon Co Ltd | メモリアドレス制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0810443B2 (ja) | 1996-01-31 |
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