JPH0540686A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH0540686A JPH0540686A JP19674891A JP19674891A JPH0540686A JP H0540686 A JPH0540686 A JP H0540686A JP 19674891 A JP19674891 A JP 19674891A JP 19674891 A JP19674891 A JP 19674891A JP H0540686 A JPH0540686 A JP H0540686A
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- JP
- Japan
- Prior art keywords
- instruction
- address
- circuit
- memory
- arithmetic processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 本発明は、記憶装置が命令を認識しアドレス
制御を行うことにより、命令の高速な読み出し、外部演
算処理装置の負荷の削減を実現する。 【構成】 １の記憶装置からの命令の読み出しに関し
て、２の命令読み出し要求信号と３の外部制御信号と１
０命令とを入力とする４の命令認識回路と、前記命令認
識回路により制御される５のアドレス生成回路と、前記
アドレス生成回路により生成されるアドレスをデコード
する６のアドレスデコーダと前記アドレスデコーダによ
り命令が読み出される７のメモリアレイと、読み出され
た命令が記憶される８の一時記憶回路を備え、前記一時
記憶回路と前記命令認識回路により制御される９の出力
選択信号により、選択される命令が１１の出力回路によ
り外部に出力される事を特徴とする記憶装置。
制御を行うことにより、命令の高速な読み出し、外部演
算処理装置の負荷の削減を実現する。 【構成】 １の記憶装置からの命令の読み出しに関し
て、２の命令読み出し要求信号と３の外部制御信号と１
０命令とを入力とする４の命令認識回路と、前記命令認
識回路により制御される５のアドレス生成回路と、前記
アドレス生成回路により生成されるアドレスをデコード
する６のアドレスデコーダと前記アドレスデコーダによ
り命令が読み出される７のメモリアレイと、読み出され
た命令が記憶される８の一時記憶回路を備え、前記一時
記憶回路と前記命令認識回路により制御される９の出力
選択信号により、選択される命令が１１の出力回路によ
り外部に出力される事を特徴とする記憶装置。
Description
【０００１】
【産業上の利用分野】記憶装置の情報読み出し方式に関
わる。
わる。
【０００２】
【従来の技術】従来の記憶装置（以下メモリＩＣと称
す）では、外部演算処理装置への命令の読み出しには、
図６に示すように前記外部演算処理装置からメモリ及び
データ用メモリ両方へのアドレス信号の設定と命令及び
データの読み込み要求信号が必要であった。そのため前
記外部演算処理装置の命令の様に連続したアドレスの命
令を読み出す場合にも、一度読み出す毎に新たなアドレ
ス信号を設定する必要があった。また、絶対分岐命令に
対しても一度外部演算処理装置内に読み込まなければな
らなかった。
す）では、外部演算処理装置への命令の読み出しには、
図６に示すように前記外部演算処理装置からメモリ及び
データ用メモリ両方へのアドレス信号の設定と命令及び
データの読み込み要求信号が必要であった。そのため前
記外部演算処理装置の命令の様に連続したアドレスの命
令を読み出す場合にも、一度読み出す毎に新たなアドレ
ス信号を設定する必要があった。また、絶対分岐命令に
対しても一度外部演算処理装置内に読み込まなければな
らなかった。
【０００３】
【発明が解決しようとする課題】従って、上記従来の技
術では、命令を読み込むためのアドレスの設定を外部演
算処理装置により行わなければならず前記外部演算処理
装置の負担が大きくまた、前記外部演算処理装置がメモ
リＩＣから命令を読み込んでいる最中には、アドレス信
号は、命令のアドレスを示しているので命令とデータを
同時に読み込む事は困難であった。これらは、前記外部
演算処理装置の演算処理速度の向上に寄与しない。よっ
て、本発明の目的は、メモリからの外部演算処理装置へ
の命令読み出し速度の向上を実現し、また、前記外部演
算処理装置の負荷を減らす事にある。
術では、命令を読み込むためのアドレスの設定を外部演
算処理装置により行わなければならず前記外部演算処理
装置の負担が大きくまた、前記外部演算処理装置がメモ
リＩＣから命令を読み込んでいる最中には、アドレス信
号は、命令のアドレスを示しているので命令とデータを
同時に読み込む事は困難であった。これらは、前記外部
演算処理装置の演算処理速度の向上に寄与しない。よっ
て、本発明の目的は、メモリからの外部演算処理装置へ
の命令読み出し速度の向上を実現し、また、前記外部演
算処理装置の負荷を減らす事にある。
【０００４】
【課題を解決するための手段】上記問題を解決するため
に、命令読み出し要求信号と外部制御信号と命令とが入
力となる命令認識回路と、前記命令認識回路により命令
が解読された結果生成される信号により制御されるアド
レス生成回路と、前記アドレス生成回路により生成され
るアドレスをデコードするアドレスデコーダと前記アド
レスデコーダにより番地が指定され、該当する番地に格
納された命令が読み出されるメモリアレイと、読み出さ
れた命令が記憶される一時記憶回路を備え、前記一時記
憶回路と、前記命令認識回路により命令が解読された結
果生成される出力選択信号により、選択される命令が出
力回路により外部に出力される事を特徴とする記憶装
置。
に、命令読み出し要求信号と外部制御信号と命令とが入
力となる命令認識回路と、前記命令認識回路により命令
が解読された結果生成される信号により制御されるアド
レス生成回路と、前記アドレス生成回路により生成され
るアドレスをデコードするアドレスデコーダと前記アド
レスデコーダにより番地が指定され、該当する番地に格
納された命令が読み出されるメモリアレイと、読み出さ
れた命令が記憶される一時記憶回路を備え、前記一時記
憶回路と、前記命令認識回路により命令が解読された結
果生成される出力選択信号により、選択される命令が出
力回路により外部に出力される事を特徴とする記憶装
置。
【０００５】
【作用】本発明は、図１に示すように命令認識回路が一
時記憶回路から出力される命令を認識し、アドレス生成
回路により次に読み出される命令のアドレスを生成した
後、アドレスデコーダによりメモリアレイから命令の読
み出しを行いそれぞれの命令を一時記憶装置に記憶し出
力命令の選択を前記命令認識回路より出力される出力選
択信号により出力命令の選択を行う。従って命令の読み
出しに関しては外部制御信号と命令読み出し要求信号に
より行う事ができるようになり外部演算処理装置による
アドレス設定が必要ではなくなる。
時記憶回路から出力される命令を認識し、アドレス生成
回路により次に読み出される命令のアドレスを生成した
後、アドレスデコーダによりメモリアレイから命令の読
み出しを行いそれぞれの命令を一時記憶装置に記憶し出
力命令の選択を前記命令認識回路より出力される出力選
択信号により出力命令の選択を行う。従って命令の読み
出しに関しては外部制御信号と命令読み出し要求信号に
より行う事ができるようになり外部演算処理装置による
アドレス設定が必要ではなくなる。
【０００６】
【実施例】以下、本発明について図面を参照して説明す
る。
る。
【０００７】図３は、本発明の第１の実施例を示すブロ
ック図であり、図５は図３のデータバスの命令及びデー
タの遷移を表わしている。１９は命令バス、データバス
の区別のない外部演算処理装置、２０は、命令読み出し
要求信号、２３はデータバス、２１は分岐選択信号、２
２は本発明であるメモリ、２４はデータ読み込み要求信
号、２５はアドレスバス、２６はランダムアクセスメモ
リである。
ック図であり、図５は図３のデータバスの命令及びデー
タの遷移を表わしている。１９は命令バス、データバス
の区別のない外部演算処理装置、２０は、命令読み出し
要求信号、２３はデータバス、２１は分岐選択信号、２
２は本発明であるメモリ、２４はデータ読み込み要求信
号、２５はアドレスバス、２６はランダムアクセスメモ
リである。
【０００８】すなわち、この実施例は、外部演算処理装
置の命令用領域に本発明であるメモリ使用し、データ用
領域に従来のランダムアクセスメモリを使用した最小単
位システムの例である。
置の命令用領域に本発明であるメモリ使用し、データ用
領域に従来のランダムアクセスメモリを使用した最小単
位システムの例である。
【０００９】本実施例において、１９の外部演算処理装
置は、２０の命令読み出し要求を有効にし、２２のメモ
リは、前記１９の外部演算処理装置が２３のデータバス
に命令を出力し、前記２２のメモリは、次に前記１９の
外部演算処理装置が要求する命令を内部的に用意する。
前記１９の外部演算処理装置は、前記２３のデータバス
から命令を読み込みその命令に従い２５のアドレスバス
と２４のデータ読み込み要求信号を有効にする。２６の
ランダムアクセスメモリは前記２４のデータ読み出し要
求信号をうけて前記２５のアドレスバスで示されるアド
レスの前記２３のデータをデータバスに出力する。前記
１９の外部演算処理装置は前記２３のデータバスからデ
ータを読み込み演算処理を開始する。以上で１つの命令
実行の周期を表わしている。従って、この実施例におい
ては、メモリの先行読み出し動作によって命令が用意さ
れるため、外部演算処理装置の命令読み出し動作を高速
に出来る。
置は、２０の命令読み出し要求を有効にし、２２のメモ
リは、前記１９の外部演算処理装置が２３のデータバス
に命令を出力し、前記２２のメモリは、次に前記１９の
外部演算処理装置が要求する命令を内部的に用意する。
前記１９の外部演算処理装置は、前記２３のデータバス
から命令を読み込みその命令に従い２５のアドレスバス
と２４のデータ読み込み要求信号を有効にする。２６の
ランダムアクセスメモリは前記２４のデータ読み出し要
求信号をうけて前記２５のアドレスバスで示されるアド
レスの前記２３のデータをデータバスに出力する。前記
１９の外部演算処理装置は前記２３のデータバスからデ
ータを読み込み演算処理を開始する。以上で１つの命令
実行の周期を表わしている。従って、この実施例におい
ては、メモリの先行読み出し動作によって命令が用意さ
れるため、外部演算処理装置の命令読み出し動作を高速
に出来る。
【００１０】図４は、本発明の第２の実施例を示すブロ
ック図であり図６は図４の命令バス及びデータバスの信
号の遷移である。２７は、命令バスおよびデータバスの
区別がある外部演算処理装置、２８は命令読み出し要求
信号、２９は分岐選択信号、３１は命令バス、３０はメ
モリ、３２はデータ読み込み要求信号、３４はアドレス
バス、３３はデータバス、３５はランダムアクセスメモ
リである。
ック図であり図６は図４の命令バス及びデータバスの信
号の遷移である。２７は、命令バスおよびデータバスの
区別がある外部演算処理装置、２８は命令読み出し要求
信号、２９は分岐選択信号、３１は命令バス、３０はメ
モリ、３２はデータ読み込み要求信号、３４はアドレス
バス、３３はデータバス、３５はランダムアクセスメモ
リである。
【００１１】すなわち、この実施例は、命令とデータを
同時にに取り込む事が出来る外部演算処理装置の命令側
に本発明であるメモリを使用しデータ側にランダムアク
セスメモリを使用したシステムの例である。
同時にに取り込む事が出来る外部演算処理装置の命令側
に本発明であるメモリを使用しデータ側にランダムアク
セスメモリを使用したシステムの例である。
【００１２】本実施例において２７の外部演算処理装置
は２８の命令読み込み要求信号と３２のデータ読み込み
信号と３４のアドレスバスを有効にする。３０のメモリ
は前記２８の命令読み出し要求信号が有効になったこと
を受けて３１の命令バスに命令を出力し、前記３０のメ
モリは前記２７の外部演算処理装置が次に要求するデー
タを内部的に用意する。また、３５のランダムアクセス
メモリは、３２のデータ読み込み要求信号が有効になっ
たことを受けて３４のアドレスバスで示されるアドレス
のデータを３３のデータバスに出力する。前記２７の外
部演算処理装置は前記３１の命令バスと前記３３のデー
タバスの両方を読み込み演算を実行する。従って、この
実施例においては、命令と、データの両方を一度に外部
演算処理装置に読み込むことが出来るのでメモリからの
情報の読みだしに関しての処理時間が少なくて済むため
演算処理を高速で実行することができる。
は２８の命令読み込み要求信号と３２のデータ読み込み
信号と３４のアドレスバスを有効にする。３０のメモリ
は前記２８の命令読み出し要求信号が有効になったこと
を受けて３１の命令バスに命令を出力し、前記３０のメ
モリは前記２７の外部演算処理装置が次に要求するデー
タを内部的に用意する。また、３５のランダムアクセス
メモリは、３２のデータ読み込み要求信号が有効になっ
たことを受けて３４のアドレスバスで示されるアドレス
のデータを３３のデータバスに出力する。前記２７の外
部演算処理装置は前記３１の命令バスと前記３３のデー
タバスの両方を読み込み演算を実行する。従って、この
実施例においては、命令と、データの両方を一度に外部
演算処理装置に読み込むことが出来るのでメモリからの
情報の読みだしに関しての処理時間が少なくて済むため
演算処理を高速で実行することができる。
【００１３】
【発明の効果】以上に述べたように本発明によれば、次
に読み出されるべき命令はすでに内部的に用意されてい
るため命令の読み出し速度が向上する。また、命令を認
識することにより、アドレス管理をメモリが行なうため
外部演算処理装置の負荷を減らすことができる。しか
も、命令用のアドレスをメモリが命令を認識し管理する
ことにより、命令用のアドレスバスが不用になるため、
メモリ実装時の配線規模の小規模化ができまた、命令用
のバスとデータ用のアドレスバスおよびデータバスの完
全に独立したタイミング及び動作の演算処理システムの
構築を行うことが出来る。
に読み出されるべき命令はすでに内部的に用意されてい
るため命令の読み出し速度が向上する。また、命令を認
識することにより、アドレス管理をメモリが行なうため
外部演算処理装置の負荷を減らすことができる。しか
も、命令用のアドレスをメモリが命令を認識し管理する
ことにより、命令用のアドレスバスが不用になるため、
メモリ実装時の配線規模の小規模化ができまた、命令用
のバスとデータ用のアドレスバスおよびデータバスの完
全に独立したタイミング及び動作の演算処理システムの
構築を行うことが出来る。
【図１】本発明メモリＩＣのブロック図である。
【図２】従来のメモリＩＣのブロック図である。
【図３】本発明の一実施例の命令バス、データバスの区
別の無い外部演算処理装置を用いた例を示す図である。
別の無い外部演算処理装置を用いた例を示す図である。
【図４】本発明の一実施例の命令バス、データバスの区
別のある外部演算処理装置を用いた例を示す図である。
別のある外部演算処理装置を用いた例を示す図である。
【図５】図３のデータバスの遷移図である。
【図６】図４の命令バス及びデータバスの遷移図であ
る。
る。
１ メモリＩＣ ２ 命令読み出し要求信号 ３ 外部制御信号 ４ 命令認識回路 ５ アドレス生成回路 ６ アドレスデコーダ ７ メモリアレイ ８ 一時記憶回路 ９ 出力選択信号 １０ 命令 １１ 出力回路 １２ 命令出力 １３ 読み出し要求信号 １４ アドレス信号 １５ アドレスデコーダ １６ メモリアレイ １７ 出力回路 １８ 命令出力 １９ 外部演算処理装置 ２０ 命令読み出し要求信号 ２１ 分岐選択信号 ２２ 命令用メモリ ２３ データバス ２４ データ読み出し要求信号 ２５ アドレスバス ２６ ランダムアクセスメモリ ２７ 外部演算処理装置 ２８ 命令読み出し要求信号 ２９ 分岐選択信号 ３０ 命令用メモリ ３１ 命令バス ３２ データ読み出し要求信号 ３３ データバス ３４ アドレスバス ３５ ランダムアクセスメモリ
Claims (1)
- 【請求項１】命令読み出し要求信号と外部制御信号と命
令とが入力となる命令認識回路と、前記命令認識回路に
より命令が解読された結果生成される信号により制御さ
れるアドレス生成回路と、前記アドレス生成回路により
生成されるアドレスをデコードするアドレスデコーダと
前記アドレスデコーダにより番地が指定され、該当する
番地に格納された命令が読み出されるメモリアレイと、
読み出された命令が記憶される一時記憶回路を備え、前
記命令認識回路により命令が解読された結果生成される
出力選択信号により選択される前記一時記憶回路から出
力される命令が出力回路により外部に出力される事を特
徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19674891A JPH0540686A (ja) | 1991-08-06 | 1991-08-06 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19674891A JPH0540686A (ja) | 1991-08-06 | 1991-08-06 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0540686A true JPH0540686A (ja) | 1993-02-19 |
Family
ID=16362957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19674891A Pending JPH0540686A (ja) | 1991-08-06 | 1991-08-06 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0540686A (ja) |
-
1991
- 1991-08-06 JP JP19674891A patent/JPH0540686A/ja active Pending
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