JPH05151157A - マイクロコンピユータ - Google Patents
マイクロコンピユータInfo
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- JPH05151157A JPH05151157A JP3342268A JP34226891A JPH05151157A JP H05151157 A JPH05151157 A JP H05151157A JP 3342268 A JP3342268 A JP 3342268A JP 34226891 A JP34226891 A JP 34226891A JP H05151157 A JPH05151157 A JP H05151157A
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Abstract
(57)【要約】
【目的】 頻繁に繰り返しアクセスする必要のある内容
が外部記憶装置に記憶されている場合、その内容を予め
内部記憶装置に転送するだけでプログラムを変更するこ
となしに処理時間の短縮を図る。 【構成】 中央処理装置２が外部記憶領域をアクセスす
る場合、判定回路５は、中央処理装置２が指定した例え
ばアドレスＡがその内容を予め内部記憶装置３に転送し
た領域を示しているかどうかを判定し、判定結果を示す
制御信号を出力するとともに、必要に応じて変換アドレ
スを出力する。選択回路６は、判定回路５が出力する制
御信号を基に、内部記憶装置３に入力するアドレスとし
て、中央処理装置２が指定するアドレスＡを入力する
か、判定回路５が出力する変換アドレスを入力するかを
選択する。バッファ制御回路９は、判定回路５が出力す
る制御信号を基にデータバッファ１１を制御する。
が外部記憶装置に記憶されている場合、その内容を予め
内部記憶装置に転送するだけでプログラムを変更するこ
となしに処理時間の短縮を図る。 【構成】 中央処理装置２が外部記憶領域をアクセスす
る場合、判定回路５は、中央処理装置２が指定した例え
ばアドレスＡがその内容を予め内部記憶装置３に転送し
た領域を示しているかどうかを判定し、判定結果を示す
制御信号を出力するとともに、必要に応じて変換アドレ
スを出力する。選択回路６は、判定回路５が出力する制
御信号を基に、内部記憶装置３に入力するアドレスとし
て、中央処理装置２が指定するアドレスＡを入力する
か、判定回路５が出力する変換アドレスを入力するかを
選択する。バッファ制御回路９は、判定回路５が出力す
る制御信号を基にデータバッファ１１を制御する。
Description
【０００１】
【産業上の利用分野】この発明は外部記憶装置をアクセ
スしデータ処理を行うマイクロコンピュータに関し、特
に内部記憶装置と外部記憶装置の制御に関するものであ
る。
スしデータ処理を行うマイクロコンピュータに関し、特
に内部記憶装置と外部記憶装置の制御に関するものであ
る。
【０００２】
【従来の技術】図２は外部記憶装置を接続した従来のワ
ンチップマイクロコンピュータの構成を示すブロック図
である。図２において、１は半導体集積回路で構成され
たワンチップマイクロコンピュータ、２はデータ処理に
必要な演算及び制御を行うワンチップマイクロコンピュ
ータ１内の中央処理装置、３は中央処理装置２の演算及
び制御に必要なデータを記憶するワンチップマイクロコ
ンピュータ１内の内部記憶装置、４はデータ処理に必要
なプログラムやデータを記憶した外部記憶装置、７はワ
ンチップマイクロコンピュータ１の内部でアドレスを伝
送するアドレスバス、８はワンチップマイクロコンピュ
ータ１の内部でデータを伝送するデータバス、１０はア
ドレスバス７と外部記憶装置４とを接続し外部記憶装置
４へアドレスを出力するアドレスバッファ、１１はデー
タバス８と外部記憶装置４とを接続し外部記憶装置４と
のデータの入出力を行うデータバッファである。
ンチップマイクロコンピュータの構成を示すブロック図
である。図２において、１は半導体集積回路で構成され
たワンチップマイクロコンピュータ、２はデータ処理に
必要な演算及び制御を行うワンチップマイクロコンピュ
ータ１内の中央処理装置、３は中央処理装置２の演算及
び制御に必要なデータを記憶するワンチップマイクロコ
ンピュータ１内の内部記憶装置、４はデータ処理に必要
なプログラムやデータを記憶した外部記憶装置、７はワ
ンチップマイクロコンピュータ１の内部でアドレスを伝
送するアドレスバス、８はワンチップマイクロコンピュ
ータ１の内部でデータを伝送するデータバス、１０はア
ドレスバス７と外部記憶装置４とを接続し外部記憶装置
４へアドレスを出力するアドレスバッファ、１１はデー
タバス８と外部記憶装置４とを接続し外部記憶装置４と
のデータの入出力を行うデータバッファである。
【０００３】次に動作について説明する。通常、外部記
憶装置４はアクセスタイムが内部記憶装置３と比較して
長いために、ワンチップマイクロコンピュータ１は外部
記憶装置４の記憶領域（外部記憶領域）をアクセスする
場合、命令サイクルを増やしたり、データバス８を待機
させたりして、このデータバス８の値が確定するに十分
な時間を必要とする。この例に示すワンチップマイクロ
コンピュータ１は上記外部記憶領域をアクセスする場合
にバスサイクルを１サイクル増やす機能を有している。
憶装置４はアクセスタイムが内部記憶装置３と比較して
長いために、ワンチップマイクロコンピュータ１は外部
記憶装置４の記憶領域（外部記憶領域）をアクセスする
場合、命令サイクルを増やしたり、データバス８を待機
させたりして、このデータバス８の値が確定するに十分
な時間を必要とする。この例に示すワンチップマイクロ
コンピュータ１は上記外部記憶領域をアクセスする場合
にバスサイクルを１サイクル増やす機能を有している。
【０００４】まず、中央処理装置２が内部記憶装置３か
らデータを読み出す場合、１バスサイクル目で中央処理
装置２はアドレスバス７を介して内部記憶装置３にアド
レスを入力する。内部記憶装置３はそのアドレスをデコ
ードし、２バスサイクル目で選択された記憶セルに記憶
されたデータをデータバス８を介して中央処理装置２に
送る。
らデータを読み出す場合、１バスサイクル目で中央処理
装置２はアドレスバス７を介して内部記憶装置３にアド
レスを入力する。内部記憶装置３はそのアドレスをデコ
ードし、２バスサイクル目で選択された記憶セルに記憶
されたデータをデータバス８を介して中央処理装置２に
送る。
【０００５】また、中央処理装置２が外部記憶装置４か
らデータを読み出す場合、１バスサイクル目で中央処理
装置２はアドレスバス７を介して外部記憶装置４にアド
レスを入力する。外部記憶装置４はそのアドレスをデコ
ードし、２バスサイクル目は待機し、３バスサイクル目
で選択された記憶セルに記憶されたデータをデータバス
８を介して中央処理装置２に送る。
らデータを読み出す場合、１バスサイクル目で中央処理
装置２はアドレスバス７を介して外部記憶装置４にアド
レスを入力する。外部記憶装置４はそのアドレスをデコ
ードし、２バスサイクル目は待機し、３バスサイクル目
で選択された記憶セルに記憶されたデータをデータバス
８を介して中央処理装置２に送る。
【０００６】
【発明が解決しようとする課題】通常、ワンチップマイ
クロコンピュータが外部記憶装置をアクセスする場合、
システムバス（アドレスバス，データバス）の容量遅延
が大きい等の理由から内部記憶装置より長いアクセスタ
イムを要する。そのために、ワンチップマイクロコンピ
ュータは外部記憶装置をアクセスする場合に命令のサイ
クルを増やしたり、システムバスを待機させたりしてい
る。上記理由により、従来のワンチップマイクロコンピ
ュータは外部記憶装置を頻繁にアクセスするようなプロ
グラムを処理する場合には処理時間を短縮する上で外部
記憶装置のアクセスタイムが障害となるという問題点が
あった。
クロコンピュータが外部記憶装置をアクセスする場合、
システムバス（アドレスバス，データバス）の容量遅延
が大きい等の理由から内部記憶装置より長いアクセスタ
イムを要する。そのために、ワンチップマイクロコンピ
ュータは外部記憶装置をアクセスする場合に命令のサイ
クルを増やしたり、システムバスを待機させたりしてい
る。上記理由により、従来のワンチップマイクロコンピ
ュータは外部記憶装置を頻繁にアクセスするようなプロ
グラムを処理する場合には処理時間を短縮する上で外部
記憶装置のアクセスタイムが障害となるという問題点が
あった。
【０００７】この発明は上記のような問題点を解決する
ためになされたもので、外部記憶装置を頻繁にアクセス
するようなプログラムを処理する場合でも、プログラム
全体の処理時間の短縮を図れるマイクロコンピュータを
提供することを目的とする。
ためになされたもので、外部記憶装置を頻繁にアクセス
するようなプログラムを処理する場合でも、プログラム
全体の処理時間の短縮を図れるマイクロコンピュータを
提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明に係るマイクロ
コンピュータは、中央処理装置２が外部記憶装置４の記
憶領域である外部記憶領域をアクセスする場合、上記中
央処理装置２が指定したアドレスがその内容を予め内部
記憶装置３に転送された外部記憶領域を示しているかど
うかを判定し、この判定結果を示す制御信号を出力する
とともに上記内部記憶装置３の一部の領域を上記外部記
憶装置４の複写領域として指定するための変換アドレス
を出力する判定回路５と、この判定回路５が出力する制
御信号を基に上記内部記憶装置３に入力するアドレスと
して上記中央処理装置２が出力するアドレスを直接入力
するか、あるいは上記判定回路５が出力する変換アドレ
スを入力するかを選択する選択回路６と、上記判定回路
５が出力する制御信号を基にデータバッファ１１を制御
し上記外部記憶装置４との接続を制御するバッファ制御
回路９とを備え、上記外部記憶装置４の指定された外部
記憶領域の内容を、上記内部記憶装置３の指定された内
部記憶領域に１度転送した後は、上記外部記憶領域をア
クセスする場合、転送先である上記内部記憶領域をアク
セスするものである。
コンピュータは、中央処理装置２が外部記憶装置４の記
憶領域である外部記憶領域をアクセスする場合、上記中
央処理装置２が指定したアドレスがその内容を予め内部
記憶装置３に転送された外部記憶領域を示しているかど
うかを判定し、この判定結果を示す制御信号を出力する
とともに上記内部記憶装置３の一部の領域を上記外部記
憶装置４の複写領域として指定するための変換アドレス
を出力する判定回路５と、この判定回路５が出力する制
御信号を基に上記内部記憶装置３に入力するアドレスと
して上記中央処理装置２が出力するアドレスを直接入力
するか、あるいは上記判定回路５が出力する変換アドレ
スを入力するかを選択する選択回路６と、上記判定回路
５が出力する制御信号を基にデータバッファ１１を制御
し上記外部記憶装置４との接続を制御するバッファ制御
回路９とを備え、上記外部記憶装置４の指定された外部
記憶領域の内容を、上記内部記憶装置３の指定された内
部記憶領域に１度転送した後は、上記外部記憶領域をア
クセスする場合、転送先である上記内部記憶領域をアク
セスするものである。
【０００９】
【作用】中央処理装置２が外部記憶装置４をアクセスす
る場合、まず、内部記憶領域の一部を外部記憶領域の複
写領域に使用するように設定した後、外部記憶装置４に
記憶されており、例えば頻繁に繰り返し呼び出す必要の
あるサブプログラムの存在する記憶領域を、上記複写領
域に使用するように設定した内部記憶領域に予め転送し
ておく。この時、判定回路５は転送された上記サブプロ
グラムが転送前に記憶されていた領域を示すアドレス
と、転送先の領域を示す変換アドレスとを記憶する。こ
の状態でプログラムを実行すると、上記サブプログラム
の存在する記憶領域を中央処理装置２がアクセスした場
合、判定回路５は上記サブプログラムが予め内部記憶装
置３に転送済みであることを認識し、外部記憶装置４と
の接続を断つことをバッファ制御回路９に指示するとと
もに、転送先を示す上記変換アドレスと上記制御信号を
選択回路６に出力する。選択回路６は上記制御信号を受
け取ると内部記憶装置３に上記変換アドレスを入力し、
内部記憶装置３に転送されている内容を読み出す。
る場合、まず、内部記憶領域の一部を外部記憶領域の複
写領域に使用するように設定した後、外部記憶装置４に
記憶されており、例えば頻繁に繰り返し呼び出す必要の
あるサブプログラムの存在する記憶領域を、上記複写領
域に使用するように設定した内部記憶領域に予め転送し
ておく。この時、判定回路５は転送された上記サブプロ
グラムが転送前に記憶されていた領域を示すアドレス
と、転送先の領域を示す変換アドレスとを記憶する。こ
の状態でプログラムを実行すると、上記サブプログラム
の存在する記憶領域を中央処理装置２がアクセスした場
合、判定回路５は上記サブプログラムが予め内部記憶装
置３に転送済みであることを認識し、外部記憶装置４と
の接続を断つことをバッファ制御回路９に指示するとと
もに、転送先を示す上記変換アドレスと上記制御信号を
選択回路６に出力する。選択回路６は上記制御信号を受
け取ると内部記憶装置３に上記変換アドレスを入力し、
内部記憶装置３に転送されている内容を読み出す。
【００１０】
【実施例】図１はこの発明の一実施例として、外部記憶
装置を接続したワンチップマイクロコンピュータの構成
を示すブロック図である。図１において、図２に示す構
成要素に対応するものには同一の符号を付し、同じ内容
箇所は省略する。図１において、１はワンチップマイク
ロコンピュータ、２は中央処理装置、３は記憶領域が複
数のブロック（以下、内部ブロックと称す）に区分され
た内部記憶装置、４は記憶領域が複数のブロック（以
下、外部ブロックと称す）に区分された外部記憶装置で
ある。５は中央処理装置２が外部記憶装置４の記憶領域
である外部記憶領域をアクセスする場合、中央処理装置
２が指定したアドレスがその内容を予め内部記憶装置３
に転送された外部記憶領域を示しているかどうかを判定
し、この判定結果を示す制御信号を出力するとともに内
部記憶装置３の一部の領域を外部記憶装置４の複写領域
として指定するための変換アドレスを出力する判定回路
である。即ち、この判定回路５は、内部記憶装置３の記
憶領域（以下、内部記憶領域と称す）の中で外部記憶装
置４の複写領域として使用するように設定された内部ブ
ロックの変換アドレスと、転送された外部ブロックの外
部記憶装置４における例えばアドレスＡを格納し、中央
処理装置２から出力されたアドレスと上記アドレスＡが
一致しているかどうかを判定し、一致していれば制御信
号と変換アドレスを出力する。６は判定回路５が出力す
る制御信号を基に内部記憶装置３に入力するアドレスと
して中央処理装置２が出力するアドレスを直接入力する
か、あるいは判定回路５が出力する変換アドレスを入力
するかを選択する選択回路である。７はアドレスバス、
８はデータバス、１０はアドレスバッファ、１１はデー
タバッファである。９は判定回路５が出力する制御信号
を基にデータバッファ１１を制御し外部記憶装置４との
接続を制御するバッファ制御回路である。即ち、このバ
ッファ制御回路９は、判定回路５から入力された制御信
号に応じて外部記憶装置４とデータバス８との接続をＯ
ＮあるいはＯＦＦする。
装置を接続したワンチップマイクロコンピュータの構成
を示すブロック図である。図１において、図２に示す構
成要素に対応するものには同一の符号を付し、同じ内容
箇所は省略する。図１において、１はワンチップマイク
ロコンピュータ、２は中央処理装置、３は記憶領域が複
数のブロック（以下、内部ブロックと称す）に区分され
た内部記憶装置、４は記憶領域が複数のブロック（以
下、外部ブロックと称す）に区分された外部記憶装置で
ある。５は中央処理装置２が外部記憶装置４の記憶領域
である外部記憶領域をアクセスする場合、中央処理装置
２が指定したアドレスがその内容を予め内部記憶装置３
に転送された外部記憶領域を示しているかどうかを判定
し、この判定結果を示す制御信号を出力するとともに内
部記憶装置３の一部の領域を外部記憶装置４の複写領域
として指定するための変換アドレスを出力する判定回路
である。即ち、この判定回路５は、内部記憶装置３の記
憶領域（以下、内部記憶領域と称す）の中で外部記憶装
置４の複写領域として使用するように設定された内部ブ
ロックの変換アドレスと、転送された外部ブロックの外
部記憶装置４における例えばアドレスＡを格納し、中央
処理装置２から出力されたアドレスと上記アドレスＡが
一致しているかどうかを判定し、一致していれば制御信
号と変換アドレスを出力する。６は判定回路５が出力す
る制御信号を基に内部記憶装置３に入力するアドレスと
して中央処理装置２が出力するアドレスを直接入力する
か、あるいは判定回路５が出力する変換アドレスを入力
するかを選択する選択回路である。７はアドレスバス、
８はデータバス、１０はアドレスバッファ、１１はデー
タバッファである。９は判定回路５が出力する制御信号
を基にデータバッファ１１を制御し外部記憶装置４との
接続を制御するバッファ制御回路である。即ち、このバ
ッファ制御回路９は、判定回路５から入力された制御信
号に応じて外部記憶装置４とデータバス８との接続をＯ
ＮあるいはＯＦＦする。
【００１１】次に動作について説明する。まず内部記憶
領域の中で、外部記憶装置４の複写領域として使用する
内部ブロックを設定する。次に外部記憶装置４に記憶さ
れ、例えばプログラムの中で頻繁に繰り返しアクセスす
る必要のあるサブプログラムが記憶されている外部ブロ
ックを外部記憶装置４の複写領域として設定した上記内
部ブロックに転送する。同時に、転送された上記外部ブ
ロックの外部記憶装置４におけるアドレスＡと、これに
対応する上記内部ブロックの変換アドレスを判定回路５
に記憶する。この状態で、中央処理装置２が外部記憶装
置４の内容を読み出す命令を実行すると、判定回路５は
中央処理装置２から出力されたアドレスが上記アドレス
Ａと一致するかどうかを判定し、一致しない場合には、
バッファ制御回路９に対しアドレスバス７のアドレスデ
ータをアドレスバッファ１０を介して外部記憶装置４に
出力するとともに、選択された記憶セルに記憶されたデ
ータをデータバッファ１１を介してデータバス８に出力
することを指示する。一致する場合には、選択回路６に
対し対応する上記内部ブロックの上記変換アドレスを内
部記憶装置３に入力するとともに、バッファ制御回路９
に対し外部記憶装置４とデータバス１１との接続を遮断
（ＯＦＦ）するよう指示する。この動作により、上記内
部ブロックに予め転送されている上記サブプログラムを
自動的に中央処理装置２が読み出すことができる。
領域の中で、外部記憶装置４の複写領域として使用する
内部ブロックを設定する。次に外部記憶装置４に記憶さ
れ、例えばプログラムの中で頻繁に繰り返しアクセスす
る必要のあるサブプログラムが記憶されている外部ブロ
ックを外部記憶装置４の複写領域として設定した上記内
部ブロックに転送する。同時に、転送された上記外部ブ
ロックの外部記憶装置４におけるアドレスＡと、これに
対応する上記内部ブロックの変換アドレスを判定回路５
に記憶する。この状態で、中央処理装置２が外部記憶装
置４の内容を読み出す命令を実行すると、判定回路５は
中央処理装置２から出力されたアドレスが上記アドレス
Ａと一致するかどうかを判定し、一致しない場合には、
バッファ制御回路９に対しアドレスバス７のアドレスデ
ータをアドレスバッファ１０を介して外部記憶装置４に
出力するとともに、選択された記憶セルに記憶されたデ
ータをデータバッファ１１を介してデータバス８に出力
することを指示する。一致する場合には、選択回路６に
対し対応する上記内部ブロックの上記変換アドレスを内
部記憶装置３に入力するとともに、バッファ制御回路９
に対し外部記憶装置４とデータバス１１との接続を遮断
（ＯＦＦ）するよう指示する。この動作により、上記内
部ブロックに予め転送されている上記サブプログラムを
自動的に中央処理装置２が読み出すことができる。
【００１２】
【発明の効果】以上のように本発明によれば、外部記憶
装置の指定された外部記憶領域の内容を、内部記憶装置
の指定された内部記憶領域に１度転送した後は、外部記
憶領域をアクセスする場合、転送先である内部記憶領域
をアクセスする構成としたので、例えばアクセスタイム
が長い外部記憶装置に記憶されたサブプログラムを読み
出す場合、予め内部記憶装置に転送しておくだけで、プ
ログラムを変更することなく、サブプログラムのアクセ
スタイムを短縮することができることから、プログラム
全体での処理時間を短縮することができるという効果が
得られる。即ち、本発明によれば、外部記憶装置を頻繁
にアクセスするようなプログラムを処理する場合でも、
プログラム全体の処理時間を短縮できる。
装置の指定された外部記憶領域の内容を、内部記憶装置
の指定された内部記憶領域に１度転送した後は、外部記
憶領域をアクセスする場合、転送先である内部記憶領域
をアクセスする構成としたので、例えばアクセスタイム
が長い外部記憶装置に記憶されたサブプログラムを読み
出す場合、予め内部記憶装置に転送しておくだけで、プ
ログラムを変更することなく、サブプログラムのアクセ
スタイムを短縮することができることから、プログラム
全体での処理時間を短縮することができるという効果が
得られる。即ち、本発明によれば、外部記憶装置を頻繁
にアクセスするようなプログラムを処理する場合でも、
プログラム全体の処理時間を短縮できる。
【図１】この発明の一実施例として、外部記憶装置を接
続したワンチップマイクロコンピュータの構成を示すブ
ロック図である。
続したワンチップマイクロコンピュータの構成を示すブ
ロック図である。
【図２】外部記憶装置を接続した従来のワンチップマイ
クロコンピュータの構成を示すブロック図である
クロコンピュータの構成を示すブロック図である
１ ワンチップマイクロコンピュータ ２ 中央処理装置 ３ 内部記憶装置 ４ 外部記憶装置 ５ 判定回路 ６ 選択回路 ７ アドレスバス ８ データバス ９ バッファ制御回路 １０ アドレスバッファ １１ データバッファ
Claims (1)
- 【請求項１】 データ処理に必要な演算及び制御を行う
中央処理装置と、この中央処理装置の演算及び制御に必
要なデータを記憶する内部記憶装置と、上記中央処理装
置と上記内部記憶装置を接続するアドレスバス及びデー
タバスと、上記アドレスバスに接続され外部へアドレス
を出力するアドレスバッファと、上記データバスに接続
され外部とのデータの入出力を行うデータバッファとを
備え、上記アドレスバッファ及び上記データバッファを
介して外部記憶装置をアクセスし外部記憶装置に記憶さ
れたプログラムやデータに従ってデータ処理を行うマイ
クロコンピュータにおいて、上記中央処理装置が上記外
部記憶装置の記憶領域である外部記憶領域をアクセスす
る場合、上記中央処理装置が指定したアドレスがその内
容を予め上記内部記憶装置に転送された外部記憶領域を
示しているかどうかを判定し、この判定結果を示す制御
信号を出力するとともに上記内部記憶装置の一部の領域
を上記外部記憶装置の複写領域として指定するための変
換アドレスを出力する判定回路と、この判定回路が出力
する制御信号を基に上記内部記憶装置に入力するアドレ
スとして上記中央処理装置が出力するアドレスを直接入
力するか、あるいは上記判定回路が出力する変換アドレ
スを入力するかを選択する選択回路と、上記判定回路が
出力する制御信号を基に上記データバッファを制御し上
記外部記憶装置との接続を制御するバッファ制御回路と
を設け、上記外部記憶装置の指定された外部記憶領域の
内容を、上記内部記憶装置の指定された内部記憶領域に
１度転送した後は、上記外部記憶領域をアクセスする場
合、転送先である上記内部記憶領域をアクセスすること
を特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342268A JPH05151157A (ja) | 1991-11-29 | 1991-11-29 | マイクロコンピユータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342268A JPH05151157A (ja) | 1991-11-29 | 1991-11-29 | マイクロコンピユータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05151157A true JPH05151157A (ja) | 1993-06-18 |
Family
ID=18352404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3342268A Pending JPH05151157A (ja) | 1991-11-29 | 1991-11-29 | マイクロコンピユータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05151157A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6393520B2 (en) | 1997-04-17 | 2002-05-21 | Matsushita Electric Industrial Co., Ltd. | Data processor and data processing system with internal memories |
-
1991
- 1991-11-29 JP JP3342268A patent/JPH05151157A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6393520B2 (en) | 1997-04-17 | 2002-05-21 | Matsushita Electric Industrial Co., Ltd. | Data processor and data processing system with internal memories |
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