JPH0344748A - メモリデータ読出制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はメモリデータ読出制御方式に関し、特にワード
にまたがるデータを連続したデータとして読出すメモリ
データ読出制御方式に関する。

従来技術 従来、２バイトバスを採用したメモリデータ読出制御方
式では、ワード内の連続データは、１同のメモリアクセ
スで読出されアライメントされ連続データとしてバスに
送出される。しかし、連続データがワードにまたがる場
合、１回のメモリアクセスで全てのデータを読出すこと
ができない。

そこで、２回のメモリアクセスを行ないアクセスにより
読出された各データをＣＰＵで処理し連続データとして
使用しなければならなかった。すなわち、最初のメモリ
アクセスであるワードの最終バイトを読出し、２回目の
メモリアクセスで次のワードの最初のバイトを取出し、
先に読出したバイトと連続するようにレジスタ等にセッ
トしなければならなかった。または、１回１」のアクセ
スであるワードの先頭バイトを読出し、次に前のワード
の最終バイトを読出し連続させてレジスタ等にセットす
る必要があった。

発明の目的 本発明の目的はワードにまたがる連続データの読出しが
１回のメモリアクセスで行なえるようにしたメモリデー
タ読出制御方式を提供することである。

発明の構成 本発明によるメモリデータ読出制御方式は、ワード内の
前半のバイトを格納する第１のメモリデータ格納手段（
以下メモリデータ格納部）と、ワード内の後半のバイト
を格納する第２のメモリデータ格納手段（以下メモリデ
ータ格納部）と、メモリデータ読出方向を指示する方向
指示手段（以下フリップフロップ）と、このフリップフ
ロップが増加方向を示し外部から与えられるメモリアド
レスがワード内の最終アドレスを示さないときは該メモ
リアドレスをそのまま使用し前記メモリアドレスがワー
ド内の最終アドレスを示すときは前記メモリアドレスを
前記メモリアドレスの次のワードを示すアドレスに変換
して第１のメモリデータ格納部をアクセスする第１のア
ドレス変換手段と、前記フリップフロップが減少方向を
示すときメモリアドレスがワード内の最初のアドレスを
示さないときは外部から与えられるメモリアドレスをそ
のまま使用し前記メモリアドレスがワード内の最初のア
ドレスを示すときは外部から与えられるメモリアドレス
の前のワードを示すアドレスに変換して前記第２のメモ
リデータ格納部をアクセスする第２のアドレス変換手段
と、前記第１および第２のアドレス変換手段からのアド
レスに応答して前記第１および第２のメモリデータ格納
部から読出されたデータを前記フリップフロップおよび
前記メモリアドレスの少なくとも１部により所望の連続
したデータに整列する手段とを含む構成となっている。

実施例 次に本発明について図面を参照して詳細に説明する。

第３図を参照すると、本発明の前掲となるメモリ上のデ
ータは、８ビツトで１バイト、また４バイトで１ワード
を構成する。このような構成のデータを従来の２バイト
バス方式のシステムで読出す場合、ワード内の連続デー
タ（Ａ−４，Ａ−３）（Ａ−３，Ａ−２）、（Ａ−２，
Ａ−１）。

（Ａ、Ａ＋１）、（Ａ＋１．Ａ＋２）、（Ａ＋２゜Ａ＋
３）、（Ａ＋４．Ａ＋５）、（Ａ＋５．Ａ十６）、（Ａ
＋６．Ａ＋７）は１回のメモリアクセスでデータ読出が
可能である。しかし、連続データ（Ａ−１，Ａ）、（Ａ
＋３．Ａ＋４）または（Ａ、Ａ−１）、（Ａ＋４．Ａ＋
３）の同峙読出はできず、２回のメモリアクセスで読出
し合成する必要がある。

第１図を参照すると、本発明の一実施例は、ワード内の
前半の２バイトを格納するｉｉのメモリデータ格納部５
．ワード内の後半の２バイトを格納する第２のメモリデ
ータ格納部６．メモリデータ読出方向を指示するブリッ
プフロップ１．このフリッププロップ１の出力が“０”
でメモリアドレスの下位２ビツトＡ。、Ａ、が“１．１
”か否かを検出するアンドゲート７、処理装置（図示せ
ず〉から線２を介して与えられるアドレスの次のワード
を取り出すため前記第１のメモリデータ格納部５をアク
セスするためのアドレスを生成するアドレス加算器１２
、前記アンドゲート７が上述の条件を検出したとき前記
アドレス加算器１２からのアドレスを選択し前記アンド
ゲート７が上述の条件を検出しないとき前記処理装置（
図示せず）からのアドレスを選択する選択回路８、前記
処理装置（図示せず）からのアドレスの前のワードを取
り出すための前記第２のメモリデータ格納部６をアクセ
スするための前のワードを取り出すため前記第２のメモ
リデータ格納部６をアクセスするためのアドレスを生成
するアドレス減算器１３゜前記フリップフロップ１の出
力が“１”でメモリアドレスの下位２ビツトＡ。、Ａ１
が“０．０”であるか否かを検出するアンドゲート３．
このアンドゲート３で該条件を検出したとき前記アドレ
ス減算器１３からのアドレスを選択し前記アンドゲート
３が上述の条件を検出しないとき前記処理装置（図示せ
ず）からのアドレスを選択する選択回路４、前記第１お
よび第２のメモリデータ格納部５および６から読出され
た各バイトのデータを前記処理装置（図示せず）に送出
する際前記フリップフロップ１の出力および前記メモリ
アドレスの下位２ビツトＡ。およびＡ、に基づいて所望
の連続したデータに整列し線１０に出力するアラインメ
ント回路９および線１０に接続されたパスライン１１を
含む。

前記アラインメント回路９に人力される前記フリップフ
ロップ１の出力ｐおよびメモリアドレス下位２ビツトＡ
。およびＡ、と回路９から出力される値との関係は第２
図に示すとおりである。

次に本発明の一実施例の動作を説明する第１図を参照す
ると、本発明の実施例において、前記処理装置（図示せ
ず）から指示される読出方向ブリップフロップ１の値が
論理“０“の場合のメモリ読出方向は増加方向であり、
メモリアドレスがｍ　Ａ　ｌ＋の場合衣のバイトはアド
レス“Ａ＋１２が指定される。

いま、フリップフロップ１の値が、論理“０゜で処理装
置からアドレス“２”、すなわちＡのみ“１”が送られ
た場合、ブリップフロップ１の値が論理“０”のための
アンドゲート３の出力は“０”となる。このアンドゲー
ト３からの出力“０”に応答して選択回路４はアドレス
“２“を選択し第２のメモリデータ格納部６に供給する
。

アドレスの下位ビットＡ１およびＡ。は“〔〕、Ｏ”で
あるため、アンドゲート７は“０”を出力する。

この“０゛により選択回路８はアドレス“２”を選択し
第１のメモリデータ格納部５に送出する。

この結果、第１および第２のメモリデータ格納部５およ
び６からの出力データ線ａ、ｂ、ｃおよびｄには、Ａ、
Ａ＋１．Ａ＋２．およびＡ＋３番地の内容が出力されア
ライメント回路９に与えられる。アラインメント回路９
には選択信号り、Ａ、。

Ａｎ−論理“０．０，０”が与えられるため、線１０に
は線ａの値（Ａ）および線すの値（Ａ＋１）が出力され
パスライン１１に与えられる。

次にアドレス下位ビットＡ。およびＡ１が論理“１，１
“、すな・わち処理装置からのアドレスが１Ａ＋３”で
、フリップフロップ１が論理″０”を出力するとき、選
択回路４はアドレス“２”を選択する。アンドゲート７
は“１”を出力し選択回路８は次にワードを示すアドレ
ス加算回路１２の出力を選択し第１のメモリデータ格納
部５に送る。従って、この時１１ａ、ｂ、ｃおよびｄに
値（Ａ＋４）、（Ａ＋５）、（Ａ＋２）、（Ａ＋３）が
出力され、アラインメント回路９の出力線１０には、第
２図に従い線ｄの値（Ａ＋３）および線ａの値（Ａ＋４
）が整列出力される。

読出方向フリップフロップ１の値が論理“１”である減
少方向を示し、アドレス下位Ａ。およびＡ、が“０，０
”の場合、選択回路４はアドレス減算回路１３からのア
ドレスを選択し第２のメモリデータ格納部６に送出する
。このときのアラインメント回路９は線ａの値および線
ｄの値を選択する。

この結果、読出方向フリップフロップ１およびメモリア
ドレス下位２ビツトの状態と出力データとの関係は第４
図に示す通りである。

第４図を参照すると、読出方向フリップフロップ１が“
Ｏ”を出力し、アドレス下位ビットＡ。

およびＡ、が“１，１”以外の場合はワードにまたがら
ないため従来と同様である。しかし、アドレス下位ビッ
トＡ。およびＡ１が“１，１”の場合、左２バイトのワ
ードアドレスは次のワードアドレスが必要となる。

読出方向ブリップフロップ１が“１”の場合、アドレス
下位ビットＡ。およびＡ、が“０．０”の場合、右２バ
イトのワードアドレスは前のワードアドレスが必要とさ
れる。本発明はこのメモリアドレス制御を１回のメモリ
アクセスにて実現できる。

発明の詳細 な説明したよに、本発明によれば、メモリ読出方向が増
加の場合メモリアドレスの１位２ビツトＡ。およびＡ１
が“１，１″の場合、第１のメモリデータ格納部へのア
ドレスとして次のワードをアクセスする様にし、メモリ
読出方向が減少の場合、メモリアドレスの下位２ビツト
Ａ。およびＡ１が“０，０“の場合、第２のメモリデー
タ格納部へのアドレスとして前のワードをアクセスする
様にし、読出方向およびメモリアドレストα２ビツトＡ
。およびＡ、によりメモリデータ格納部より読出される
各バイトを整列することによりワードにまたがる連続し
たメモリデータを１回のアクセスで読出すことができる
という効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は下位アド
レスとアラインメント回路９の出力との関係を示す図、
第３図はメモリ上のビット、バイト及びワードの構成を
示す図、第４図は第１図の一実施例の人力値と出力との
関係を示す図である。 主要部分の符号の説明 １・・・・・・読出方向フリップフロップ２・・・・・
・アドレス線 ３．７・・・・・・アンドゲート ４．８・・・・・・選択回路 ５．６・・・・・・メモリデータ格納部９・・・・・・
アラインメント回路 １１・・・・・・パスライン １２・・・・・・アドレス加算器 １３・・・・・・アドレス減算器

Claims (1)

【特許請求の範囲】
1. （１）ワード内の前半のバイトを格納する第１のメモリ
   データ格納手段と、該ワード内の後半のバイトを格納す
   る第２のメモリデータ格納手段と、メモリデータ読出方
   向を指示する方向指示手段と、この方向指示手段が増加
   方向を示し外部から与えられるメモリアドレスがワード
   内の最終アドレスを示すときは前記メモリアドレスを前
   記メモリアドレスの次のワードを示すアドレスに変換し
   て前記第１のメモリデータ格納手段をアクセスする第１
   のアドレス変換手段と、前記方向手段が減少方向を示す
   とき前記メモリアドレスがワード内の最初のアドレスを
   示すときは外部から与えられるメモリアドレスの前のワ
   ードを示すアドレスに変換して前記第２のメモリデータ
   格納手段をアクセスする第２のアドレス変換手段と、前
   記第１および第２のアドレス変換手段からのアドレスに
   応答して前記第１および第２のメモリデータ格納手段か
   ら読出されたデータを前記方向指示手段からの指示およ
   び前記メモリアドレスの少なくとも一部により所望の連
   続したデータに整列する手段とを含むことを特徴とする
   メモリデータ読出制御方式。