JP2617813B2 - アドレス変換装置 - Google Patents
アドレス変換装置Info
- Publication number
- JP2617813B2 JP2617813B2 JP2271407A JP27140790A JP2617813B2 JP 2617813 B2 JP2617813 B2 JP 2617813B2 JP 2271407 A JP2271407 A JP 2271407A JP 27140790 A JP27140790 A JP 27140790A JP 2617813 B2 JP2617813 B2 JP 2617813B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- circuit
- address signal
- offset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0692—Multiconfiguration, e.g. local and global addressing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Memory System (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般にアドレス変換装置に関し、特に、
仮想アドレス信号をメモリセルアレイにアクセスするた
めの実アドレス信号に変換するアドレス変換装置に関す
る。
仮想アドレス信号をメモリセルアレイにアクセスするた
めの実アドレス信号に変換するアドレス変換装置に関す
る。
［背景の技術］ 現在、マイクロコンピュータは様々な分野で利用され
ており、たとえばデータ処理や、様々な機器の自動制御
などに頻繁に用いられている。マイクロコンピュータ
は、しばしば、中央処理装置（以下「CPU」という）に
加えて、その中で演算処理されたまたは演算処理される
べきデータをストアするためのメモリセルアレイを含ん
でいる。すなわち、マイクロコンピュータでは、CPUか
らの命令に従って、メモリセルアレイ内にデータが書込
まれ、書込まれたデータが読出される。
ており、たとえばデータ処理や、様々な機器の自動制御
などに頻繁に用いられている。マイクロコンピュータ
は、しばしば、中央処理装置（以下「CPU」という）に
加えて、その中で演算処理されたまたは演算処理される
べきデータをストアするためのメモリセルアレイを含ん
でいる。すなわち、マイクロコンピュータでは、CPUか
らの命令に従って、メモリセルアレイ内にデータが書込
まれ、書込まれたデータが読出される。
これに加えて、１つのマイクロコンピュータ内のメモ
リセルアレイ中にストアされたデータを外部から参照し
たい場合もしばしば生じる。この場合の要求、すなわち
メモリセルアレイに外部的にもアクセスしようとする要
求を満たすため、マイクロコンピュータ内に、内部メモ
リとしてのデュアルポートランダムアクセスメモリ（以
下「DPRAM」という）が設けられている。
リセルアレイ中にストアされたデータを外部から参照し
たい場合もしばしば生じる。この場合の要求、すなわち
メモリセルアレイに外部的にもアクセスしようとする要
求を満たすため、マイクロコンピュータ内に、内部メモ
リとしてのデュアルポートランダムアクセスメモリ（以
下「DPRAM」という）が設けられている。
一般に、DPRAMは、２つの入出力ポートを有してい
る。すなわち、マイクロコンピュータ内に設けられたDP
RAMは、一方の入出力ポートを介して内部のCPUによりア
クセスされ、他方の入出力ポートを介して外部のCPUに
よりアクセスされる。より具体的には、内部CPUが一方
の入出力ポートを介してDPRAM内に書込んだデータを、
外部CPUが他方の入出力ポートを介して読出すことがで
きる。他方、外部CPUが他方の入出力ポートを介してDPR
AM内にデータを書込むこともできる。
る。すなわち、マイクロコンピュータ内に設けられたDP
RAMは、一方の入出力ポートを介して内部のCPUによりア
クセスされ、他方の入出力ポートを介して外部のCPUに
よりアクセスされる。より具体的には、内部CPUが一方
の入出力ポートを介してDPRAM内に書込んだデータを、
外部CPUが他方の入出力ポートを介して読出すことがで
きる。他方、外部CPUが他方の入出力ポートを介してDPR
AM内にデータを書込むこともできる。
一般に、外部CPUがある、マイクロコンピュータ内のD
PRAMにアクセス（書込／読出）するためには、外部CPU
が扱うアドレス、すなわち仮想アドレスをDPRAMにおけ
るメモリセルを指定するための実アドレス信号（または
物理アドレス信号）に変換する必要がある。ここで、仮
想アドレスとは、外部CPUによって扱われるソフトウェ
ア上、すなわちメモリマップ上のアドレスを意味するも
のとする。
PRAMにアクセス（書込／読出）するためには、外部CPU
が扱うアドレス、すなわち仮想アドレスをDPRAMにおけ
るメモリセルを指定するための実アドレス信号（または
物理アドレス信号）に変換する必要がある。ここで、仮
想アドレスとは、外部CPUによって扱われるソフトウェ
ア上、すなわちメモリマップ上のアドレスを意味するも
のとする。
［発明が解決しようとする課題］ 一般に、従来から、仮想アドレス信号から実アドレス
信号への変換は、CPUによる演算処理により行なわれて
いる。このことは、CPUの負担がアドレス変換のための
処理により増加されることを意味する。すなわち、CPU
が処理すべき演算がアドレス変換に要する演算量だけ増
加され、CPUが本来処理すべき演算処理を遅延させる。
言換えると、CPUの処理速度がアドレス変換のために低
下されていた。
信号への変換は、CPUによる演算処理により行なわれて
いる。このことは、CPUの負担がアドレス変換のための
処理により増加されることを意味する。すなわち、CPU
が処理すべき演算がアドレス変換に要する演算量だけ増
加され、CPUが本来処理すべき演算処理を遅延させる。
言換えると、CPUの処理速度がアドレス変換のために低
下されていた。
アドレス変換を行なうための別の方法として、アドレ
ス変換のための回路をマイクロコンピュータ内に設ける
ことが有効であると考えられるかもしれない。しかしな
がら、この方法では変換され得るアドレスが回路によっ
て固定されてしまい、複数の外部CPUに適合させるため
には、回路変更の必要が生じる。アドレス変換が必要と
される状況に応じてこのようなアドレス変換回路の回路
構成を変更することは容易ではなく、かつ現実的でな
い。
ス変換のための回路をマイクロコンピュータ内に設ける
ことが有効であると考えられるかもしれない。しかしな
がら、この方法では変換され得るアドレスが回路によっ
て固定されてしまい、複数の外部CPUに適合させるため
には、回路変更の必要が生じる。アドレス変換が必要と
される状況に応じてこのようなアドレス変換回路の回路
構成を変更することは容易ではなく、かつ現実的でな
い。
この発明は、上記のような課題を解決するためになさ
れたもので、CPUによる演算処理に依存することなく仮
想アドレス信号を実アドレス信号に変換するアドレス変
換装置を提供することを目的とする。
れたもので、CPUによる演算処理に依存することなく仮
想アドレス信号を実アドレス信号に変換するアドレス変
換装置を提供することを目的とする。
［課題を解決するための手段］ この発明に係るアドレス変換装置は、アドレス変換の
ための予め定められたオフセットデータを保持するオフ
セットデータ保持回路と、仮想アドレス信号の予め定め
られた上位ビットとオフセットデータ保持回路内に保持
されたオフセットデータの予め定められた上位ビットと
の比較を行ない、それらが一致したときメモリセルアレ
イへのアクセスを能動化する能動化回路と、仮想アドレ
ス信号の予め定められた下位ビットとオフセットデータ
保持回路内に保持されたオフセットデータの予め定めら
れた下位ビットとの減算を行ない、その減算結果により
実アドレス信号を発生する実アドレス信号発生回路とを
備える。上記能動化回路は、オフセットデータの予め定
められた上位ビットに予め定められたデータを加算して
加算結果データを出力する加算手段と、加算手段からの
加算結果データと仮想アドレス信号の予め定められた上
位ビットとの一致を検出する第１の一致検出手段と、オ
フセットデータの予め定められた上位ビットと仮想アド
レス信号の予め定められた上位ビットとの一致を検出す
る第２の一致検出手段と、第１および第２の一致検出手
段のうちいずれか一方が一致を検出したときメモリセル
アレイへのアクセスを能動化する能動化信号を発生する
能動化信号発生手段とを含む。
ための予め定められたオフセットデータを保持するオフ
セットデータ保持回路と、仮想アドレス信号の予め定め
られた上位ビットとオフセットデータ保持回路内に保持
されたオフセットデータの予め定められた上位ビットと
の比較を行ない、それらが一致したときメモリセルアレ
イへのアクセスを能動化する能動化回路と、仮想アドレ
ス信号の予め定められた下位ビットとオフセットデータ
保持回路内に保持されたオフセットデータの予め定めら
れた下位ビットとの減算を行ない、その減算結果により
実アドレス信号を発生する実アドレス信号発生回路とを
備える。上記能動化回路は、オフセットデータの予め定
められた上位ビットに予め定められたデータを加算して
加算結果データを出力する加算手段と、加算手段からの
加算結果データと仮想アドレス信号の予め定められた上
位ビットとの一致を検出する第１の一致検出手段と、オ
フセットデータの予め定められた上位ビットと仮想アド
レス信号の予め定められた上位ビットとの一致を検出す
る第２の一致検出手段と、第１および第２の一致検出手
段のうちいずれか一方が一致を検出したときメモリセル
アレイへのアクセスを能動化する能動化信号を発生する
能動化信号発生手段とを含む。
［作用］ この発明におけるアドレス変換装置では、アドレス変
換装置を構成するすべての構成要素が回路によって実現
されるので、アドレス変換を行なうのに必要なCPUによ
る処理が大幅に減じられる。したがって、CPUによる演
算処理に依存することなく仮想アドレス信号を実アドレ
ス信号に変換することができる。
換装置を構成するすべての構成要素が回路によって実現
されるので、アドレス変換を行なうのに必要なCPUによ
る処理が大幅に減じられる。したがって、CPUによる演
算処理に依存することなく仮想アドレス信号を実アドレ
ス信号に変換することができる。
［発明の実施例］ 第１図を参照して、DPRAM5を含むマイクロコンピュー
タ20がアドレスバスAB1,データバスDB1,および制御バス
CB1を介してマイクロコンピュータ11に接続される。マ
イクロコンピュータ20は、マイクロコンピュータ20にお
けるデータ処理を実行するためのCPU2と、機能ブロック
部25と、プログラムおよびデータをストアするためのメ
モリ部26とを含む。CPU2,機能ブロック部25およびメモ
リ部26は、アドレスバスAB2,データバスDB2および制御
バスCB2を介して接続される。
タ20がアドレスバスAB1,データバスDB1,および制御バス
CB1を介してマイクロコンピュータ11に接続される。マ
イクロコンピュータ20は、マイクロコンピュータ20にお
けるデータ処理を実行するためのCPU2と、機能ブロック
部25と、プログラムおよびデータをストアするためのメ
モリ部26とを含む。CPU2,機能ブロック部25およびメモ
リ部26は、アドレスバスAB2,データバスDB2および制御
バスCB2を介して接続される。
DPRAM5は、２つの入出力ポートを有している。すなわ
ち、DPRAM5は、第１の入出力ポートとしてのアドレスデ
コーダ22およびセンスアンプ24と、第２の入出力ポート
としてのアドレスデコーダ21およびセンスアンプ23とを
含む。アドレスデコーダ22は、アドレスバスAB2を介し
て、CPU2により扱われる内部アドレス信号を受けるよう
に接続される。アドレスデコーダ22は、この内部アドレ
ス信号に応答して、アクセスされるべきメモリセルを指
定する。メモリアレイ28は、センスアンプ24を介してデ
ータバスDB2に接続される。メモリアレイ28に書込まれ
るべきデータ信号は、データバスDB2およびセンスアン
プ24を介してメモリアレイ28に与えられる。メモリアレ
イ28内に書込まれたデータ信号は、センスアンプ24によ
り増幅された後、データバスDB2に与えられる。
ち、DPRAM5は、第１の入出力ポートとしてのアドレスデ
コーダ22およびセンスアンプ24と、第２の入出力ポート
としてのアドレスデコーダ21およびセンスアンプ23とを
含む。アドレスデコーダ22は、アドレスバスAB2を介し
て、CPU2により扱われる内部アドレス信号を受けるよう
に接続される。アドレスデコーダ22は、この内部アドレ
ス信号に応答して、アクセスされるべきメモリセルを指
定する。メモリアレイ28は、センスアンプ24を介してデ
ータバスDB2に接続される。メモリアレイ28に書込まれ
るべきデータ信号は、データバスDB2およびセンスアン
プ24を介してメモリアレイ28に与えられる。メモリアレ
イ28内に書込まれたデータ信号は、センスアンプ24によ
り増幅された後、データバスDB2に与えられる。
アドレスバスAB2に接続された検出回路27は、予め定
められた範囲内の内部アドレス信号がアドレスバスAB2
に与えられたとき、能動化信号CE2を発生する。DPRAM5
へのCPU2によるアクセスは、信号CE2に応答して能動化
される。すなわち、アドレスデコーダ22およびセンスア
ンプ24が能動化される。
められた範囲内の内部アドレス信号がアドレスバスAB2
に与えられたとき、能動化信号CE2を発生する。DPRAM5
へのCPU2によるアクセスは、信号CE2に応答して能動化
される。すなわち、アドレスデコーダ22およびセンスア
ンプ24が能動化される。
マイクロコンピュータ20は、さらに、マイクロコンピ
ュータ11から発生される仮想アドレス信号をDPRAM5のた
めの実アドレス信号（物理アドレス信号）に変換する変
換回路を含んでいる。すなわち、変換回路として、アド
レス変換のためのオフセットデータを保持するオフセッ
トレジスタ３と、アドレス変換処理を行なうアドレス演
算部４とが設けられる。オフセットレジスタ３は、外部
データバスDB1を介して、マイクロコンピュータ11から
発生される12ビットのオフセットデータF15ないしF4を
受けるように接続される。アドレス演算部４は、外部ア
ドレスバスAB1を介して、マイクロコンピュータ11から
発生される12ビットの仮想アドレス信号A15ないしA4を
受けるように接続される。アドレスデコーダ21は、外部
アドレスバスAB1を介して、マイクロコンピュータ11か
ら発生された４ビットの仮想アドレス信号A3ないしA0を
受けるように接続される。
ュータ11から発生される仮想アドレス信号をDPRAM5のた
めの実アドレス信号（物理アドレス信号）に変換する変
換回路を含んでいる。すなわち、変換回路として、アド
レス変換のためのオフセットデータを保持するオフセッ
トレジスタ３と、アドレス変換処理を行なうアドレス演
算部４とが設けられる。オフセットレジスタ３は、外部
データバスDB1を介して、マイクロコンピュータ11から
発生される12ビットのオフセットデータF15ないしF4を
受けるように接続される。アドレス演算部４は、外部ア
ドレスバスAB1を介して、マイクロコンピュータ11から
発生される12ビットの仮想アドレス信号A15ないしA4を
受けるように接続される。アドレスデコーダ21は、外部
アドレスバスAB1を介して、マイクロコンピュータ11か
ら発生された４ビットの仮想アドレス信号A3ないしA0を
受けるように接続される。
アドレス演算部４は、オフセットレジスタ３内に保持
された12ビットのオフセットデータおよび12ビットの仮
想アドレス信号A15ないしA4に応答して、DPRAM5の第２
の入出力ポートを能動化するための信号CE1と、変換さ
れた３ビットのアドレス信号A6′ないしA4′を発生す
る。アドレスデコーダ21およびセンスアンプ23は、信号
CE1に応答して能動化される。アドレスデコーダ21は、
変換されたアドレス信号A6′ないしA4′および外部的に
与えられたアドレス信号A3ないしA0に応答して、メモリ
アレイ28内のメモリセルを指定する。
された12ビットのオフセットデータおよび12ビットの仮
想アドレス信号A15ないしA4に応答して、DPRAM5の第２
の入出力ポートを能動化するための信号CE1と、変換さ
れた３ビットのアドレス信号A6′ないしA4′を発生す
る。アドレスデコーダ21およびセンスアンプ23は、信号
CE1に応答して能動化される。アドレスデコーダ21は、
変換されたアドレス信号A6′ないしA4′および外部的に
与えられたアドレス信号A3ないしA0に応答して、メモリ
アレイ28内のメモリセルを指定する。
マイクロコンピュータ11も、CPU1と、機能ブロック部
25′と、メモリ部26′とを含む。CPU1,機能ブロック部2
5′およびメモリ部26′は、外部アドレスバスAB1,外部
データバスDB1および外部制御バスCB1を介してマイクロ
コンピュータ20に接続される。これに加えて、他のマイ
クロコンピュータ12ないし1nも、外部アドレスバスAB1,
外部データバスDB1および外部制御バスCB1を介してマイ
クロコンピュータ20に接続される。各マイクロコンピュ
ータ11ないし1nは、マイクロンコンピュータ20内のDPRA
M5にアクセスすることができるのであるが、以下の説明
では説明を簡単化するために、マイクロコンピュータ11
によるアクセスだけが説明される。
25′と、メモリ部26′とを含む。CPU1,機能ブロック部2
5′およびメモリ部26′は、外部アドレスバスAB1,外部
データバスDB1および外部制御バスCB1を介してマイクロ
コンピュータ20に接続される。これに加えて、他のマイ
クロコンピュータ12ないし1nも、外部アドレスバスAB1,
外部データバスDB1および外部制御バスCB1を介してマイ
クロコンピュータ20に接続される。各マイクロコンピュ
ータ11ないし1nは、マイクロンコンピュータ20内のDPRA
M5にアクセスすることができるのであるが、以下の説明
では説明を簡単化するために、マイクロコンピュータ11
によるアクセスだけが説明される。
通常の動作において、内部CPU2がDPRAM5にアクセスす
る。CPU2により扱われるメモリマップは、マイクロコン
ピュータ20内において予め定められており、したがって
CPU2がDPRAM5にアクセスするのにアドレス変換を行なう
必要はない。したがって、検出回路27が内部アドレスバ
スAB2上の内部アドレス信号が予め定められたアドレス
範囲内であることを検出したとき、能動化信号CE2を発
生する。したがって、アドレスデコーダ22およびセンス
アンプ24が能動化され、CPU2によるDPRAM5へのアクセス
が開始される。すなわち、アドレスデコーダ22は、内部
アドレスバスAB2上の内部アドレス信号をデコードし、
メモリアレイ28内のメモリセルを指定する。
る。CPU2により扱われるメモリマップは、マイクロコン
ピュータ20内において予め定められており、したがって
CPU2がDPRAM5にアクセスするのにアドレス変換を行なう
必要はない。したがって、検出回路27が内部アドレスバ
スAB2上の内部アドレス信号が予め定められたアドレス
範囲内であることを検出したとき、能動化信号CE2を発
生する。したがって、アドレスデコーダ22およびセンス
アンプ24が能動化され、CPU2によるDPRAM5へのアクセス
が開始される。すなわち、アドレスデコーダ22は、内部
アドレスバスAB2上の内部アドレス信号をデコードし、
メモリアレイ28内のメモリセルを指定する。
これに対し、マイクロコンピュータ11内の外部CPU1が
マイクロコンピュータ20内のDPRAM5にアクセスしようと
するときは、以下のようなアドレス変換が必要となる。
すなわち、一般に、外部CPU1が扱うアドレスマップと内
部CPU2が扱うアドレスマップとは一致していないので、
マイクロコンピュータ11から発生される仮想アドレス信
号を直接マイクロコンピュータ20内のアドレスデコーダ
21に与えることができない。このことは、マイクロコン
ピュータ11から発生される仮想アドレス信号をアドレス
デコーダ21およびメモリアレイ28に適用可能な実アドレ
ス信号に変換する必要があることを意味する。このアド
レス変換処理は、マイクロコンピュータ20内に設けられ
たオフセットレジスタ３およびアドレス演算部４により
概略以下のように行なわれる。なお、以下の説明では、
メモリアレイ28が128バイトのメモリ容量を有するもの
と仮定する。
マイクロコンピュータ20内のDPRAM5にアクセスしようと
するときは、以下のようなアドレス変換が必要となる。
すなわち、一般に、外部CPU1が扱うアドレスマップと内
部CPU2が扱うアドレスマップとは一致していないので、
マイクロコンピュータ11から発生される仮想アドレス信
号を直接マイクロコンピュータ20内のアドレスデコーダ
21に与えることができない。このことは、マイクロコン
ピュータ11から発生される仮想アドレス信号をアドレス
デコーダ21およびメモリアレイ28に適用可能な実アドレ
ス信号に変換する必要があることを意味する。このアド
レス変換処理は、マイクロコンピュータ20内に設けられ
たオフセットレジスタ３およびアドレス演算部４により
概略以下のように行なわれる。なお、以下の説明では、
メモリアレイ28が128バイトのメモリ容量を有するもの
と仮定する。
CPU1により扱われるアドレスマップとCPU2により扱わ
れるアドレスマップとの差は予め知ることができる。し
たがって、まず、外部CPU1によるDPRAM5へのアクセスの
必要が生じたとき、CPU1（またはCPU2）により、このア
ドレスの差はオフセットデータとしてオフセットレジス
タ３に与えられる。この実施例では、上位12ビットのオ
フセットデータF15ないしF4がデータバスDB1を介してオ
フセットレジスタ３に与えられ、そこで保持される。仮
想アドレス信号は、外部アドレスバスAB1を介してアド
レス演算部４およびアドレスデコーダ21に与えられる。
すなわち、上位12ビットの仮想アドレス信号A15ないしA
4がアドレス演算部４に与えられ、下位４ビットの仮想
アドレス信号A3ないしA0がアドレスデコーダ21に与えら
れる。アドレス演算部４は、オフセットレジスタ３内に
保持されたオフセットデータF15ないしF4および仮想ア
ドレス信号A15ないしA4に応答して、センスアンプ23お
よびアドレスデコーダ21を能動化するための能動化信号
CE1およびメモリアレイ28内のメモリセルを指定するた
めの３ビットの変換されたアドレス信号A6′ないしA4′
を発生する。センスアンプ23およびアドレスデコーダ21
は、信号CE1に応答して能動化される。したがって、ア
ドレスデコーダ21が、変換されたアドレス信号A6′およ
びA4′および外部的に与えられた下位の仮想アドレス信
号A3ないしA0に応答して、メモリアレイ28内のメモリセ
ルを指定する。
れるアドレスマップとの差は予め知ることができる。し
たがって、まず、外部CPU1によるDPRAM5へのアクセスの
必要が生じたとき、CPU1（またはCPU2）により、このア
ドレスの差はオフセットデータとしてオフセットレジス
タ３に与えられる。この実施例では、上位12ビットのオ
フセットデータF15ないしF4がデータバスDB1を介してオ
フセットレジスタ３に与えられ、そこで保持される。仮
想アドレス信号は、外部アドレスバスAB1を介してアド
レス演算部４およびアドレスデコーダ21に与えられる。
すなわち、上位12ビットの仮想アドレス信号A15ないしA
4がアドレス演算部４に与えられ、下位４ビットの仮想
アドレス信号A3ないしA0がアドレスデコーダ21に与えら
れる。アドレス演算部４は、オフセットレジスタ３内に
保持されたオフセットデータF15ないしF4および仮想ア
ドレス信号A15ないしA4に応答して、センスアンプ23お
よびアドレスデコーダ21を能動化するための能動化信号
CE1およびメモリアレイ28内のメモリセルを指定するた
めの３ビットの変換されたアドレス信号A6′ないしA4′
を発生する。センスアンプ23およびアドレスデコーダ21
は、信号CE1に応答して能動化される。したがって、ア
ドレスデコーダ21が、変換されたアドレス信号A6′およ
びA4′および外部的に与えられた下位の仮想アドレス信
号A3ないしA0に応答して、メモリアレイ28内のメモリセ
ルを指定する。
第１図に示したオフセットレジスタ３およびアドレス
演算部４のより詳細が第２図に示される。第２図を参照
して、マイクロコンピュータ20は、第１図に示したアド
レス演算部４を構成する能動化信号発生回路41aおよび
減算器42aと、オフセットレジスタ３とを含む。オフセ
ットレジスタ３は、データバス（図示せず）を介して、
12ビットのオフセットデータF15ないしF4を受けるよう
に接続される。能動化信号発生回路41aは、アドレスバ
ス（図示せず）を介してマイクロコンピュータ11から発
生された９ビットの仮想アドレス信号A15ないしA7と、
オフセットレジスタ３内に保持された９ビットのオフセ
ットデータF15ないしF7を受けるように接続される。減
算器42aは、マイクロコンピュータ11から発生された４
ビットの仮想アドレス信号A7ないしA4と、オフセットレ
ジスタ３内に保持された４ビットのオフセットデータF7
ないしF4を受けるように接続される。
演算部４のより詳細が第２図に示される。第２図を参照
して、マイクロコンピュータ20は、第１図に示したアド
レス演算部４を構成する能動化信号発生回路41aおよび
減算器42aと、オフセットレジスタ３とを含む。オフセ
ットレジスタ３は、データバス（図示せず）を介して、
12ビットのオフセットデータF15ないしF4を受けるよう
に接続される。能動化信号発生回路41aは、アドレスバ
ス（図示せず）を介してマイクロコンピュータ11から発
生された９ビットの仮想アドレス信号A15ないしA7と、
オフセットレジスタ３内に保持された９ビットのオフセ
ットデータF15ないしF7を受けるように接続される。減
算器42aは、マイクロコンピュータ11から発生された４
ビットの仮想アドレス信号A7ないしA4と、オフセットレ
ジスタ３内に保持された４ビットのオフセットデータF7
ないしF4を受けるように接続される。
能動化信号発生回路41aは、オフセットデータF15ない
しF7にデータ「＋１」を加算する加算回路411と、加算
されたデータと仮想アドレス信号A15ないしA7との一致
を検出する一致検出回路412と、オフセットデータF15な
いしF7と仮想アドレス信号A15ないしA7との一致を検出
する一致検出回路413とを含む。一致検出回路412および
413の出力にNANDゲート414が接続される。さらに、AND
ゲート415がNANDゲート414の出力および減算器42aの出
力に接続される。
しF7にデータ「＋１」を加算する加算回路411と、加算
されたデータと仮想アドレス信号A15ないしA7との一致
を検出する一致検出回路412と、オフセットデータF15な
いしF7と仮想アドレス信号A15ないしA7との一致を検出
する一致検出回路413とを含む。一致検出回路412および
413の出力にNANDゲート414が接続される。さらに、AND
ゲート415がNANDゲート414の出力および減算器42aの出
力に接続される。
第３図に示したフロー図を参照して、次に動作につい
て説明する。まず、ステップ61において、外部CPU1によ
るアクセス要求の発生が検出される。外部CPU1によるア
クセス要求が発生しているとき、12ビットのオフセット
データF15ないしF4がオフセットレジスタ３内に設定さ
れる。前述のように、設定されるべきオフセットデータ
F15ないしF4は、外部CPU1が扱うメモリマップと内部CPU
2が扱うメモリマップとの差に基づいて決定される。オ
フセットレジスタ３内に保持されたオフセットデータF1
5ないしF7は、加算回路411および一致検出回路413に与
えられる。加算回路411では、９ビットのオフセットデ
ータF15ないしF7にデータ「＋１」が加算され、加算さ
れたデータが一致検出回路412に与えられる。
て説明する。まず、ステップ61において、外部CPU1によ
るアクセス要求の発生が検出される。外部CPU1によるア
クセス要求が発生しているとき、12ビットのオフセット
データF15ないしF4がオフセットレジスタ３内に設定さ
れる。前述のように、設定されるべきオフセットデータ
F15ないしF4は、外部CPU1が扱うメモリマップと内部CPU
2が扱うメモリマップとの差に基づいて決定される。オ
フセットレジスタ３内に保持されたオフセットデータF1
5ないしF7は、加算回路411および一致検出回路413に与
えられる。加算回路411では、９ビットのオフセットデ
ータF15ないしF7にデータ「＋１」が加算され、加算さ
れたデータが一致検出回路412に与えられる。
ステップ63において、仮想アドレス信号A15ないしA0
がCPU1から発生される。能動化信号発生回路41aは、仮
想アドレス信号A15ないしA8を受け、一致検出回路412お
よび413による一致検出動作が行なわれる。その結果、
一致検出回路412および413のうちのいずれか一方が与え
られたデータの一致を検出したとき、ANDゲート415から
能動化信号CE1が発生される。一方、減算器42aは、仮想
アドレス信号A7ないしA4およびオフセットデータF7ない
しF4の減算を行なう。減算結果を示すデータA7′はAND
ゲート415に与えられ、一方データA6′ないしA4′はDPR
AM5に与えられる（ステップ65）。
がCPU1から発生される。能動化信号発生回路41aは、仮
想アドレス信号A15ないしA8を受け、一致検出回路412お
よび413による一致検出動作が行なわれる。その結果、
一致検出回路412および413のうちのいずれか一方が与え
られたデータの一致を検出したとき、ANDゲート415から
能動化信号CE1が発生される。一方、減算器42aは、仮想
アドレス信号A7ないしA4およびオフセットデータF7ない
しF4の減算を行なう。減算結果を示すデータA7′はAND
ゲート415に与えられ、一方データA6′ないしA4′はDPR
AM5に与えられる（ステップ65）。
DPRAM5は、能動化信号CE1に応答して能動化され、メ
モリアレイ内のメモリセルが減算器42aから発生された
アドレス信号A6′ないしA4′および下位の仮想アドレス
信号A3ないしA0に応答して指定される。したがって、ス
テップ66において、外部CPU1によりDPRAM5内のメモリセ
ルがアクセス（書込／読出）される。
モリアレイ内のメモリセルが減算器42aから発生された
アドレス信号A6′ないしA4′および下位の仮想アドレス
信号A3ないしA0に応答して指定される。したがって、ス
テップ66において、外部CPU1によりDPRAM5内のメモリセ
ルがアクセス（書込／読出）される。
ステップ67において、他の外部CPUからアクセス要求
が発生されているかどうかが判定される。この要求が発
生されていないとき、処理がステップ63に戻る。すなわ
ち、外部CPU1によるDPRAM5へのアクセスが続けられる。
他方、他の外部CPU、たとえば第１図に示したマイクロ
コンピュータ12内のCPUからアクセス要求が発生された
とき、処理がステップ62に戻る。すなわち、マイクロコ
ンピュータ12内で扱われるメモリマップとマイクロコン
ピュータ20内で扱われるメモリマップとが一致していな
いので、オフセットデータを変更する必要が生じる。新
しいオフセットデータは、これらのメモリマップの差に
基づいて決定され、決定されたオフセットデータがオフ
セットレジスタ３内に設定される（ステップ62）。オフ
セットデータが変更された後、ステップ63以下の処理が
行なわれ、すなわちマイクロコンピュータ12内の外部CP
UによるDPRAM5へのアクセスが行なわれる。
が発生されているかどうかが判定される。この要求が発
生されていないとき、処理がステップ63に戻る。すなわ
ち、外部CPU1によるDPRAM5へのアクセスが続けられる。
他方、他の外部CPU、たとえば第１図に示したマイクロ
コンピュータ12内のCPUからアクセス要求が発生された
とき、処理がステップ62に戻る。すなわち、マイクロコ
ンピュータ12内で扱われるメモリマップとマイクロコン
ピュータ20内で扱われるメモリマップとが一致していな
いので、オフセットデータを変更する必要が生じる。新
しいオフセットデータは、これらのメモリマップの差に
基づいて決定され、決定されたオフセットデータがオフ
セットレジスタ３内に設定される（ステップ62）。オフ
セットデータが変更された後、ステップ63以下の処理が
行なわれ、すなわちマイクロコンピュータ12内の外部CP
UによるDPRAM5へのアクセスが行なわれる。
第２図に示したオフセットレジスタ３および加算回路
411の一例が第４図に示される。第４図を参照して、オ
フセットレジスタ３は、データバス（図示せず）を介し
て与えられるオフセットデータF15ないしF4を受けるよ
うに接続される。オフセットレジスタ３は、第１図に示
した外部制御バスCB1から与えられる書込可能化信号WRE
Nに応答して、オフセットデータF15ないしF4の各ビット
を保持する。加算回路411は、オフセットレジスタ３内
に保持されたオフセットデータビットF15ないしF7を受
け、そのデータにデータ「＋１」を加算する。加算され
たデータF15′ないしF7′は、一致検出回路412に与えら
れる。他方、加算されていないオフセットデータF15な
いしF7は一致検出回路413に与えられる。オフセットレ
ジスタ３内に保持されたオフセットデータビットF7ない
しF4は、減算器42aに与えられる。
411の一例が第４図に示される。第４図を参照して、オ
フセットレジスタ３は、データバス（図示せず）を介し
て与えられるオフセットデータF15ないしF4を受けるよ
うに接続される。オフセットレジスタ３は、第１図に示
した外部制御バスCB1から与えられる書込可能化信号WRE
Nに応答して、オフセットデータF15ないしF4の各ビット
を保持する。加算回路411は、オフセットレジスタ３内
に保持されたオフセットデータビットF15ないしF7を受
け、そのデータにデータ「＋１」を加算する。加算され
たデータF15′ないしF7′は、一致検出回路412に与えら
れる。他方、加算されていないオフセットデータF15な
いしF7は一致検出回路413に与えられる。オフセットレ
ジスタ３内に保持されたオフセットデータビットF7ない
しF4は、減算器42aに与えられる。
第２図に示した減算器42aの一例が第５図に示され
る。第５図を参照して、減算器42aは、オフセットレジ
スタ３（図示せず）内に保持されたオフセットデータビ
ットと、仮想アドレス信号ビットA7ないしA4を受け、こ
れらのデータの減算を実行する。この減算器42aは、４
ビットのキャリールックアヘッドタイプの減算回路によ
り構成されているので、下位ビットにおける減算結果を
待たずに上位ビットの演算を実行することができる。し
たがって、桁上信号の伝搬により生じる遅延の発生を防
ぐことができる。すなわち、この減算器42aは、２つの
データの減算を高速に行なうことができる。減算結果を
示すデータA6′ないしA4′は、DPRAMのメモリセルを指
定するための実アドレス信号としてDPRAMに与えられ
る。データA7′は、第２図に示したANDゲート415に与え
られる。
る。第５図を参照して、減算器42aは、オフセットレジ
スタ３（図示せず）内に保持されたオフセットデータビ
ットと、仮想アドレス信号ビットA7ないしA4を受け、こ
れらのデータの減算を実行する。この減算器42aは、４
ビットのキャリールックアヘッドタイプの減算回路によ
り構成されているので、下位ビットにおける減算結果を
待たずに上位ビットの演算を実行することができる。し
たがって、桁上信号の伝搬により生じる遅延の発生を防
ぐことができる。すなわち、この減算器42aは、２つの
データの減算を高速に行なうことができる。減算結果を
示すデータA6′ないしA4′は、DPRAMのメモリセルを指
定するための実アドレス信号としてDPRAMに与えられ
る。データA7′は、第２図に示したANDゲート415に与え
られる。
第6A図ないし第6C図を参照して、次に、第２図に示し
た加算回路411の必要性について説明する。前述のよう
に、上記の実施例では、DPRAM5内のメモリアレイ28が12
8バイトのメモリセルを有するものと仮定している。し
たがって、CPU1が扱うメモリマップ上で、DPRAM5のアド
レスの範囲が、たとえば、7000Hないし707FHの場合（第
6A図）、7070Hないし70EFHの場合（第6B図）、7090Hな
いし710FHの場合（第6C図）の各場合において、仮想ア
ドレスビットA7の変化が異なる。すなわち、第6A図に示
すように、仮想アドレス信号が7000Hないし707FHの範囲
内で変化する場合では、仮想アドレスビットA7は変化し
ない。しかしながら、第6B図に示すように、仮想アドレ
ス信号が7070Hないし70EFHの範囲内で変化する場合で
は、仮想アドレスビットA7が「０」から「１」に変化す
る。さらには、第6C図に示すように、仮想アドレス信号
が7090Hないし710FHの範囲内で変化する場合では、仮想
アドレスビットA7が「１」から「０」に変化し、かつA8
が「０」から「１」に変化する。したがって、第6B図お
よび第6C図に示すいずれの場合においても、仮想アドレ
ス信号A7にデータ「＋１」を加算する必要がある。した
がって、第２図に示した加算回路411が能動化信号発生
回路41a内に設けられ、オフセットデータF15ないしF7に
データ「＋１」が加算されている。
た加算回路411の必要性について説明する。前述のよう
に、上記の実施例では、DPRAM5内のメモリアレイ28が12
8バイトのメモリセルを有するものと仮定している。し
たがって、CPU1が扱うメモリマップ上で、DPRAM5のアド
レスの範囲が、たとえば、7000Hないし707FHの場合（第
6A図）、7070Hないし70EFHの場合（第6B図）、7090Hな
いし710FHの場合（第6C図）の各場合において、仮想ア
ドレスビットA7の変化が異なる。すなわち、第6A図に示
すように、仮想アドレス信号が7000Hないし707FHの範囲
内で変化する場合では、仮想アドレスビットA7は変化し
ない。しかしながら、第6B図に示すように、仮想アドレ
ス信号が7070Hないし70EFHの範囲内で変化する場合で
は、仮想アドレスビットA7が「０」から「１」に変化す
る。さらには、第6C図に示すように、仮想アドレス信号
が7090Hないし710FHの範囲内で変化する場合では、仮想
アドレスビットA7が「１」から「０」に変化し、かつA8
が「０」から「１」に変化する。したがって、第6B図お
よび第6C図に示すいずれの場合においても、仮想アドレ
ス信号A7にデータ「＋１」を加算する必要がある。した
がって、第２図に示した加算回路411が能動化信号発生
回路41a内に設けられ、オフセットデータF15ないしF7に
データ「＋１」が加算されている。
第２図に示した回路では、仮想アドレス信号A7ないし
A4が減算回路42aに与えられるので、128バイトのメモリ
容量を有するメモリアレイ28が16バイトごとにアクセス
される。これに対し、第７図に示すように、仮想アドレ
ス信号A7ないしA3およびオフセットデータF7ないしF3を
減算器42bに与えることにより、メモリアレイ28を８バ
イトごとにアクセスすることができる。すなわち、減算
器42bがこれら２つのデータの減算を行なうので、４ビ
ットのデータA6′ないしA3′がメモリセルを指定するた
めの上位ビットとして発生される。その結果、DPRAM5を
より詳細な単位でアクセスすることができる。
A4が減算回路42aに与えられるので、128バイトのメモリ
容量を有するメモリアレイ28が16バイトごとにアクセス
される。これに対し、第７図に示すように、仮想アドレ
ス信号A7ないしA3およびオフセットデータF7ないしF3を
減算器42bに与えることにより、メモリアレイ28を８バ
イトごとにアクセスすることができる。すなわち、減算
器42bがこれら２つのデータの減算を行なうので、４ビ
ットのデータA6′ないしA3′がメモリセルを指定するた
めの上位ビットとして発生される。その結果、DPRAM5を
より詳細な単位でアクセスすることができる。
さらには、DPRAMのメモリ容量が256バイトである場合
では、第８図に示すように仮想アドレスビットA8の取扱
いを変更する必要がある。すなわち、能動化信号発生回
路41cは、仮想アドレス信号A15ないしA8およびオフセッ
トデータF15ないしF8を受け、第２図に示した回路と同
様の動作を行なう。減算器42cは、仮想アドレス信号A8
ないしA4およびオフセットデータF8ないしF4を受け、第
２図に示した回路と同様の動作を行なう。その結果、DP
RAM5のメモリ容量が増加されても、わずかの回路変更に
より容易に対処することができることがわかる。
では、第８図に示すように仮想アドレスビットA8の取扱
いを変更する必要がある。すなわち、能動化信号発生回
路41cは、仮想アドレス信号A15ないしA8およびオフセッ
トデータF15ないしF8を受け、第２図に示した回路と同
様の動作を行なう。減算器42cは、仮想アドレス信号A8
ないしA4およびオフセットデータF8ないしF4を受け、第
２図に示した回路と同様の動作を行なう。その結果、DP
RAM5のメモリ容量が増加されても、わずかの回路変更に
より容易に対処することができることがわかる。
以上に説明したように、第２図に示したオフセットレ
ジスタ3,能動化信号発生回路41aおよび減算器42aが、外
部的にアクセスが要求されるDPRAM5を有するマイクロコ
ンピュータ20内に設けられたので、アドレス変換のため
に外部CPU1の負担が増加されるのが防がれる。すなわ
ち、アドレス変換処理がこれらの回路3,41aおよび42aに
おける回路動作により実行されるので、外部CPU1が演算
によりアドレス変換処理を行なう必要がない。これに加
えて、オフセットレジスタ３内に設定されるオフセット
データを変更することにより、他の外部CPUがアクセス
するのに必要なアドレス変換をもこれらの回路3,41aお
よび42aにより容易に行なうことができる。さらには、
第７図に示した回路が適用される場合では、より詳細な
アドレス単位でDPRAM5内のメモリアレイ28にアクセスす
ることができる。また、DPRAM5のメモリ容量が増加され
た場合でも、第８図に示すように、わずかな回路変更で
これに対応することができる。
ジスタ3,能動化信号発生回路41aおよび減算器42aが、外
部的にアクセスが要求されるDPRAM5を有するマイクロコ
ンピュータ20内に設けられたので、アドレス変換のため
に外部CPU1の負担が増加されるのが防がれる。すなわ
ち、アドレス変換処理がこれらの回路3,41aおよび42aに
おける回路動作により実行されるので、外部CPU1が演算
によりアドレス変換処理を行なう必要がない。これに加
えて、オフセットレジスタ３内に設定されるオフセット
データを変更することにより、他の外部CPUがアクセス
するのに必要なアドレス変換をもこれらの回路3,41aお
よび42aにより容易に行なうことができる。さらには、
第７図に示した回路が適用される場合では、より詳細な
アドレス単位でDPRAM5内のメモリアレイ28にアクセスす
ることができる。また、DPRAM5のメモリ容量が増加され
た場合でも、第８図に示すように、わずかな回路変更で
これに対応することができる。
［発明の効果］ 以上のように、この発明によれば、仮想アドレス信号
およびオフセットデータの上位ビットに応答してメモリ
セルアレイへのアクセスを能動化する能動化回路を設
け、仮想アドレス信号およびオフセットデータの下位ビ
ットに応答して実アドレス信号を発生する実アドレス信
号発生回路を設けたので、CPUによる演算処理に依存す
ることなく、仮想アドレスを実アドレスに変換すること
のできるアドレス変換装置が得られた。
およびオフセットデータの上位ビットに応答してメモリ
セルアレイへのアクセスを能動化する能動化回路を設
け、仮想アドレス信号およびオフセットデータの下位ビ
ットに応答して実アドレス信号を発生する実アドレス信
号発生回路を設けたので、CPUによる演算処理に依存す
ることなく、仮想アドレスを実アドレスに変換すること
のできるアドレス変換装置が得られた。
第１図は、この発明の一実施例が適用されたマイクロコ
ンピュータのブロック図である。第２図は、第１図に示
したアドレス変換回路の回路ブロック図である。第３図
は、第１図および第２図に示した回路の動作を説明する
ためのフロー図である。第４図は、第２図に示したオフ
セットレジスタおよび加算回路の回路図である。第５図
は、第２図に示した減算器の回路図である。第6A図ない
し第6C図は、第２図に示した加算回路の必要性を説明す
るアドレスビット図である。第７図は、この発明の別の
実施例を示すアドレス変換回路の回路ブロック図であ
る。第８図は、この発明の他の実施例を示すアドレス変
換回路の回路ブロック図である。 図において、１は外部CPU、２は内部CPU、３はオフセッ
トレジスタ、４はアドレス演算部、５はDPRAM、41aは能
動化信号発生回路、42aは減算器、411は加算回路であ
る。
ンピュータのブロック図である。第２図は、第１図に示
したアドレス変換回路の回路ブロック図である。第３図
は、第１図および第２図に示した回路の動作を説明する
ためのフロー図である。第４図は、第２図に示したオフ
セットレジスタおよび加算回路の回路図である。第５図
は、第２図に示した減算器の回路図である。第6A図ない
し第6C図は、第２図に示した加算回路の必要性を説明す
るアドレスビット図である。第７図は、この発明の別の
実施例を示すアドレス変換回路の回路ブロック図であ
る。第８図は、この発明の他の実施例を示すアドレス変
換回路の回路ブロック図である。 図において、１は外部CPU、２は内部CPU、３はオフセッ
トレジスタ、４はアドレス演算部、５はDPRAM、41aは能
動化信号発生回路、42aは減算器、411は加算回路であ
る。
フロントページの続き (56)参考文献 特開 平１−267762（ＪＰ，Ａ) 特開 昭62−197841（ＪＰ，Ａ) 特開 昭57−162048（ＪＰ，Ａ) 特開 平１−181144（ＪＰ，Ａ) 特開 昭63−239548（ＪＰ，Ａ)
Claims (1)
- 【請求項１】外部的に与えられた仮想アドレス信号をメ
モリセルアレイをアドレシングするための実アドレス信
号に変換するアドレス変換装置であって、 アドレス変換のための予め定められたオフセットデータ
を保持するオフセットデータ保持回路と、 仮想アドレス信号の予め定められた上位ビットと前記オ
フセットデータ保持回路内に保持されたオフセットデー
タの予め定められた上位ビットとの比較を行ない、それ
らが一致したとき前記メモリセルアレイへのアクセスを
能動化する能動化回路と、 仮想アドレス信号の予め定められた下位ビットと前記オ
フセットデータ保持回路内に保持されたオフセットデー
タの予め定められた下位ビットとの減算を行ない、その
減算結果により前記実アドレス信号を発生する実アドレ
ス信号発生回路とを備え、 前記能動化回路は、 前記オフセットデータの予め定められた上位ビットに予
め定められたデータを加算して加算結果データを出力す
る加算手段と、 前記加算手段からの加算結果データと前記仮想アドレス
信号の予め定められた上位ビットとの一致を検出する第
１の一致検出手段と、 前記オフセットデータの予め定められた上位ビットと前
記仮想アドレス信号の予め定められた上位ビットとの一
致を検出する第２の一致検出手段と、 前記第１および第２の一致検出手段のうちいずれか一方
が一致を検出したとき前記メモリセルアレイへのアクセ
スを能動化する能動化信号を発生する能動化信号発生手
段とを含む、アドレス変換装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271407A JP2617813B2 (ja) | 1990-10-08 | 1990-10-08 | アドレス変換装置 |
| US07/723,011 US5349650A (en) | 1990-10-08 | 1991-06-28 | Address translating apparatus for translating virtual address into real address without depending on processing by CPU |
| DE4126302A DE4126302C2 (de) | 1990-10-08 | 1991-08-08 | Adressenübersetzungsvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2271407A JP2617813B2 (ja) | 1990-10-08 | 1990-10-08 | アドレス変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04149651A JPH04149651A (ja) | 1992-05-22 |
| JP2617813B2 true JP2617813B2 (ja) | 1997-06-04 |
Family
ID=17499625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2271407A Expired - Fee Related JP2617813B2 (ja) | 1990-10-08 | 1990-10-08 | アドレス変換装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5349650A (ja) |
| JP (1) | JP2617813B2 (ja) |
| DE (1) | DE4126302C2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0934748A (ja) * | 1995-07-17 | 1997-02-07 | Mitsubishi Electric Corp | エミュレーション用マイクロコンピュータ |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162048A (en) * | 1981-03-31 | 1982-10-05 | Toshiba Corp | Common memory device interface |
| DE3300699C2 (de) * | 1983-01-11 | 1985-12-19 | Nixdorf Computer Ag, 4790 Paderborn | Schaltungsanordnung zum Adressieren der jeweils ein Adreßvolumen aufweisenden Speicher mehrerer datenverarbeitender Einrichtungen in einem Mehrprozessorsystem mit Systembus |
| JPS62197841A (ja) * | 1986-02-26 | 1987-09-01 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| US5146607A (en) * | 1986-06-30 | 1992-09-08 | Encore Computer Corporation | Method and apparatus for sharing information between a plurality of processing units |
| JPH01181144A (ja) * | 1988-01-14 | 1989-07-19 | Matsushita Electric Ind Co Ltd | データ入出力装置 |
| JPH01267762A (ja) * | 1988-04-20 | 1989-10-25 | Mitsubishi Electric Corp | Ｃｐｕ間通信マネージャ |
| US5175536A (en) * | 1990-08-01 | 1992-12-29 | Westinghouse Electric Corp. | Apparatus and method for adapting cards designed for a VME bus for use in a VXI bus system |
-
1990
- 1990-10-08 JP JP2271407A patent/JP2617813B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-28 US US07/723,011 patent/US5349650A/en not_active Expired - Lifetime
- 1991-08-08 DE DE4126302A patent/DE4126302C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4126302A1 (de) | 1992-04-09 |
| US5349650A (en) | 1994-09-20 |
| JPH04149651A (ja) | 1992-05-22 |
| DE4126302C2 (de) | 1996-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11161547A (ja) | データ処理装置用記憶装置、および記憶場所にアクセスする方法 | |
| US5757685A (en) | Data processing system capable of processing long word data | |
| JP2617813B2 (ja) | アドレス変換装置 | |
| JPS63261445A (ja) | メモリ制御方式 | |
| KR960012354B1 (ko) | 마이크로 프로세서 | |
| EP0795827B1 (en) | Memory device and method for accessing memories of the memory device | |
| US5590302A (en) | Device for generating structured addresses | |
| JP3256558B2 (ja) | 電子計算機におけるアドレス変換方式 | |
| JP2860655B2 (ja) | 並列命令実行型プロセッサ | |
| US5793991A (en) | Method of equalizing loads on a computer bus | |
| JPH0330175B2 (ja) | ||
| JPH0246970B2 (ja) | Memorikakuchohoshiki | |
| JPS6059621B2 (ja) | バッファ無効化制御方式 | |
| JP3125790B2 (ja) | アドレス変換装置 | |
| JPH0344748A (ja) | メモリデータ読出制御方式 | |
| JP2581484B2 (ja) | データ処理システム | |
| JPS63228498A (ja) | 半導体記憶装置 | |
| JP2570361B2 (ja) | 記憶制御方式 | |
| JPH0546462A (ja) | マルチｃｐｕのアドレス変換機構 | |
| JPS6299842A (ja) | メモリアドレスアクセス方式 | |
| JPH02113354A (ja) | データ処理用半導体集積回路 | |
| JPS6175438A (ja) | マイクロコンピユ−タ | |
| JPH03189754A (ja) | 共有メモリアクセス制御回路 | |
| JPS6063649A (ja) | マイクロコンピユ−タ | |
| JPS63752A (ja) | メモリ保護方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080311 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090311 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |