JPS6063649A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS6063649A JPS6063649A JP17128983A JP17128983A JPS6063649A JP S6063649 A JPS6063649 A JP S6063649A JP 17128983 A JP17128983 A JP 17128983A JP 17128983 A JP17128983 A JP 17128983A JP S6063649 A JPS6063649 A JP S6063649A
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- JP
- Japan
- Prior art keywords
- address
- memory
- accessed
- cpu
- window
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はマイクロコンピュータに関する。
従来技術と問題点
一般に、８ピツ）ＣＰＵでは、アドレス表現は１６ビツ
トでアリ、従って、メインメモリのアドレス空間は６４
にバイトである。従来、このメモリ内にシステム領域と
ユーザ領域とが共存して設けられているが、最近、シス
テムの機能追加【二よりシステム領域が拡大され、その
分、ユーザ領域が減少する傾向にある。結局、メモリ容
量が要求容置を満足しなく々るという問題点がある。
トでアリ、従って、メインメモリのアドレス空間は６４
にバイトである。従来、このメモリ内にシステム領域と
ユーザ領域とが共存して設けられているが、最近、シス
テムの機能追加【二よりシステム領域が拡大され、その
分、ユーザ領域が減少する傾向にある。結局、メモリ容
量が要求容置を満足しなく々るという問題点がある。
なお、上述の問題点は１６ビツ）ＣＰＵを用いてアドレ
ス空間を増加させれば解決できるが、この場合にはシス
テム全体の変更が必要となる。また、単純に、メインメ
モリを複数個のパンク（６４ＫＢ ）として設け、これ
らのバンクを切替えて用いればメインメモリの容量が増
加するが、この場合には、ＣＰＵがバンク切替制御を意
識しなければならない。
ス空間を増加させれば解決できるが、この場合にはシス
テム全体の変更が必要となる。また、単純に、メインメ
モリを複数個のパンク（６４ＫＢ ）として設け、これ
らのバンクを切替えて用いればメインメモリの容量が増
加するが、この場合には、ＣＰＵがバンク切替制御を意
識しなければならない。
発明の目的
本発明の目的は、上述の従来形における問題点に鑑み、
ＣＰＵたとえば８ピツ）ＣＰＵの構成および制御自身全
変更することなく、メモリ容量の増加を可能にするマイ
クロコンピュータを提供することＣ：ある。
ＣＰＵたとえば８ピツ）ＣＰＵの構成および制御自身全
変更することなく、メモリ容量の増加を可能にするマイ
クロコンピュータを提供することＣ：ある。
発明の構成
上述の目的を達成するために本発明によれば、ＣＰＵ、
該ＣＰＵの第１のアドレスにょクアクセヌされウィンド
ウ領域を有する第１のメモリ、ウィンドウオフセットア
ドレスを格納するレジスタ、該ウィンドウオフセットア
ートレスと前記第１のアドレスとを加算して第２のアド
レスを発生する加算器、該加算器より発生した第２のア
ドレスを格納するバッファ、前記第１のアドレスが前記
ウィンドウ領域をアクセスしたが否がを判別する判別回
路、および該判別回路の出力に応じて前記バ・ソファよ
り送出された前記第２のアドレ２によってアクセスされ
る窮２のメモリを具偏すΣマイクロコンピュータが提供
される。
該ＣＰＵの第１のアドレスにょクアクセヌされウィンド
ウ領域を有する第１のメモリ、ウィンドウオフセットア
ドレスを格納するレジスタ、該ウィンドウオフセットア
ートレスと前記第１のアドレスとを加算して第２のアド
レスを発生する加算器、該加算器より発生した第２のア
ドレスを格納するバッファ、前記第１のアドレスが前記
ウィンドウ領域をアクセスしたが否がを判別する判別回
路、および該判別回路の出力に応じて前記バ・ソファよ
り送出された前記第２のアドレ２によってアクセスされ
る窮２のメモリを具偏すΣマイクロコンピュータが提供
される。
発明の実施例
以下、図面により本発明の詳細な説明する。
第１図は従来のマイクロコンピュータのメインメモリの
レイアウトを示す図である。第１図においては、８ピツ
）ＣＰＵの１６ビツトアドレスに対して、メインメモリ
として６４ＫＢのメモリＭＥＭ１が準備されている。こ
こで、たとえば、６４ＫＢの前半００００〜７Ｆ’Ｆ’
Ｆの３２ＫＢがユーザ領域に割当てられ、後半８０００
−ＦＦＦＦの３２ＫＢがシステム領域に割当てられてい
る。
レイアウトを示す図である。第１図においては、８ピツ
）ＣＰＵの１６ビツトアドレスに対して、メインメモリ
として６４ＫＢのメモリＭＥＭ１が準備されている。こ
こで、たとえば、６４ＫＢの前半００００〜７Ｆ’Ｆ’
Ｆの３２ＫＢがユーザ領域に割当てられ、後半８０００
−ＦＦＦＦの３２ＫＢがシステム領域に割当てられてい
る。
しかし、システム機能が追加されると、システム領域が
拡大し、ユーザ領域は減少する。従−て、８ビツトＣＰ
Ｕの１６ビツトのアドレスｔ−保持ｔ。
拡大し、ユーザ領域は減少する。従−て、８ビツトＣＰ
Ｕの１６ビツトのアドレスｔ−保持ｔ。
たｉｔで、メインメモリの容量拡大が要望されている。
第２図は本発明に係るマイクロコンピュータのメインメ
モリのレイアラトラ示す図である。第２図においては、
メインメモリとして２つの６４ＫＢのメモリＭＥＩ’、
４１ 、ＭＥＭ２が設けられている。
モリのレイアラトラ示す図である。第２図においては、
メインメモリとして２つの６４ＫＢのメモリＭＥＩ’、
４１ 、ＭＥＭ２が設けられている。
メモリＭＥＭ１では、ＩＫＢのアドレス空間７ＣＯＯ〜
７ＦＦＦがテキストウィンドウ領域Ｘが設けられている
。このテキストウィンドウ領域ＸがＣＰＵによってアク
セスされると、実除には、メモＩＪＭＥＭ２のＩＫＢの
領域たとえばＸｌ がアクセスされる。つまり、テキス
トウィンドウ領域Ｘを介してメモリＭＥＭ２のあるＩＫ
Ｂの領域が見えるよう（二なる。そして、メモリＭＥＭ
２のＩＫＩＩの領域はウィンドウオフセットアドレスに
よってＸ、、Ｘ２ 、・・・・・・等にスイッチされる
。従って、第２図のメインメモリの容量は第１図のメイ
ンメモリの容量の２倍となり、上述の要望を満足できる
。
７ＦＦＦがテキストウィンドウ領域Ｘが設けられている
。このテキストウィンドウ領域ＸがＣＰＵによってアク
セスされると、実除には、メモＩＪＭＥＭ２のＩＫＢの
領域たとえばＸｌ がアクセスされる。つまり、テキス
トウィンドウ領域Ｘを介してメモリＭＥＭ２のあるＩＫ
Ｂの領域が見えるよう（二なる。そして、メモリＭＥＭ
２のＩＫＩＩの領域はウィンドウオフセットアドレスに
よってＸ、、Ｘ２ 、・・・・・・等にスイッチされる
。従って、第２図のメインメモリの容量は第１図のメイ
ンメモリの容量の２倍となり、上述の要望を満足できる
。
第３図は本発明に係るマイクロコンピュータの一実施例
を示すブロック回路図である。第３図において、メモリ
ＭＥＭ１は１６ビツトアドレスバスＡ−ＢＵＳＩに接続
され、メモリＭＥＭ２は２０ビットアドレスバスＡ−Ｂ
ＵＳ２に接続されている。この場合、アドレスバスＡ−
ＢＵＳＩはＣＰＵ１＋−接続されているが、アドレスバ
スＡ−ＢＵＳ ２はＣＰＵＩに接続されていない。従っ
て、ＣＴ−’ Ｕ １はメモリＭＥＭ２を直接アクセス
できない。なお、８ビットデータバスＤ−ＢＵＳはメモ
’ＪＭＥＭＩ 、ＭＥＭ２＋二共に接続されている。
を示すブロック回路図である。第３図において、メモリ
ＭＥＭ１は１６ビツトアドレスバスＡ−ＢＵＳＩに接続
され、メモリＭＥＭ２は２０ビットアドレスバスＡ−Ｂ
ＵＳ２に接続されている。この場合、アドレスバスＡ−
ＢＵＳＩはＣＰＵ１＋−接続されているが、アドレスバ
スＡ−ＢＵＳ ２はＣＰＵＩに接続されていない。従っ
て、ＣＴ−’ Ｕ １はメモリＭＥＭ２を直接アクセス
できない。なお、８ビットデータバスＤ−ＢＵＳはメモ
’ＪＭＥＭＩ 、ＭＥＭ２＋二共に接続されている。
また、第３図において、２はウィンドウオフセットアド
レスレジスタ、３はウィンドウオフセットアドレスレジ
スタ２のアドレスとＣＰＵＩのアドレスＡ。−Ａ、５と
を加算する加算器、４は加算器３の加算結果を格納する
バッファ、５はＣＰＵ１がメモリＭＥＭＩのテキストウ
ィンドウ領域Ｘをアクセスしたか否か、すｋわちＣＰＵ
１のアドレスＡＯ〜Ａ１５ が７ＣＯＯ〜７ＦＦＦ’（
第２図参照）か否かを判別する判別回路である。この判
別回路５がＣＰＵＩのアドレスＡ。−Ａ Ｈ５が７ＣＯ
Ｏ〜７ＦＦＦであるときにバッファ４に制御信号を送出
し、この結果、アドレスＡＢｏ〜ＡＢＩ９ がアドレス
バスＡ−ＢＵＳ２に送出サレること（二欧る。ま瓦、上
述の加算器３は、たとえば、テキストオフセットアドレ
スレジスタ２のアドレスを上位ビットとして、また、Ｃ
ＰＵＩのアドレスＡ。−Ａ １５を下位ビットとして送
出する。
レスレジスタ、３はウィンドウオフセットアドレスレジ
スタ２のアドレスとＣＰＵＩのアドレスＡ。−Ａ、５と
を加算する加算器、４は加算器３の加算結果を格納する
バッファ、５はＣＰＵ１がメモリＭＥＭＩのテキストウ
ィンドウ領域Ｘをアクセスしたか否か、すｋわちＣＰＵ
１のアドレスＡＯ〜Ａ１５ が７ＣＯＯ〜７ＦＦＦ’（
第２図参照）か否かを判別する判別回路である。この判
別回路５がＣＰＵＩのアドレスＡ。−Ａ Ｈ５が７ＣＯ
Ｏ〜７ＦＦＦであるときにバッファ４に制御信号を送出
し、この結果、アドレスＡＢｏ〜ＡＢＩ９ がアドレス
バスＡ−ＢＵＳ２に送出サレること（二欧る。ま瓦、上
述の加算器３は、たとえば、テキストオフセットアドレ
スレジスタ２のアドレスを上位ビットとして、また、Ｃ
ＰＵＩのアドレスＡ。−Ａ １５を下位ビットとして送
出する。
なお、ウィンドウオフセットレジスタ２の値はメモリＭ
ＥＭ１の特冗のアドレスに割当ててもよい０ 第３図のごとく構成すると、ＣＰＵＩは、メモリＭＥＭ
２の存在全意識することなくメモリＭＥＭ１のみをアク
セスする動作を行うことによりメモリＭＥＭＺをもアク
セスすることＣ二なる〇つまり、ＣＰＵＩがメモリＭＥ
Ｍ１のウィンドウ領域Ｘをアクセスすると１回路２ 、
：（、４、５によ−てメモリＭＥＭ２のアドレスＡＢ
ｏ−ＡＢ□。
ＥＭ１の特冗のアドレスに割当ててもよい０ 第３図のごとく構成すると、ＣＰＵＩは、メモリＭＥＭ
２の存在全意識することなくメモリＭＥＭ１のみをアク
セスする動作を行うことによりメモリＭＥＭＺをもアク
セスすることＣ二なる〇つまり、ＣＰＵＩがメモリＭＥ
Ｍ１のウィンドウ領域Ｘをアクセスすると１回路２ 、
：（、４、５によ−てメモリＭＥＭ２のアドレスＡＢ
ｏ−ＡＢ□。
が発生され、この結果、メモ！ＪＭＥＭ２がアクセスさ
れること（＝なる。
れること（＝なる。
力お、上述の実施５ｕにおいて、常にウィンドウ機能を
動作させてメモリＭＥＭ２をアクセスできるように構成
しているが、メモリＭＥＭｌの特定エリアにウィンドウ
機能の動作イネーブル、ディセーブルを示すフラグを設
け１ウインドウ憬能を停止させることもできる。
動作させてメモリＭＥＭ２をアクセスできるように構成
しているが、メモリＭＥＭｌの特定エリアにウィンドウ
機能の動作イネーブル、ディセーブルを示すフラグを設
け１ウインドウ憬能を停止させることもできる。
発明の詳細
な説明したように本発明によれば、ＣＰＵは第２のメモ
リＭＥＭ２の存在を意識せずにメモリアクセス動作を行
いつつ実質的にメモリ容量を増加できる。
リＭＥＭ２の存在を意識せずにメモリアクセス動作を行
いつつ実質的にメモリ容量を増加できる。
第１図は従来のマイクロコンピュータのメインメモリの
レイアウトを示す図、第２図は本発明に係るマイクロコ
ンピュータのメインメモリのレイアウトを示す図、第３
図は本発明に係るマイクロコンピュータの一実施例を示
すブロック回路図である。 １’ＩＥＭ１ ；ＭＥＭ２ ：メモリ Ａ−ＢＵＳＩ ；Ａ−ＢＵＳ２ニアドレスバスＤ−ＢＵ
Ｓ：データバス Ｘ：テキストウィンドウ領域 ］：ＣＰＵ ２：ウィンドウオフセットアドレスレジスタ３：加算器 ４：バッファ ５：判別回路。
レイアウトを示す図、第２図は本発明に係るマイクロコ
ンピュータのメインメモリのレイアウトを示す図、第３
図は本発明に係るマイクロコンピュータの一実施例を示
すブロック回路図である。 １’ＩＥＭ１ ；ＭＥＭ２ ：メモリ Ａ−ＢＵＳＩ ；Ａ−ＢＵＳ２ニアドレスバスＤ−ＢＵ
Ｓ：データバス Ｘ：テキストウィンドウ領域 ］：ＣＰＵ ２：ウィンドウオフセットアドレスレジスタ３：加算器 ４：バッファ ５：判別回路。
Claims (1)
- １、ＣＰＵ、該ＣＰＵの第１のアドレスによりアクセス
されウィンドウ領域を有する第１のメモリ、ウィンドウ
オフセットアドレスを格納するレジヌタ、該ウィンドウ
オフセットアドレスと前記第１（Ｄアドレスとを加算し
て第２のアドレスを発生する加算器、該加算器より発生
した第２のアドレスを格納するバッファ、前記第１のア
ドレスが前記ウィンドウ領域をアクセスしたか否かを判
別する判別回路、および該判別回路の出力に応じて前記
バッファより送出された前記第２のアドレスによってア
クセスされる第２のメモリを具備するマイクロコンピュ
ータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17128983A JPS6063649A (ja) | 1983-09-19 | 1983-09-19 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17128983A JPS6063649A (ja) | 1983-09-19 | 1983-09-19 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6063649A true JPS6063649A (ja) | 1985-04-12 |
Family
ID=15920549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17128983A Pending JPS6063649A (ja) | 1983-09-19 | 1983-09-19 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6063649A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01180653A (ja) * | 1988-01-12 | 1989-07-18 | Fujitsu Ltd | データアクセス方式 |
-
1983
- 1983-09-19 JP JP17128983A patent/JPS6063649A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01180653A (ja) * | 1988-01-12 | 1989-07-18 | Fujitsu Ltd | データアクセス方式 |
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