JPS58137066A - 計算機システムのメモリアクセス制御方法 - Google Patents
計算機システムのメモリアクセス制御方法Info
- Publication number
- JPS58137066A JPS58137066A JP57017450A JP1745082A JPS58137066A JP S58137066 A JPS58137066 A JP S58137066A JP 57017450 A JP57017450 A JP 57017450A JP 1745082 A JP1745082 A JP 1745082A JP S58137066 A JPS58137066 A JP S58137066A
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- Japan
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- memory
- map
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- Pending
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- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、２台の針寞愼とそれぞれに対応するメモリ装
置とを有し、２台の計算機で両者の計算結果の一致を取
シながら処理を進めるデュアルシステムにおけるメモリ
アクセス制御方法に関するものである。
置とを有し、２台の計算機で両者の計算結果の一致を取
シながら処理を進めるデュアルシステムにおけるメモリ
アクセス制御方法に関するものである。
従来、この種デュアルシステムの実現に当っては、両者
の計算機が互いに自己の結果を両者に共有のメモリへ書
込み、それぞれの計１＃慎がそのメモリから書込まれた
データを続出して自己の結果との一致をチェックしてい
た。
の計算機が互いに自己の結果を両者に共有のメモリへ書
込み、それぞれの計１＃慎がそのメモリから書込まれた
データを続出して自己の結果との一致をチェックしてい
た。
このような従来の方式では、特別の共有メモリを必要と
するばかりか、その共有メモリへの誉込みや絖出しに当
っては、通常のメモリアクセスとは異なった特別の手順
を必要としていた。
するばかりか、その共有メモリへの誉込みや絖出しに当
っては、通常のメモリアクセスとは異なった特別の手順
を必要としていた。
本発明の目的は、簡単な構成で、かつ、通常のアクセス
手順と同じ手順により、デュアルシステムを実現するこ
とができるメモリアクセス制御方法を提供することにあ
る。
手順と同じ手順により、デュアルシステムを実現するこ
とができるメモリアクセス制御方法を提供することにあ
る。
このような目的を達成するために、本発明では、計算機
内の論理アドレスからメモリ装置への物理アドレスに変
換するためのアドレス変換対を有するマツプ内に、アド
レス変換対毎に２台のメモリ装置を区別する情報を設け
、このマツプによシ、論理アドレスを物理アドレスに変
換するとともに、メモリ装置のいずれかを指定してアク
セスを行なうことによシ、共有メモリを不賛にしたこと
に特徴がある。
内の論理アドレスからメモリ装置への物理アドレスに変
換するためのアドレス変換対を有するマツプ内に、アド
レス変換対毎に２台のメモリ装置を区別する情報を設け
、このマツプによシ、論理アドレスを物理アドレスに変
換するとともに、メモリ装置のいずれかを指定してアク
セスを行なうことによシ、共有メモリを不賛にしたこと
に特徴がある。
以下、本発明の実施例を図面により詳細に説明する。
第１図は本発明に係るデュアルシステムの全体構成を示
すもので、中央処理装置（以下、ＣＰＵという。）１お
よび２は自系のメモリ装置３および４をそれぞれインタ
フェース信号線５および８を通してアクセスする。また
、それぞれのＣＰＵＩおよび２は他系のメモリ装置４お
よび３をインタフェース信号線６および７を通してアク
セスできるようになっている。
すもので、中央処理装置（以下、ＣＰＵという。）１お
よび２は自系のメモリ装置３および４をそれぞれインタ
フェース信号線５および８を通してアクセスする。また
、それぞれのＣＰＵＩおよび２は他系のメモリ装置４お
よび３をインタフェース信号線６および７を通してアク
セスできるようになっている。
メモリ装置３および４には、互いに、他系と区別するた
め情報、すなわち、メモリ装置３にはＳ！ζメモリ装置
４にはＳ鵞が付加されている。
め情報、すなわち、メモリ装置３にはＳ！ζメモリ装置
４にはＳ鵞が付加されている。
そして、ＣＰＵＩおよび２からメモリ装置１１３および
４へのアクセス情報に、メモリ装置を区別する情報が付
加されておシ、それぞれのメモリ装置では、この情報が
自己のものと異なる場合には、そのアクセスの処理を始
めず、また、応答も返さない。
４へのアクセス情報に、メモリ装置を区別する情報が付
加されておシ、それぞれのメモリ装置では、この情報が
自己のものと異なる場合には、そのアクセスの処理を始
めず、また、応答も返さない。
したがって、ＣＰＵ１および２は常に自系と他系の両方
のメモリ装置へ起動をかけるが、応答が返るのはどちら
か一方からだけである。
のメモリ装置へ起動をかけるが、応答が返るのはどちら
か一方からだけである。
なお、デュアルシステムを立上げる時には、メモリ装置
３および４の内容を一致させなければならないので、そ
の場合には、特例として、メモリ装置を区別するための
情報を両系のメモリ装置で同じとし、１台のＣＰＵから
両系のメモリ装置に対して同じデータを書込むが、この
場合は、円方のメモリ装置から応答が返ることになる。
３および４の内容を一致させなければならないので、そ
の場合には、特例として、メモリ装置を区別するための
情報を両系のメモリ装置で同じとし、１台のＣＰＵから
両系のメモリ装置に対して同じデータを書込むが、この
場合は、円方のメモリ装置から応答が返ることになる。
第２図は第１図のＣＰＵＩの具体的構成の一例を示すも
ので、本発明の方式に係る部分の構成を示す。また、Ｃ
ＰＵ２の構成も第２図と全く同じである。
ので、本発明の方式に係る部分の構成を示す。また、Ｃ
ＰＵ２の構成も第２図と全く同じである。
第２図において、１１はメモリ起動信号、１２はリード
／ライト信号、１３は物理アドレスのアクセス時に出さ
れる信号、１４は後述するスリップ７０ツブ２３のセッ
ト信号、１５は７リツブ７０ツブ２３のリセット信号、
１６は２４ビツトからなる論理アドレス、１７は終Ｉ信
号、１８はリードデータを示す。また、２０はマツプメ
モリ、２１．２２はアンドゲート、２３はＳ−Ｒ型フリ
ップフロップ、２４〜２６はセレクタ、２７はオアゲー
トである。
／ライト信号、１３は物理アドレスのアクセス時に出さ
れる信号、１４は後述するスリップ７０ツブ２３のセッ
ト信号、１５は７リツブ７０ツブ２３のリセット信号、
１６は２４ビツトからなる論理アドレス、１７は終Ｉ信
号、１８はリードデータを示す。また、２０はマツプメ
モリ、２１．２２はアンドゲート、２３はＳ−Ｒ型フリ
ップフロップ、２４〜２６はセレクタ、２７はオアゲー
トである。
さらに、インタフェース信号＠Ｓおよび６の信号はそれ
ぞれ信号５１〜５６および６１〜６６からな、９．５１
．６１はメモリ起動信号、５２゜６２はリード／ライト
信号、５３．６３はメモリ装置を区別する信号、５４．
６４は論理アドレス、５５．６５は終了信号、５６．６
６はリードデータである。
ぞれ信号５１〜５６および６１〜６６からな、９．５１
．６１はメモリ起動信号、５２゜６２はリード／ライト
信号、５３．６３はメモリ装置を区別する信号、５４．
６４は論理アドレス、５５．６５は終了信号、５６．６
６はリードデータである。
以下、論理アドレスでアクセスする場合の動作につき説
明する。
明する。
ＣＰＵＩでは、メモリ起動信号１１と共に論理アドレス
１６を出し、この論理アドレスの０〜１２ビツトでマツ
プメモリ２０をアクセスする。
１６を出し、この論理アドレスの０〜１２ビツトでマツ
プメモリ２０をアクセスする。
このマツプメモリ２０は、メモリ表置のページ（例えば
、２ＫＢ）毎に付加されるライトプロテクトビットＷＰ
１ メモリ装置を区別する情１１８Ｎ。
、２ＫＢ）毎に付加されるライトプロテクトビットＷＰ
１ メモリ装置を区別する情１１８Ｎ。
物理アドレスの０〜１２ピツ）ＦＩＤからなっている。
論理アドレス１６によシ、マツプ２０内のライトプロテ
クトビットＷＰ１ メモリ装置を区別する情報ＳＮ、物
理アドレス′Ｆ Ｉ Ｄを読出す。
クトビットＷＰ１ メモリ装置を区別する情報ＳＮ、物
理アドレス′Ｆ Ｉ Ｄを読出す。
ライトプロテクトビットＷＰは該当ページへの書込みア
クセスを禁止するもので、このビットが立っていて、リ
ード／ライト信号１２がライト信号を出している時は、
ゲー）２２．２１によってメモリ装置３．４へのメモリ
起動信号５１．６１を禁止する。
クセスを禁止するもので、このビットが立っていて、リ
ード／ライト信号１２がライト信号を出している時は、
ゲー）２２．２１によってメモリ装置３．４へのメモリ
起動信号５１．６１を禁止する。
また、物理アドレス１６でアクセスする時には信号１３
が出ないため、情＠ＳＮおよびＦＩＤはそれぞれセレク
タ２４および２５を通してメモリ装置区別信号５３．６
３および物理アドレス５４゜６４としてメモリ装［３’
、４へ出される。
が出ないため、情＠ＳＮおよびＦＩＤはそれぞれセレク
タ２４および２５を通してメモリ装置区別信号５３．６
３および物理アドレス５４゜６４としてメモリ装［３’
、４へ出される。
メモリ装置３，４には、その時、メモリ起動信号５１．
６１が入力されておシ、メモリ装置区別信号５３．６３
が自分を指している場合は、終了信号５５または６５お
よびリードデータ（リード時のみ）５６または６６を返
す。
６１が入力されておシ、メモリ装置区別信号５３．６３
が自分を指している場合は、終了信号５５または６５お
よびリードデータ（リード時のみ）５６または６６を返
す。
これらの信号を受けて、ＣＰＵ１では、オアゲート２７
を通して終了信号１７を作ると共に、セレクタ２６によ
って終了信号５５ま九は６５が戻って来た方のリードデ
ータを選択し、リードデータ１８とする。
を通して終了信号１７を作ると共に、セレクタ２６によ
って終了信号５５ま九は６５が戻って来た方のリードデ
ータを選択し、リードデータ１８とする。
次に、メモリ装置をオンラインでメンテナンスする時な
どのように、物理アドレスでアクセスする場合の動作に
つき説明する。
どのように、物理アドレスでアクセスする場合の動作に
つき説明する。
この場合には、メモリ装置区別信号５３．６３をマツプ
メモリ２０から出すとすると、物理アドレスのアクセス
時に、マツプメモリ２０上のその情報の書換えを行なわ
なければならず、しかも、その間、論理アドレスでのア
クセスが出来なくなり、オンラインの動作を遅らせるこ
とになってしそのため、フリップフロップ２３を設け、
そのフリップフロッグ２３を信号１４および１５によシ
セットおよびリセットする。そして、物理アドレスでア
クセスする時、信号１３を出して、セレクタ２４に印加
し、７リツプフロツプ２３の値をメモリ装置を区別する
信号５３．６３として出力する。
メモリ２０から出すとすると、物理アドレスのアクセス
時に、マツプメモリ２０上のその情報の書換えを行なわ
なければならず、しかも、その間、論理アドレスでのア
クセスが出来なくなり、オンラインの動作を遅らせるこ
とになってしそのため、フリップフロップ２３を設け、
そのフリップフロッグ２３を信号１４および１５によシ
セットおよびリセットする。そして、物理アドレスでア
クセスする時、信号１３を出して、セレクタ２４に印加
し、７リツプフロツプ２３の値をメモリ装置を区別する
信号５３．６３として出力する。
第１図および第２図に示す装置を利用してデュアルシス
テムを実現する例につき第３図によシ説明する。
テムを実現する例につき第３図によシ説明する。
ＣＰＵＩおよび２はそれぞれの論理空間３１および３２
のエリア人およびＢで自己の処理を行なっている。また
、論理空間３１でのエリア人と、論理空間３２でのエリ
アＢとは同一のアドレスが割当てられておシ、論理空間
３１のエリアＢと論理空間３２のエリアＡも同様である
。
のエリア人およびＢで自己の処理を行なっている。また
、論理空間３１でのエリア人と、論理空間３２でのエリ
アＢとは同一のアドレスが割当てられておシ、論理空間
３１のエリアＢと論理空間３２のエリアＡも同様である
。
そして、論理空間３１のエリアＡは、マツプ２０によっ
てメモリ装置３のメモリ空間３３のエリアＡ′に割当て
られ、論理空間３２のエリアＢも同様に、メモリ装置４
のメモリ空間３４のエリアＢ′に割当てられている。さ
らに、論理空間３１のエリアＢはメモリ装置ｉｉ４のメ
モリ空間Ｂ′に割当てられ、論理空間３２のエリア人は
メモリ装置３のメモリ空間Ａ′に割当てられている。な
お、論理空間３１のエリアＢ１論理空間３２のエリア人
に対応するマツプ２０のライトプロテクトピッ）ＷＰに
イが立っている。
てメモリ装置３のメモリ空間３３のエリアＡ′に割当て
られ、論理空間３２のエリアＢも同様に、メモリ装置４
のメモリ空間３４のエリアＢ′に割当てられている。さ
らに、論理空間３１のエリアＢはメモリ装置ｉｉ４のメ
モリ空間Ｂ′に割当てられ、論理空間３２のエリア人は
メモリ装置３のメモリ空間Ａ′に割当てられている。な
お、論理空間３１のエリアＢ１論理空間３２のエリア人
に対応するマツプ２０のライトプロテクトピッ）ＷＰに
イが立っている。
従って、ＣＰＵ１および２はそれぞれの自己の計算結果
をそれぞれメモリ装置３および４のエリアＡ′およびＢ
′に書込む。
をそれぞれメモリ装置３および４のエリアＡ′およびＢ
′に書込む。
また、他系のＣＰＵの計算結果を参照する時には、ＣＰ
Ｕ１なら論理空間３１のエリアＢを、ＣＰＵ２から論理
空間３２のエリアＡをアクセスし、それによ、？、ＣＰ
ＵＩはメモリ装置４のメモリ空間３４のエリアＢ′の内
容を読出し、ＣＰＵ２はメモリ装＃３のメモリ空間３３
のエリアＡ′の内容を読出す。それによシ、自系と他系
の計算結果の一致を取シながら処理を進めることができ
る。
Ｕ１なら論理空間３１のエリアＢを、ＣＰＵ２から論理
空間３２のエリアＡをアクセスし、それによ、？、ＣＰ
ＵＩはメモリ装置４のメモリ空間３４のエリアＢ′の内
容を読出し、ＣＰＵ２はメモリ装＃３のメモリ空間３３
のエリアＡ′の内容を読出す。それによシ、自系と他系
の計算結果の一致を取シながら処理を進めることができ
る。
以上述べたように、本発明によれば、アドレス変換対の
マツプにメモリ装置を区別する情報を付加することによ
り、共有のメモリを設ける必賛はなく、装置の簡単化、
アクセス手順の簡単化を計ることができる。
マツプにメモリ装置を区別する情報を付加することによ
り、共有のメモリを設ける必賛はなく、装置の簡単化、
アクセス手順の簡単化を計ることができる。
また、メモリ装置のメンテナンス等の物理アドレスの−
ｉｔのアクセスに対しては、マツプとは別のフラグから
メモリ装置を区別する情報を出すことによシ、その度に
マツプを書換える必賛をなくし、オンライン中でもメモ
リ装置のメンテナンスを行なうことができる。
ｉｔのアクセスに対しては、マツプとは別のフラグから
メモリ装置を区別する情報を出すことによシ、その度に
マツプを書換える必賛をなくし、オンライン中でもメモ
リ装置のメンテナンスを行なうことができる。
第１図は本発明に係るデュアルシステムの全体構成図、
第２図は第１図のＣＰＵ部分の具体的構成の一例を示す
図、第３図は本発明によってデュアルシステムを構成し
た時の例を示す図である。 １．２・・・ＣＰＵ、３．４・・・メモ１ＪｉＦｔ、２
０・・・マイ四〇−・Ｊ 箭Ｚ口 ｌ
第２図は第１図のＣＰＵ部分の具体的構成の一例を示す
図、第３図は本発明によってデュアルシステムを構成し
た時の例を示す図である。 １．２・・・ＣＰＵ、３．４・・・メモ１ＪｉＦｔ、２
０・・・マイ四〇−・Ｊ 箭Ｚ口 ｌ
Claims (1)
- １．２台の計算機と、２台のメモリ装置とを備え、上記
計算機の論理アドレスから上記メモリ装置の物理アドレ
スにｆ決する変換対のマツプによシ、上記計算機から上
記メモリ装置にアクセスする計算機システムにおいて、
上記マツプ内に、論理アドレスから物理アドレスへのア
ドレス変換対に対応して上記メモリ装置を区別する情報
を付加し、該マツプにより論理アドレスから上記メモリ
装置のいずれかを指定するようにしたことを特徴とする
計算機システムのメモリアクセス制御方法。 ２、上記メモリ装置を区別する情報を有するフラグを備
え、該フラグにより、アドレス変換を行なわないアクセ
スに対して上記メモリ装置のいずれかを指定するように
したことを特徴とする特肝趙求の範囲第１ＪＡ記載のメ
モリアクセス制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57017450A JPS58137066A (ja) | 1982-02-08 | 1982-02-08 | 計算機システムのメモリアクセス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57017450A JPS58137066A (ja) | 1982-02-08 | 1982-02-08 | 計算機システムのメモリアクセス制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58137066A true JPS58137066A (ja) | 1983-08-15 |
Family
ID=11944351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57017450A Pending JPS58137066A (ja) | 1982-02-08 | 1982-02-08 | 計算機システムのメモリアクセス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58137066A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6392970U (ja) * | 1986-12-04 | 1988-06-15 | ||
| JP2009252202A (ja) * | 2008-04-11 | 2009-10-29 | Hitachi Ltd | コンピュータシステム |
| KR101111214B1 (ko) * | 2010-01-05 | 2012-02-15 | 이종구 | 웨빙이 적용된 끌그물식 어망 |
-
1982
- 1982-02-08 JP JP57017450A patent/JPS58137066A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6392970U (ja) * | 1986-12-04 | 1988-06-15 | ||
| JP2009252202A (ja) * | 2008-04-11 | 2009-10-29 | Hitachi Ltd | コンピュータシステム |
| KR101111214B1 (ko) * | 2010-01-05 | 2012-02-15 | 이종구 | 웨빙이 적용된 끌그물식 어망 |
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