JPS589272A - アドレス変換索引バツフアの無効化処理方式 - Google Patents
アドレス変換索引バツフアの無効化処理方式Info
- Publication number
- JPS589272A JPS589272A JP56105566A JP10556681A JPS589272A JP S589272 A JPS589272 A JP S589272A JP 56105566 A JP56105566 A JP 56105566A JP 10556681 A JP10556681 A JP 10556681A JP S589272 A JPS589272 A JP S589272A
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- Japan
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- tlb
- address
- block
- address translation
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、情報処理ｆ！１ｌ（−おけるアドレス変換索
引バッファの無効化処理方式シー関するものである。
引バッファの無効化処理方式シー関するものである。
仮想記憶方式の情報処理装ｒＩＩＩｔ（二おいては、上
記・憶装置へのアクセスは、プログラマ−が指定し九論
理アドレスを実ア□ドレスＣ二変換して行う必要がある
丸め、ｆＩＭ理アドレスから実アドレスへの変換 ′表
を主記憶装置内□に具備している。しかし、主記憶装置
へのアクセスの九び６；、該主記憶装置内の変換表を参
照してい友のでは能率が悪いため、使用頻畷の＾いｆｌ
ｌｌｌａｆドレスと実アドレスの変換対（アドレス変換
対）１高速メモリで構成したアドレス変換索引バッファ
（Ｔ Ｌ Ｂ ： ＴｒａｎｓｌａｔｉｏｎＬｏｏｋａ
ｓｉｄｅ １３ｕｆｆｅｒ）に予め登録しておき、主記
憶ｔｌＩｉ１へのアクセス時、その論理アドレス変対応
する実アドレスがＴＬＢにあれは、該ＴＬＢから実アド
レスを読み出して主記憶装置ｌｔアクセスする方式がと
られる。
記・憶装置へのアクセスは、プログラマ−が指定し九論
理アドレスを実ア□ドレスＣ二変換して行う必要がある
丸め、ｆＩＭ理アドレスから実アドレスへの変換 ′表
を主記憶装置内□に具備している。しかし、主記憶装置
へのアクセスの九び６；、該主記憶装置内の変換表を参
照してい友のでは能率が悪いため、使用頻畷の＾いｆｌ
ｌｌｌａｆドレスと実アドレスの変換対（アドレス変換
対）１高速メモリで構成したアドレス変換索引バッファ
（Ｔ Ｌ Ｂ ： ＴｒａｎｓｌａｔｉｏｎＬｏｏｋａ
ｓｉｄｅ １３ｕｆｆｅｒ）に予め登録しておき、主記
憶ｔｌＩｉ１へのアクセス時、その論理アドレス変対応
する実アドレスがＴＬＢにあれは、該ＴＬＢから実アド
レスを読み出して主記憶装置ｌｔアクセスする方式がと
られる。
ところで、上記の如き情報処確装置においては、論題受
量の変＃！辞により主記憶ｇｌＲ置内の変換表の内容は
更新されることがあり、これ４二ともなってＴＬＢの内
容をすべて無効化する必要が生じる。
量の変＃！辞により主記憶ｇｌＲ置内の変換表の内容は
更新されることがあり、これ４二ともなってＴＬＢの内
容をすべて無効化する必要が生じる。
このＴＬＢの無効化処理は、ＴＬＢのすべてのエントリ
ーのうち、そのパリディティ・ビット（工ントリーが有
効であることを示すビット）が１６１８であるものを＠
０ ”（：、すればよい。
ーのうち、そのパリディティ・ビット（工ントリーが有
効であることを示すビット）が１６１８であるものを＠
０ ”（：、すればよい。
従来、このＴＬＢの無効化処理は、制御を簡単Ｃ二する
ため、元にパリディティ・ビットが＠ｏｍであるかどう
かＣ二か−ゎらず、ＴＬＢの各エントリーを順にアクセ
スしっ−１そのアドレス変換対のパリディティ・ビット
を＠Ｏ’（’：することにより行っていた。しかし、こ
のような従来方式では、無効化処理のオーバヘッドが、
アドレス変換対の数Ｃ二はぼ比例して大きくなる。一方
、ＴＬＢのヒツト率（主記憶装置をアクセスする＃６二
必要なアドレス変換対が、ＴＬＢ中の存在する確率）を
上げて、アドレス変換処理のオーバヘッドを軽減するた
めに、ＴＬＢのアドレス変換対は増加の傾向（：あ０、
上記のＴＬＢ無効化処理のオーバヘット（：よる情報処
ｔｌＡ装置の性能低下がますま、す間馳となってくる。
ため、元にパリディティ・ビットが＠ｏｍであるかどう
かＣ二か−ゎらず、ＴＬＢの各エントリーを順にアクセ
スしっ−１そのアドレス変換対のパリディティ・ビット
を＠Ｏ’（’：することにより行っていた。しかし、こ
のような従来方式では、無効化処理のオーバヘッドが、
アドレス変換対の数Ｃ二はぼ比例して大きくなる。一方
、ＴＬＢのヒツト率（主記憶装置をアクセスする＃６二
必要なアドレス変換対が、ＴＬＢ中の存在する確率）を
上げて、アドレス変換処理のオーバヘッドを軽減するた
めに、ＴＬＢのアドレス変換対は増加の傾向（：あ０、
上記のＴＬＢ無効化処理のオーバヘット（：よる情報処
ｔｌＡ装置の性能低下がますま、す間馳となってくる。
本発明の目的は、上記の如きＴＬＢ無効化処理のオーバ
ヘッドを軽減すること６；ある。
ヘッドを軽減すること６；ある。
しかして本発明の特徴とするところは、ＴＬＢを複数ブ
ロックに分割し、各ブロック内のアドレス変換対のパリ
ディティ・ビットに１０＃で無いものがやる（少なくと
も１対の有効なアドレス変換対がある）ことを示すビッ
トを、各ブロック対応シー設け、該ビットが＠０”のブ
ロック、即ち、轟該ブロックのパリディティ・ビットが
すべて１０ｍであるブロック（二ついては無効化処理を
行なわないことにより、ＴＩ、Ｂ無効化処理のオーバヘ
ッドを軽減する仁とである。
ロックに分割し、各ブロック内のアドレス変換対のパリ
ディティ・ビットに１０＃で無いものがやる（少なくと
も１対の有効なアドレス変換対がある）ことを示すビッ
トを、各ブロック対応シー設け、該ビットが＠０”のブ
ロック、即ち、轟該ブロックのパリディティ・ビットが
すべて１０ｍであるブロック（二ついては無効化処理を
行なわないことにより、ＴＩ、Ｂ無効化処理のオーバヘ
ッドを軽減する仁とである。
次に本発明の一実施例（二ついて図面を用いて絆細Ｃ：
説明する。なお、以下の冥施例では、マイクロプログラ
ム制御ζ；よりＴＬＢの無効化を行うものとする。
説明する。なお、以下の冥施例では、マイクロプログラ
ム制御ζ；よりＴＬＢの無効化を行うものとする。
第１図は本発明の一実施例の概略構成図を示す。
第１図区二おいて、１は論理アドレスであり、こ〜では
簡単の丸め１０ビツトから成るものとし、各ビットを上
位から類６二ＬＯ，Ｌｌ、−・・Ｌ９と称す。
簡単の丸め１０ビツトから成るものとし、各ビットを上
位から類６二ＬＯ，Ｌｌ、−・・Ｌ９と称す。
このうち、ＬＯからＬ５の６ビツトをページアドレス、
ＬＯからＬ９の４ビツトをページ内アドレスとする。２
はＴＬＢで、こ−では１６組のアドレス変換対が格納で
きるものとする。各アドレス変換対は、論理アドレスを
示すＬ部、該論理アドレス区二対応する実アドレスを示
すＲｉ！１％および該アドレス変換対エントリーの有効
無効を示すパリディティ・ビット（Ｖビット）から成る
。ＴＬＢ２は論理アドレス１の一部であるＬＯ，Ｌｌ、
Ｌ部。
ＬＯからＬ９の４ビツトをページ内アドレスとする。２
はＴＬＢで、こ−では１６組のアドレス変換対が格納で
きるものとする。各アドレス変換対は、論理アドレスを
示すＬ部、該論理アドレス区二対応する実アドレスを示
すＲｉ！１％および該アドレス変換対エントリーの有効
無効を示すパリディティ・ビット（Ｖビット）から成る
。ＴＬＢ２は論理アドレス１の一部であるＬＯ，Ｌｌ、
Ｌ部。
Ｌ５の４ビツトからなるＴＬＢアドレスＣ：よりアクセ
スされ、そのアドレス変換対のＬ部と論理アドレス１の
Ｌ部、Ｌ３ビットが一致し、かつＶビットが１１ｍの時
、該アクセスされ化アドレス変換対の８部を夷アドレス
のページアドレストシ、コれと論理アドレスｌの下位ビ
ットＬ６〜Ｌ９を合成して主記憶装置を参照する。
スされ、そのアドレス変換対のＬ部と論理アドレス１の
Ｌ部、Ｌ３ビットが一致し、かつＶビットが１１ｍの時
、該アクセスされ化アドレス変換対の８部を夷アドレス
のページアドレストシ、コれと論理アドレスｌの下位ビ
ットＬ６〜Ｌ９を合成して主記憶装置を参照する。
このＴＬＢ２をブロックＯ〜ブーツク３の４プａツクＣ
二分割する。従って、各ブロック６二は４組のアドレス
変換対が含まれる。４はＶＮＺ （ＶＮｏｎ−Ｚｅｒｏ
）メモリで４ビツトからなり、各ビットはＴＬＢ２のブ
ロックθ〜ブロック３と１対１６：対応している。この
ＶＮＺメモリ４の各ビットは、ＴＬＢ２の対応するブロ
ック内の４組の１ドレス変換対のＶビットに、１つでも
１０′でないものがあると＠１ｍを示し、４組のいずれ
のＶビットも＠Ｑｊｌであると同じく１０ｍを示す。Ｖ
ＮＺメ屯り４は、ＴＬＢアドレス３の上位２ビツト、即
ち、論理アドレス１のＬＯ，Ｌｌから成るＶＮＺメモリ
アドレス５（＝よってアクセスされ、その出力データ（
ＶＮＺ）６は、マイクロプログラム制御装置（図示せず
）のテスト・マトリクスに送られ、マイクロプログラム
でテストされる。なお、ＶＮＺメそり４は、初期状態と
してすべて＠Ｏｍにしておき、Ｔ Ｌ Ｂ ２ （：、
アドレス変換対が登碌された時１；、同時６二対応する
ＶＮＺメモリの１ビツトが＠１ｍＣ；され、°逆にＴＬ
Ｂ２のあるブロック内の全アドレス変換対−無効化され
た時、対応するＶＮＺメモリの１ビツトが＠Ｏａ（二さ
れる。
二分割する。従って、各ブロック６二は４組のアドレス
変換対が含まれる。４はＶＮＺ （ＶＮｏｎ−Ｚｅｒｏ
）メモリで４ビツトからなり、各ビットはＴＬＢ２のブ
ロックθ〜ブロック３と１対１６：対応している。この
ＶＮＺメモリ４の各ビットは、ＴＬＢ２の対応するブロ
ック内の４組の１ドレス変換対のＶビットに、１つでも
１０′でないものがあると＠１ｍを示し、４組のいずれ
のＶビットも＠Ｑｊｌであると同じく１０ｍを示す。Ｖ
ＮＺメ屯り４は、ＴＬＢアドレス３の上位２ビツト、即
ち、論理アドレス１のＬＯ，Ｌｌから成るＶＮＺメモリ
アドレス５（＝よってアクセスされ、その出力データ（
ＶＮＺ）６は、マイクロプログラム制御装置（図示せず
）のテスト・マトリクスに送られ、マイクロプログラム
でテストされる。なお、ＶＮＺメそり４は、初期状態と
してすべて＠Ｏｍにしておき、Ｔ Ｌ Ｂ ２ （：、
アドレス変換対が登碌された時１；、同時６二対応する
ＶＮＺメモリの１ビツトが＠１ｍＣ；され、°逆にＴＬ
Ｂ２のあるブロック内の全アドレス変換対−無効化され
た時、対応するＶＮＺメモリの１ビツトが＠Ｏａ（二さ
れる。
第１図の構成でＴＬＢの無効化処理を行う場合のマイク
ロプログラムの流れ図を第２図６二示す。
ロプログラムの流れ図を第２図６二示す。
以下、第２図の流れ図１−凸って’１’ＬＢの無効化動
作を説明する。ステップ１１で、まずＴＬＢアドレＸ、
（ＴＬＢム）３ヲ＠ｏ’ｔ：する、従って、−珊アドレ
ス１のＬＯ，Ｌｌ、Ｌ４．ＬＢがすべて＠０＃になり、
この場合、ＴＬＢ２のブロック０の先頭のアドレス変換
対がアクセスされ、筐た、ｖＮｚメモリ４はブロック０
に対応するビットがアクセスされる。ステップ１２では
、ＶＮＺ６が＠１１かどうかのテストが行われる。ζ〜
で、ＶＮＺ＝１の場合には、ＴＬＢアドレス３の指すブ
ロック内に有効なアドレス変換対が存在しているので、
ステップ１３へ分岐する。ステップ１３では、’１’Ｌ
Ｂアドレス３の指すアドレス変換対のＶビットを＠Ｏｍ
にし、ＴＬＢアドレス３を更新する。同時（＝対応する
ＶＮＺメ峰り４のビットも１ＩＩＱｊｌにする。ステッ
プ１３からステップ１４に進み、α＝＠ｏｏ’かどうか
のテストが行われる。こ＼で、αはＴＬＢアドレス３の
下位２ビツト、すなわち論理アドレス１のＬ４．Ｌ５か
らなるＴＬＢブロック内アドアドレスる。α−”ｏｏ’
でないと、ステ、ツブ１３４：戻り、ＴＬＢ２の該当ブ
ロック内の次のアドレス変換対の無効化処理が行われる
。該当ブロック内の４組のアドレス変換対の無効化がす
べて終了し、ステップ１４でα＝１００”の条件が成立
すると、ステップ１５に進む。
作を説明する。ステップ１１で、まずＴＬＢアドレＸ、
（ＴＬＢム）３ヲ＠ｏ’ｔ：する、従って、−珊アドレ
ス１のＬＯ，Ｌｌ、Ｌ４．ＬＢがすべて＠０＃になり、
この場合、ＴＬＢ２のブロック０の先頭のアドレス変換
対がアクセスされ、筐た、ｖＮｚメモリ４はブロック０
に対応するビットがアクセスされる。ステップ１２では
、ＶＮＺ６が＠１１かどうかのテストが行われる。ζ〜
で、ＶＮＺ＝１の場合には、ＴＬＢアドレス３の指すブ
ロック内に有効なアドレス変換対が存在しているので、
ステップ１３へ分岐する。ステップ１３では、’１’Ｌ
Ｂアドレス３の指すアドレス変換対のＶビットを＠Ｏｍ
にし、ＴＬＢアドレス３を更新する。同時（＝対応する
ＶＮＺメ峰り４のビットも１ＩＩＱｊｌにする。ステッ
プ１３からステップ１４に進み、α＝＠ｏｏ’かどうか
のテストが行われる。こ＼で、αはＴＬＢアドレス３の
下位２ビツト、すなわち論理アドレス１のＬ４．Ｌ５か
らなるＴＬＢブロック内アドアドレスる。α−”ｏｏ’
でないと、ステ、ツブ１３４：戻り、ＴＬＢ２の該当ブ
ロック内の次のアドレス変換対の無効化処理が行われる
。該当ブロック内の４組のアドレス変換対の無効化がす
べて終了し、ステップ１４でα＝１００”の条件が成立
すると、ステップ１５に進む。
ステップ１５では、ＴＬＢ２の１６組のアドレス変換対
の無効化がすべて完了したかどうかテストし、完了して
いない場合はステップ１２へ戻る。
の無効化がすべて完了したかどうかテストし、完了して
いない場合はステップ１２へ戻る。
３１：、Ｘ？７）１２ｔ：オイテ、ＶＮＺ−０１７）ｊ
ｉ１合ハ、ＴＬＢアドレス３の上位２ビツト、すなわち
論理アドレスｌのＬＯ，Ｌ２の指すＴＬＢブロック内の
全アドレス変換対が既に無効状態であることを意味し、
仁の場合はステップ１６に分岐する。ステップ１６では
、ＴＬＢアドレス３に４を加えて、該ＴＬＢアドレス３
を次のブロックの先頭アドレス変換対のアドレスに更新
し、ステップ１５へ進む。
ｉ１合ハ、ＴＬＢアドレス３の上位２ビツト、すなわち
論理アドレスｌのＬＯ，Ｌ２の指すＴＬＢブロック内の
全アドレス変換対が既に無効状態であることを意味し、
仁の場合はステップ１６に分岐する。ステップ１６では
、ＴＬＢアドレス３に４を加えて、該ＴＬＢアドレス３
を次のブロックの先頭アドレス変換対のアドレスに更新
し、ステップ１５へ進む。
ステップ１５ではＴＬＢ入＝＠ｏｏｏｏ’をテストし、
Ｔ ＬＢ ＆＝＠″ｏｏｏｏ’の場合は無効化処理を終
了するが、ＴＬＢＡ＝１６でない場合丼再びステップ１
２へ戻る。
Ｔ ＬＢ ＆＝＠″ｏｏｏｏ’の場合は無効化処理を終
了するが、ＴＬＢＡ＝１６でない場合丼再びステップ１
２へ戻る。
今、ＴＬＢ２のＶビットが第１図の状態の通りとした場
合、第２図のＴＬＢ無効化処理では、ブロックｌとブロ
ック３の８組のアドレス変換対のＶビットを＠０シニす
るだけでＴＬＢ無効化処凰が終了することＣ二なり、従
来のよ５ （：Ｔ Ｌ Ｂの全アドレス変換対を順次ア
クセスする必豊かなく、゛その分、ＴＬＢ無効化処理の
オーバヘッドが軽減される。
合、第２図のＴＬＢ無効化処理では、ブロックｌとブロ
ック３の８組のアドレス変換対のＶビットを＠０シニす
るだけでＴＬＢ無効化処凰が終了することＣ二なり、従
来のよ５ （：Ｔ Ｌ Ｂの全アドレス変換対を順次ア
クセスする必豊かなく、゛その分、ＴＬＢ無効化処理の
オーバヘッドが軽減される。
なお、実施例ではマイクロプログラム制＃Ｃ；よるＴＬ
Ｂ無効化処理鑞二ついて述べたが、マイクロプログラム
（二依らないで、ワイヤード・ロジックでＴＬＢ無効化
処理を行なう′ＩＭｉｉｔの場合（：も、ＴＬＢアドレ
ス更新回路（二ＶＮＺメモリ出力を人力することζ＝よ
り、同様の効果が得られる。ま起、ｓｌｌのＶＮＺメモ
リ４の代わり（＝７リツプフロツプを用いてもよい。
Ｂ無効化処理鑞二ついて述べたが、マイクロプログラム
（二依らないで、ワイヤード・ロジックでＴＬＢ無効化
処理を行なう′ＩＭｉｉｔの場合（：も、ＴＬＢアドレ
ス更新回路（二ＶＮＺメモリ出力を人力することζ＝よ
り、同様の効果が得られる。ま起、ｓｌｌのＶＮＺメモ
リ４の代わり（＝７リツプフロツプを用いてもよい。
以上述べ九如１１構成であるから、本発明４＝あっては
、わずかのメモリ素子を追加するだけで、ＴＬＢ無効化
処理オーバヘッドを＠滅する効果が得られ、特（；アド
レス変換対が多い場合櫨；有効である。
、わずかのメモリ素子を追加するだけで、ＴＬＢ無効化
処理オーバヘッドを＠滅する効果が得られ、特（；アド
レス変換対が多い場合櫨；有効である。
９１図は本発明の一実施例の概＃ｌ構成１．第２図は第
１図１二よるＴＬＢ無効化処理を説明するためのマイク
ロプログラムの流れ図である。 １・・・論理アドレス、２・・・ＴＬＢ、３・・・ＴＬ
Ｂアドレス、４−Ｖ Ｎ Ｚ メモリ、５−ＶＮＺ／−
ｖ：９アドレス、６ 、、、 Ｖ Ｎ Ｚメモリ出力。 第１図 第２図
１図１二よるＴＬＢ無効化処理を説明するためのマイク
ロプログラムの流れ図である。 １・・・論理アドレス、２・・・ＴＬＢ、３・・・ＴＬ
Ｂアドレス、４−Ｖ Ｎ Ｚ メモリ、５−ＶＮＺ／−
ｖ：９アドレス、６ 、、、 Ｖ Ｎ Ｚメモリ出力。 第１図 第２図
Claims (1)
- １、 複数の論理アドレスと実アドレスの変換対、（ア
ドレス変換対）を格納したアドレス変換索引バッファ（
以下、ＴＬＢと称す）を具備してなる情報処理装置シー
おいて、前記ＴＬＢを複数のブロック（＝分割し、ブロ
ック内Ｃ二有効なアドレス変換対が１つでも存在するか
否かを示すビットを各ブロック対応（二設け、’Ｌ’Ｌ
Ｂの無効化処理を行う場合、前記ビットが有効なアドレ
ス変換対のないことを示しているブロック（二ついては
無効化処理を省略することを特徴とす、るアドレス変換
索引バッファの無効化処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105566A JPS589272A (ja) | 1981-07-08 | 1981-07-08 | アドレス変換索引バツフアの無効化処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105566A JPS589272A (ja) | 1981-07-08 | 1981-07-08 | アドレス変換索引バツフアの無効化処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS589272A true JPS589272A (ja) | 1983-01-19 |
Family
ID=14411076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105566A Pending JPS589272A (ja) | 1981-07-08 | 1981-07-08 | アドレス変換索引バツフアの無効化処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589272A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07210526A (ja) * | 1994-01-20 | 1995-08-11 | Hitachi Ltd | 並列計算機 |
-
1981
- 1981-07-08 JP JP56105566A patent/JPS589272A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07210526A (ja) * | 1994-01-20 | 1995-08-11 | Hitachi Ltd | 並列計算機 |
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