JPS5922315B2 - バツフア記憶制御方式 - Google Patents
バツフア記憶制御方式Info
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- JPS5922315B2 JPS5922315B2 JP54091418A JP9141879A JPS5922315B2 JP S5922315 B2 JPS5922315 B2 JP S5922315B2 JP 54091418 A JP54091418 A JP 54091418A JP 9141879 A JP9141879 A JP 9141879A JP S5922315 B2 JPS5922315 B2 JP S5922315B2
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- Japan
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- storage device
- buffer storage
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- physical
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Description
【発明の詳細な説明】
本発明はバッファ記憶制御方式に関し、特に論理アドレ
スでアクセス可能とすることにより大容量化を可能にし
たバッファ記憶装置の制御方式に関する。
スでアクセス可能とすることにより大容量化を可能にし
たバッファ記憶装置の制御方式に関する。
データ処理装置において、バッファ記憶装置のコー容量
はシステムの性能を決めるほど重要な問題となつている
。
はシステムの性能を決めるほど重要な問題となつている
。
システムの平均命令実行時間は
であられされ、ここで
Ｔｂｆ：バツフア記憶装置上での平均命令実行時間。
Ｔａｃｃ：主記憶装置のアクセスタイム。
ＮＦ：１命令あたりのバツフア記憶装置の平均ミスヒツ
ト率。
ト率。
である。
Ｔｂｆ，Ｔａｃｃが一定であればバツフア記憶装置のヒ
ツト率が高くなればなるほどＮＦが小さくなりシステム
での平均命令実行時間は早くなる。
ツト率が高くなればなるほどＮＦが小さくなりシステム
での平均命令実行時間は早くなる。
ＮＦを小さくするには、バツフア記憶装置の容量を大き
くするのが最も良い方法である。しかしながら仮想記憶
方式をもちいたデータ処理装置では、バツフア記憶装置
でもちいられる、アドレスのビツト数に制約を受ける。
くするのが最も良い方法である。しかしながら仮想記憶
方式をもちいたデータ処理装置では、バツフア記憶装置
でもちいられる、アドレスのビツト数に制約を受ける。
たとえば、アドレスがアドレスビツト８〜３１で表わさ
れ４Ｋバイトが１ページとなる仮想記憶方式の一例では
、アドレスビツト８〜１９は、論理アドレスと物理アド
レスが異なるフイールドであリビツト２０〜３１は、ペ
ージ内アトルスとなり論理アドレスと物理アドレスが等
しいフイールドである。通常のバツフア記憶装置は物理
アドレスでアクセスする方式をとつているため、アドレ
スとして使えるのは、ビツト２１〜３１の４Ｋバイトと
なる。４ＫバイＩ・以上のバツフア記憶装置を設けるに
は、アソシアテイブ数を増やすことにより、たとえば、
１６アソシアテイブでは、６４Ｋバイトとなる。
れ４Ｋバイトが１ページとなる仮想記憶方式の一例では
、アドレスビツト８〜１９は、論理アドレスと物理アド
レスが異なるフイールドであリビツト２０〜３１は、ペ
ージ内アトルスとなり論理アドレスと物理アドレスが等
しいフイールドである。通常のバツフア記憶装置は物理
アドレスでアクセスする方式をとつているため、アドレ
スとして使えるのは、ビツト２１〜３１の４Ｋバイトと
なる。４ＫバイＩ・以上のバツフア記憶装置を設けるに
は、アソシアテイブ数を増やすことにより、たとえば、
１６アソシアテイブでは、６４Ｋバイトとなる。
バツフア記憶装置の容量を増やす方法として、アソシア
テイブの数を多くすることと、１アソシアテイブ内の容
量を大きくすることとが考えられる。
テイブの数を多くすることと、１アソシアテイブ内の容
量を大きくすることとが考えられる。
アソシアテイブ数を多くすると、メモリー素子の数とと
もに比較回路も増えコスト的にかなり高価なものとなる
。また、物理アドレスが４Ｋバ・イトであるため、１ア
ソシアテイブ内の容量は４Ｋバイト以上にはならない。
本発明は上記問題点を解決し、論理アドレスでバツフア
記憶装置をアクセスすることにより、１アソシアテイブ
あたりの容量を大きくし、安価でつ大容量のバツフア記
憶装置を構成することを可能にするとともに、論理アド
レスでバツフア記憶装置をアクセスするとき生じる問題
点を解決することを目的とし、そのため本発明によるバ
ツフア記憶制御方式は、主記憶装置と、該主記憶装置の
一部の情報の写しを保持するバツフア記憶装置と、論理
アドレスを物理アドレスへ変換する機能を有するアドレ
ス変換装置をそなえるとともに、処理装置で作成される
有効アドレス情報がページアドレス部とページ内アドレ
ス部とからなるデータ処理システムにおいて、上記ペー
ジ内アドレスとともに上記ページアドレスの下位アドレ
スを使用して上記バツフア記憶装置にアクセスし、さら
に上記ページアドレスに対応した物理アドレスが上記ア
ドレス変換装置より得られたとき、該物理アドレスが上
記バツフア記憶装置に存在するか否か調べ、存在しない
場合は上記ページアドレスの下位アドレスを変化させて
再度上記バツフア記憶装置にアクセスし、上記アドレス
変換装置から得られた物理アドレスと同一の物理アドレ
スが上記バツフア記憶装置に存在するか否か調べ、存在
した場合には該物理アドレスに対応するバツフア記憶プ
ロツクを無効化することを特徴とする。
もに比較回路も増えコスト的にかなり高価なものとなる
。また、物理アドレスが４Ｋバ・イトであるため、１ア
ソシアテイブ内の容量は４Ｋバイト以上にはならない。
本発明は上記問題点を解決し、論理アドレスでバツフア
記憶装置をアクセスすることにより、１アソシアテイブ
あたりの容量を大きくし、安価でつ大容量のバツフア記
憶装置を構成することを可能にするとともに、論理アド
レスでバツフア記憶装置をアクセスするとき生じる問題
点を解決することを目的とし、そのため本発明によるバ
ツフア記憶制御方式は、主記憶装置と、該主記憶装置の
一部の情報の写しを保持するバツフア記憶装置と、論理
アドレスを物理アドレスへ変換する機能を有するアドレ
ス変換装置をそなえるとともに、処理装置で作成される
有効アドレス情報がページアドレス部とページ内アドレ
ス部とからなるデータ処理システムにおいて、上記ペー
ジ内アドレスとともに上記ページアドレスの下位アドレ
スを使用して上記バツフア記憶装置にアクセスし、さら
に上記ページアドレスに対応した物理アドレスが上記ア
ドレス変換装置より得られたとき、該物理アドレスが上
記バツフア記憶装置に存在するか否か調べ、存在しない
場合は上記ページアドレスの下位アドレスを変化させて
再度上記バツフア記憶装置にアクセスし、上記アドレス
変換装置から得られた物理アドレスと同一の物理アドレ
スが上記バツフア記憶装置に存在するか否か調べ、存在
した場合には該物理アドレスに対応するバツフア記憶プ
ロツクを無効化することを特徴とする。
以下、図面により本発明を説明する。
第１図はシステムの全体構成図であり、ＣＰＵは中央処
理装置、ＣＭＵは複数台のチヤネルを一括制御するチヤ
ネル制御装置、ＭＳＵは主記憶装置、ＭＣＵはＣＰＵ，
ＣＭＵ，ＭＳＵ間のメモリアクセスの制御を行なう主記
憶制御ユニツト、ＳＶＰは構成制御、マニユアル操作な
どシステム全体の制御を行なうサービスプロセツサ、Ｓ
ＣＩはＳＶＰとシステム間のインタフエースを制御する
装置である。第２図はＣＰＵ内のプロツク図であり、Ｉ
ユ[■■[ャcトに指示するユニツト、ＥユニツトはＩユ
ニツトによつて解読された命令の演算を行なうユニツト
、Ｓユニツトはバツフア記憶装置と主記憶装置へのアク
セスを制御するユニツト、ＢＳはバツフア記憶装置であ
る。次に本発明によるバツフア記憶制御方式の理解を容
易にするために、前提となる従来例についてまず説明す
る。
理装置、ＣＭＵは複数台のチヤネルを一括制御するチヤ
ネル制御装置、ＭＳＵは主記憶装置、ＭＣＵはＣＰＵ，
ＣＭＵ，ＭＳＵ間のメモリアクセスの制御を行なう主記
憶制御ユニツト、ＳＶＰは構成制御、マニユアル操作な
どシステム全体の制御を行なうサービスプロセツサ、Ｓ
ＣＩはＳＶＰとシステム間のインタフエースを制御する
装置である。第２図はＣＰＵ内のプロツク図であり、Ｉ
ユ[■■[ャcトに指示するユニツト、ＥユニツトはＩユ
ニツトによつて解読された命令の演算を行なうユニツト
、Ｓユニツトはバツフア記憶装置と主記憶装置へのアク
セスを制御するユニツト、ＢＳはバツフア記憶装置であ
る。次に本発明によるバツフア記憶制御方式の理解を容
易にするために、前提となる従来例についてまず説明す
る。
第３図は実アドレスでバツフア記憶装置をアクセスする
従来例のプロツク構成図である。
従来例のプロツク構成図である。
第３図において、１は有効アドレスレジスタ、２はＴＬ
Ｂｌ３はＳＴＯスタツク、４と５は比較回路、６はバツ
フア記憶装置のタグ部、７はバツフア記憶装置のデータ
部、８〜１３は比較回路、１４は主記憶装置レジスタ、
１５〜１７は選択回路である。有効アドレスレジスタ１
は、Ｉユニツトからの命令フエツチならびにオペランド
アクセスのアドレスなどを受けとるアドレスレジスタで
ある。有効アドレスレジスタ１には８バイト単位の論理
アドレス（ビツト８〜２８）が入つてくるのでこれを物
理アドレスに変換しなければならない。この変換を高速
に行なうのがＴＬＢ２である。ＴＬＢ２内には論理アド
レスとこれに対応する物理アドレスの対が登録されてお
り、有効アドレスレジスタ１の論理アドレスを使用して
、物理アドレスが高速に索引される。第３図ではページ
サイズが４Ｋバイトの例を示している。ＴＬＢ２の索引
には、有効アドレスレジスタ１のビツト１３〜１９が使
用され、ＴＬＢ２の論理アドレス部には論理アドレスの
ビツト８〜１２を登録しておくことにより、唯１つの物
理アドレスがもとめられる。なお、ＴＬＢ２はＰＲＩＭ
ＡＲＹ部とＡＬＴＥＲＡＮＴＥ部の２面を有し、同時に
索引される構成となつている。ＳＴＯスタツク３は、複
数の論理空間が同時にアクテイブとなる場合に各空間に
ユニークな識別番号（ＩＤ）を割当てる回路であり、こ
のＩＤは論理アドレスの拡張と考えられ、ＴＬＢ２にＳ
ＴＯＩＤとして登録される。比較回路４と５は、有効ア
ドレスレジスタ１のビツト８〜１２とＴＬＢ２内の論理
アドレスを比較するとともに、ＳＴＯスタツク３の内容
とＴＬＢ２内のＳＴＯＩＤとの比較も行なう。ＴＬＢ２
内のＫＥＹは記憶保護のためのメモリキーのコピーであ
る。バツフア記憶装置は、タグ部６とデータ部７からな
り、有効アドレスレジスタ１のビツト２０〜２５により
索引される。有効アドレスレジスタ１のビツト２０〜２
８は論理アドレスと物理アドレスが共に等しい部分であ
り、ページ内アドレス部と呼ばれる。これに対し、有効
アドレスレジス・夕１のビツト８〜１９は一般に論理ア
ドレスと物理アドレスが異なリページアドレス部と呼ば
れる。有効アドレスレジスタ１のビツト２０〜２５（ペ
ージ内アドレス部）によつてタグ部６の１６個のアソシ
アテイブが同時にアクセスされ、各アソシアテイブの６
４アドレスのうちの１つが読出される。
Ｂｌ３はＳＴＯスタツク、４と５は比較回路、６はバツ
フア記憶装置のタグ部、７はバツフア記憶装置のデータ
部、８〜１３は比較回路、１４は主記憶装置レジスタ、
１５〜１７は選択回路である。有効アドレスレジスタ１
は、Ｉユニツトからの命令フエツチならびにオペランド
アクセスのアドレスなどを受けとるアドレスレジスタで
ある。有効アドレスレジスタ１には８バイト単位の論理
アドレス（ビツト８〜２８）が入つてくるのでこれを物
理アドレスに変換しなければならない。この変換を高速
に行なうのがＴＬＢ２である。ＴＬＢ２内には論理アド
レスとこれに対応する物理アドレスの対が登録されてお
り、有効アドレスレジスタ１の論理アドレスを使用して
、物理アドレスが高速に索引される。第３図ではページ
サイズが４Ｋバイトの例を示している。ＴＬＢ２の索引
には、有効アドレスレジスタ１のビツト１３〜１９が使
用され、ＴＬＢ２の論理アドレス部には論理アドレスの
ビツト８〜１２を登録しておくことにより、唯１つの物
理アドレスがもとめられる。なお、ＴＬＢ２はＰＲＩＭ
ＡＲＹ部とＡＬＴＥＲＡＮＴＥ部の２面を有し、同時に
索引される構成となつている。ＳＴＯスタツク３は、複
数の論理空間が同時にアクテイブとなる場合に各空間に
ユニークな識別番号（ＩＤ）を割当てる回路であり、こ
のＩＤは論理アドレスの拡張と考えられ、ＴＬＢ２にＳ
ＴＯＩＤとして登録される。比較回路４と５は、有効ア
ドレスレジスタ１のビツト８〜１２とＴＬＢ２内の論理
アドレスを比較するとともに、ＳＴＯスタツク３の内容
とＴＬＢ２内のＳＴＯＩＤとの比較も行なう。ＴＬＢ２
内のＫＥＹは記憶保護のためのメモリキーのコピーであ
る。バツフア記憶装置は、タグ部６とデータ部７からな
り、有効アドレスレジスタ１のビツト２０〜２５により
索引される。有効アドレスレジスタ１のビツト２０〜２
８は論理アドレスと物理アドレスが共に等しい部分であ
り、ページ内アドレス部と呼ばれる。これに対し、有効
アドレスレジス・夕１のビツト８〜１９は一般に論理ア
ドレスと物理アドレスが異なリページアドレス部と呼ば
れる。有効アドレスレジスタ１のビツト２０〜２５（ペ
ージ内アドレス部）によつてタグ部６の１６個のアソシ
アテイブが同時にアクセスされ、各アソシアテイブの６
４アドレスのうちの１つが読出される。
タグ部６内の物理アドレス（ビツト８〜１９）は、ＴＬ
Ｂ２から読出された物理アドレス８〜１９と比較される
。
Ｂ２から読出された物理アドレス８〜１９と比較される
。
比較回路８〜１３では、タグ部６から読出された物理ア
ドレスと、ＴＬＢ２の２つのエントリ一（ＰＲＩＭＡＲ
Ｙ，ＡＬＴＥＲＮＡＴＥ）の物理アドレスとを比較して
いるが、これはＴＬＢ２の比較結果を待たずに、ＴＬＢ
２の比較動作と併行してＴＡＧ部６の比較を行なうため
である。なお、ストアスルー方式のバツフア記憶装置で
は、チヤネルやＣＰＵの主記憶装置への書込み時には書
込みアドレスが他ＣＰＵのバツフア記憶装置に送られ、
該書込みアドレスがバツフア記憶装置に存在する場合に
は、その記憶プロツクを無効にしなければならない。
ドレスと、ＴＬＢ２の２つのエントリ一（ＰＲＩＭＡＲ
Ｙ，ＡＬＴＥＲＮＡＴＥ）の物理アドレスとを比較して
いるが、これはＴＬＢ２の比較結果を待たずに、ＴＬＢ
２の比較動作と併行してＴＡＧ部６の比較を行なうため
である。なお、ストアスルー方式のバツフア記憶装置で
は、チヤネルやＣＰＵの主記憶装置への書込み時には書
込みアドレスが他ＣＰＵのバツフア記憶装置に送られ、
該書込みアドレスがバツフア記憶装置に存在する場合に
は、その記憶プロツクを無効にしなければならない。
この場合他ＣＰＵからの書込みアドレスは、物理アドレ
スで送られてくるために、有効アドレスレジスタ１に入
つたのち、ＴＬＢ２を索引せず、直接、比較回路１１〜
１３に入るようにされている。次に、タグ部６の比較回
路８〜１３とＴＬＢ２の比較回路４〜５のアンド条件に
より、タグ部の３２個の比較回路のうち、唯１つが一致
出力を発生する。
スで送られてくるために、有効アドレスレジスタ１に入
つたのち、ＴＬＢ２を索引せず、直接、比較回路１１〜
１３に入るようにされている。次に、タグ部６の比較回
路８〜１３とＴＬＢ２の比較回路４〜５のアンド条件に
より、タグ部の３２個の比較回路のうち、唯１つが一致
出力を発生する。
該一致出力により、１６個の選択回路１５〜１７の１つ
が開けられ、読出された１６アソシアテイブのデータの
うち１つが選ばれ、Ｉユ[ャcトおよびＥユニツトに送ら
れる。ここで、比較回路８〜１３と選択回路１５〜１７
の関係は、比較回路８と１１のいずれか一致出力を発し
たとき選択回路１５が開けられ、比較回路９と１２のい
ずれかが一致出力を発したとき選択回路１６が開けられ
、比較回路１０と１３のいずれかか一致出力を発したと
き選択回路１７が開けられるようにされている。バツフ
ア記憶装置上に該当アドレスが存在しない場合には、比
較回路８〜１３から一致出力が得られず、主記憶希１御
装置（ＭＣＵ）経由で主記憶装置（ＭＳＵ）からデータ
をバツフア記憶装置に転送する。
が開けられ、読出された１６アソシアテイブのデータの
うち１つが選ばれ、Ｉユ[ャcトおよびＥユニツトに送ら
れる。ここで、比較回路８〜１３と選択回路１５〜１７
の関係は、比較回路８と１１のいずれか一致出力を発し
たとき選択回路１５が開けられ、比較回路９と１２のい
ずれかが一致出力を発したとき選択回路１６が開けられ
、比較回路１０と１３のいずれかか一致出力を発したと
き選択回路１７が開けられるようにされている。バツフ
ア記憶装置上に該当アドレスが存在しない場合には、比
較回路８〜１３から一致出力が得られず、主記憶希１御
装置（ＭＣＵ）経由で主記憶装置（ＭＳＵ）からデータ
をバツフア記憶装置に転送する。
これをムーブ・イン（ＭＯＶＥ−１Ｎ）と呼ぶ。ＭＯＶ
Ｅ−１Ｎ時のアドレスは、主記憶アドレスレジスタ１４
より主記憶装置へ送られる。主記憶アドレスレジスタ１
４のビツト８〜１９へは、ＰＲＩＭＡＲＹ，ＡＬＴＥＲ
ＮＡＴＥの２つのＴＬＢエントリ一の内、論理アドレス
が一致した方の物理アドレスのビツト８〜１９が入る。
主記憶アドレスレジスタ１４のビツト２０〜２８へは、
有効アドレスレジスタのビツト２０〜２８がそのまま入
る。次に、第４図は本発明による実施例のプロツク構成
図である。
Ｅ−１Ｎ時のアドレスは、主記憶アドレスレジスタ１４
より主記憶装置へ送られる。主記憶アドレスレジスタ１
４のビツト８〜１９へは、ＰＲＩＭＡＲＹ，ＡＬＴＥＲ
ＮＡＴＥの２つのＴＬＢエントリ一の内、論理アドレス
が一致した方の物理アドレスのビツト８〜１９が入る。
主記憶アドレスレジスタ１４のビツト２０〜２８へは、
有効アドレスレジスタのビツト２０〜２８がそのまま入
る。次に、第４図は本発明による実施例のプロツク構成
図である。
第４図において、１〜１７は第３図のものと同一物、１
８は排他オア回路である。第４図の構成において、第３
図の従来例と異なる点は、論理アドレスである有効アド
レスレジスタのビツト１９を使用してバツフア記憶装置
のタグ部６およびデータ部７をアクセスしている点であ
る。これにより、バツフア記憶装置の１アソシアテイブ
は１２８アドレス、８Ｋバイトとなり、メモリ素子の集
積度をあげるだけで周辺回路をほとんど増加させずに、
１２８Ｋバイトのバツフア記憶装置を構成することがで
きる。第４図において、ＴＬＢ２，ＳＴＯスタツク３，
比較回路４〜５，比較回路８〜１３，選択回路１５〜１
７の動作は第３図と全く同一であるので、有効アドレス
レジスタ１の内容をもとに、バツフア記憶装置のデータ
部７からデータを読出す動作の詳細説明については省略
する。本方式を用いた場合、Ｉユニツトから送られてき
た論理アドレスがタグ部６内に存在しなくても対応する
物理アドレスが別の論理アドレスでタグ部６に登録され
ている可能性がある。
８は排他オア回路である。第４図の構成において、第３
図の従来例と異なる点は、論理アドレスである有効アド
レスレジスタのビツト１９を使用してバツフア記憶装置
のタグ部６およびデータ部７をアクセスしている点であ
る。これにより、バツフア記憶装置の１アソシアテイブ
は１２８アドレス、８Ｋバイトとなり、メモリ素子の集
積度をあげるだけで周辺回路をほとんど増加させずに、
１２８Ｋバイトのバツフア記憶装置を構成することがで
きる。第４図において、ＴＬＢ２，ＳＴＯスタツク３，
比較回路４〜５，比較回路８〜１３，選択回路１５〜１
７の動作は第３図と全く同一であるので、有効アドレス
レジスタ１の内容をもとに、バツフア記憶装置のデータ
部７からデータを読出す動作の詳細説明については省略
する。本方式を用いた場合、Ｉユニツトから送られてき
た論理アドレスがタグ部６内に存在しなくても対応する
物理アドレスが別の論理アドレスでタグ部６に登録され
ている可能性がある。
すなわち、有効アドレスレジスタ１のビツト１９〜２５
の値が、例えば、０００００００である論理アドレスと
、これとはビツト１９の値のみ異なる１００００００で
ある論理アドレスとが、同一の物理アドレスに対応して
いる場合があり得るからである。
の値が、例えば、０００００００である論理アドレスと
、これとはビツト１９の値のみ異なる１００００００で
ある論理アドレスとが、同一の物理アドレスに対応して
いる場合があり得るからである。
そのため、バツフア記憶装置へのフエツチアクセスでは
データがみつからず、主記憶装置へデータの読出しを要
求した場合には、同一物理 Ｓアドレスが登録され得る
論理アドレスでタグ部６をサーチし、該当アドレスが登
録されていれば、そのデータプロツクを無効化する必要
がある。第４図において、排他オア回路１８は、論理ア
ドレスでサーチするための回路であり、サーチすべき
４アドレスはＩユニツトからのアドレスをそのまま使用
し、図示しない制御回路からのサーチ（ＳＥＡＲＣＩ−
０信号により有効アドレスレジスタ１のビツト１９を反
転することにより、同一物理アフドレスが登録され得る
論理アドレスが作り出されタグ部６をアクセスする。
データがみつからず、主記憶装置へデータの読出しを要
求した場合には、同一物理 Ｓアドレスが登録され得る
論理アドレスでタグ部６をサーチし、該当アドレスが登
録されていれば、そのデータプロツクを無効化する必要
がある。第４図において、排他オア回路１８は、論理ア
ドレスでサーチするための回路であり、サーチすべき
４アドレスはＩユニツトからのアドレスをそのまま使用
し、図示しない制御回路からのサーチ（ＳＥＡＲＣＩ−
０信号により有効アドレスレジスタ１のビツト１９を反
転することにより、同一物理アフドレスが登録され得る
論理アドレスが作り出されタグ部６をアクセスする。
そして、ＴＬＢ２，ＳＴＯスタツク３，比較回路４，５
，８〜１３等は第３図図示の回路についての動作説明で
述べたのと同一動作を行なう。もし、タグ部６に、上記
ビツト１９を反転した論理アドレスに対応する物理アド
レスが登録されていれば、該当タグ部に対応する比較回
路８〜１３のいずれかが一致出力を発する。この一致出
力にもとづき、図示しないバリツドビツト書込み制御部
は、タグ部６の該当物理アドレスに対応するバリツド（
Ｖ）ビツトをオフ（無効化状態）に書替える。これによ
り該当データプロツクは無効化される。この後主記憶装
置にアクセスし、主記憶装置から読出したデータをバツ
フア記憶装置に書込むようにする。次に、論理アドレス
でバツフア記憶装置ヘスドアを行なう際、該論理アドレ
スに対応する物理アドレスがタグ部６に存在し、比較回
路８〜１３にて一致が得られれば、そのままデータ部７
にストア・データを書込むことができる。
，８〜１３等は第３図図示の回路についての動作説明で
述べたのと同一動作を行なう。もし、タグ部６に、上記
ビツト１９を反転した論理アドレスに対応する物理アド
レスが登録されていれば、該当タグ部に対応する比較回
路８〜１３のいずれかが一致出力を発する。この一致出
力にもとづき、図示しないバリツドビツト書込み制御部
は、タグ部６の該当物理アドレスに対応するバリツド（
Ｖ）ビツトをオフ（無効化状態）に書替える。これによ
り該当データプロツクは無効化される。この後主記憶装
置にアクセスし、主記憶装置から読出したデータをバツ
フア記憶装置に書込むようにする。次に、論理アドレス
でバツフア記憶装置ヘスドアを行なう際、該論理アドレ
スに対応する物理アドレスがタグ部６に存在し、比較回
路８〜１３にて一致が得られれば、そのままデータ部７
にストア・データを書込むことができる。
しかし、一致が得られない場合、上記フエツチアクセス
の場合と同様に、対応する物理アドレスが他の論理アド
レスの位置に登録されている可能性があるので、上記ム
ーブ・イン動作のときと同様に、タグ部６をサーチして
該当する物理アドレスが存在すれば、該当プロツクを無
効化する。しかる後、ストア・データを主記憶装置に書
込むようにする。このようにすることによつて、複数の
同一物理アドレスがバツフア記憶装置に同時に存在する
ことはなくなるので、論理アドレスでタグ部６の内容と
の比較一致が得られれば、対応するデータ部７のデータ
に対してフエツチおよびストアを行なうことができる。
の場合と同様に、対応する物理アドレスが他の論理アド
レスの位置に登録されている可能性があるので、上記ム
ーブ・イン動作のときと同様に、タグ部６をサーチして
該当する物理アドレスが存在すれば、該当プロツクを無
効化する。しかる後、ストア・データを主記憶装置に書
込むようにする。このようにすることによつて、複数の
同一物理アドレスがバツフア記憶装置に同時に存在する
ことはなくなるので、論理アドレスでタグ部６の内容と
の比較一致が得られれば、対応するデータ部７のデータ
に対してフエツチおよびストアを行なうことができる。
また、チヤネルや他ＣＰＵが主記憶装置へ書込みを行な
つた場合には、バツフア記憶装置の該当プロツクを無効
化するために、主記憶制御装置（ＭＣＵ）経由で書込み
アドレスがプロツク無効化アドレスとして、有効アドレ
スレジスタ１に入る。
つた場合には、バツフア記憶装置の該当プロツクを無効
化するために、主記憶制御装置（ＭＣＵ）経由で書込み
アドレスがプロツク無効化アドレスとして、有効アドレ
スレジスタ１に入る。
このときのアドレスは物理アドレスであるから、ＴＬＢ
２を使用せず、直接、タグ部６の比較回路１１〜１３に
有効アドレスレジスタ１のビツト８〜１９が入る。対応
する物理アドレスがタグ部６に存在すれば、対応するプ
ロツクを無効化する。存在しなければ上記と同様に、ビ
ツト１９を反転させて、タグ部６を読出し、元のプロツ
ク無効化アドレスに対応する物理アドレスが上記バツフ
ア記憶装置に存在するか否か調べ、存在する場合には、
該物理アト［／スに対応するプロツクを無効化する。以
上のように、本発明によれば、安価で大容量のバツフア
記憶装置を構成することができる。
２を使用せず、直接、タグ部６の比較回路１１〜１３に
有効アドレスレジスタ１のビツト８〜１９が入る。対応
する物理アドレスがタグ部６に存在すれば、対応するプ
ロツクを無効化する。存在しなければ上記と同様に、ビ
ツト１９を反転させて、タグ部６を読出し、元のプロツ
ク無効化アドレスに対応する物理アドレスが上記バツフ
ア記憶装置に存在するか否か調べ、存在する場合には、
該物理アト［／スに対応するプロツクを無効化する。以
上のように、本発明によれば、安価で大容量のバツフア
記憶装置を構成することができる。
なお、本発明は実施例に限定されず、例えば、論理アド
レスのビツト１８とビツト１９の両方をバツフア記憶装
置のアクセスに使用するようにすれば、２５６Ｋバイト
のバツフア記憶装置を構成できる。ただし、この場合、
実施例の排他オア回路１８の代りに、ある２ビツトの値
を他の３通りのビツトパターンに変化させる回路を必要
とする。
レスのビツト１８とビツト１９の両方をバツフア記憶装
置のアクセスに使用するようにすれば、２５６Ｋバイト
のバツフア記憶装置を構成できる。ただし、この場合、
実施例の排他オア回路１８の代りに、ある２ビツトの値
を他の３通りのビツトパターンに変化させる回路を必要
とする。
第１図はシステムの全体構成図、第２図はＣＰＵ内のプ
ロツク図、第３図は実アドレスでバツフア記憶装置をア
クセスする従来例のプロツク図、第４図は本発明による
実施例のプロツク図である。
ロツク図、第３図は実アドレスでバツフア記憶装置をア
クセスする従来例のプロツク図、第４図は本発明による
実施例のプロツク図である。
Claims (1)
- 【特許請求の範囲】 １ 主記憶装置と、該主記憶装置の一部の情報の写しを
保持するバッファ記憶装置と、論理アドレスを物理アド
レスへ変換する機能を有するアドレス変換装置をそなえ
ると共に、処理装置で作成される有効アドレス情報がペ
ージアドレス部とページ内アドレス部とからなるデータ
処理システムにおいて、上記ページ内アドレスとともに
上記ページアドレスの下位アドレスを使用して上記バッ
ファ記憶装置をアクセスし、さらに上記ページアドレス
に対応した物理アドレスが上記アドレス変換装置より得
られたとき、該物理アドレスが上記バッファ記憶装置に
存在するか否か調べ、存在しない場合は上記ページアド
レスの下位アドレスを変化させて再度上記バッファ記憶
装置にアクセスし、上記アドレス変換装置から得られた
物理アドレスと同一の物理アドレスが上記バッファ記憶
装置に存在するか否か調べ、存在した場合には該物理ア
ドレスに対応するバッファ記憶ブロックを無効化するこ
とを特徴とするバッファ記憶制御方式。 ２ 上記バッファ記憶装置へのアクセスがフェッチの時
には、上記アドレス変換装置より得られた物理アドレス
が上記バッファ記憶装置に存在する場合、上記バッファ
記憶装置内のデータを使用し、上記アドレス変換装置よ
り得られた物理アドレスが上記バッファ記憶装置に存在
しない場合、該物理アドレスの読出しを上記主記憶装置
に要求することを特徴とする特許請求の範囲第１項記載
のバッファ記憶制御方式。 ３ 上記バッファ記憶装置へのアクセスがストアの時に
は、上記アドレス変換装置より得られた物理アドレスが
上記バッファ記憶装置に存在する場合、上記バッファ記
憶装置にデータをストアするとともに上記主記憶装置へ
もストアを行ない、上記物理アドレスが上記バッファ記
憶装置に存在しない場合には上記主記憶装置へのみスト
アを行なうことを特徴とする特許請求の範囲第１項記載
のバッファ記憶制御方式。 ４ ブロック無効化アドレスによつて上記バッファ記憶
装置をアクセスするとき、上記アドレス変換装置を使用
せず上記ブロック無効化アドレスにより直接、該ブロッ
ク無効化アドレスに対応する物理アドレスが上記バッフ
ァ記憶装置に存在するか否かを調べ、存在する場合には
、該物理アドレスに対応するブロックを無効化し、存在
しない場合には、上記ブロック無効化アドレスのページ
アドレス部の下位アドレスを変化させ、再度上記バッフ
ァ記憶装置にアクセスし上記元のブロック無効化アドレ
スに対応する物理アドレスが上記バッファ記憶装置に存
在するか否か調べ、存在する場合には、該物理アドレス
に対応するブロックを無効化することを特徴とする特許
請求の範囲第１項記載のバッファ記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54091418A JPS5922315B2 (ja) | 1979-07-18 | 1979-07-18 | バツフア記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54091418A JPS5922315B2 (ja) | 1979-07-18 | 1979-07-18 | バツフア記憶制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5616982A JPS5616982A (en) | 1981-02-18 |
| JPS5922315B2 true JPS5922315B2 (ja) | 1984-05-25 |
Family
ID=14025817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54091418A Expired JPS5922315B2 (ja) | 1979-07-18 | 1979-07-18 | バツフア記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922315B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993004431A1 (fr) * | 1991-08-15 | 1993-03-04 | Fujitsu Limited | Systeme de commande de memoire tampon |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58150186A (ja) * | 1982-03-03 | 1983-09-06 | Nec Corp | バツフアメモリコントロ−ルシステム |
| JP2629726B2 (ja) * | 1987-08-22 | 1997-07-16 | 日本電気株式会社 | 階層化キャッシュ装置 |
| JP2629727B2 (ja) * | 1987-08-22 | 1997-07-16 | 日本電気株式会社 | 階層化キャッシュ装置 |
-
1979
- 1979-07-18 JP JP54091418A patent/JPS5922315B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993004431A1 (fr) * | 1991-08-15 | 1993-03-04 | Fujitsu Limited | Systeme de commande de memoire tampon |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5616982A (en) | 1981-02-18 |
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