JP2629727B2 - 階層化キャッシュ装置 - Google Patents
階層化キャッシュ装置Info
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- JP2629727B2 JP2629727B2 JP62207382A JP20738287A JP2629727B2 JP 2629727 B2 JP2629727 B2 JP 2629727B2 JP 62207382 A JP62207382 A JP 62207382A JP 20738287 A JP20738287 A JP 20738287A JP 2629727 B2 JP2629727 B2 JP 2629727B2
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- Japan
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は階層化キャッシュ装置に関し，特に第１キャ
ッシュを論理アドレスで管理するキャッシュ装置に関す
る。
ッシュを論理アドレスで管理するキャッシュ装置に関す
る。
従来，この種の階層化キャッシュ装置は，第１キャッ
シュ装置，第２キャッシュ装置とも実アドレス管理キャ
ッシュであり，又，第２キャッシュ装置はシステム共用
キャッシュとして構成されていた。
シュ装置，第２キャッシュ装置とも実アドレス管理キャ
ッシュであり，又，第２キャッシュ装置はシステム共用
キャッシュとして構成されていた。
上述した従来の階層化キャッシュ装置では，システム
性能の決定要因であるマシンサイクルが年年高速化さ
れ，それに伴ってキャッシュ容量も増加の傾向にありな
がら，キャッシュに使用されるスタティック・メモリ
（SRAM）素子のスピードはマシンサイクルの高速化に追
いつかないのが現状である。このため，キャッシュのア
クセスタイムを増加せざるを得ないという欠点があっ
た。
性能の決定要因であるマシンサイクルが年年高速化さ
れ，それに伴ってキャッシュ容量も増加の傾向にありな
がら，キャッシュに使用されるスタティック・メモリ
（SRAM）素子のスピードはマシンサイクルの高速化に追
いつかないのが現状である。このため，キャッシュのア
クセスタイムを増加せざるを得ないという欠点があっ
た。
本発明による階層化キャッシュ装置は，論理アドレス
で登録データを管理する第１のディレクトリを含む第１
のキャッシュと，実アドレスで登録データを管理する第
２のディレクトリを含む第２のキャッシュと，該第２の
キャッシュの登録データを論理アドレスで管理する第３
のディレクトリと，実アドレスで索引される前記第２の
キャッシュからの前記第２および第３のディレクトリ索
引結果を用いて前記第１のキャッシュからの索引結果の
有効性を確認する手段と，前記第１のキャッシュの索引
データが無効化されたとき前記第２のディレクトリ索引
結果により前記第２キャッシュまたは主メモリから索引
データを得る手段とを有する。
で登録データを管理する第１のディレクトリを含む第１
のキャッシュと，実アドレスで登録データを管理する第
２のディレクトリを含む第２のキャッシュと，該第２の
キャッシュの登録データを論理アドレスで管理する第３
のディレクトリと，実アドレスで索引される前記第２の
キャッシュからの前記第２および第３のディレクトリ索
引結果を用いて前記第１のキャッシュからの索引結果の
有効性を確認する手段と，前記第１のキャッシュの索引
データが無効化されたとき前記第２のディレクトリ索引
結果により前記第２キャッシュまたは主メモリから索引
データを得る手段とを有する。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成を示すブロック図で
ある。
ある。
第１図において,1および６は要求元からのリクエスト
アドレスを受ける論理アドレスレジスタ（LAR）および
（LAB）,2はアドレス変換バッファ（TLB）,3は論理アド
レスで管理された第１のディレクトリ（L1AA）,4は第１
のディレクトリ対応の第１のデータアレイ（L1DA）,7は
アドレス変換後の実アドレスを受ける実アドレスレジス
タ（PAR）,8は第１のデータアレイ読出しデータレジス
タ（LDAR）,10は論理アドレスで管理された第２のディ
レクトリ（L2AA）,11は実アドレスで管理された第２の
ディレクトリ（P2AA）,12は第２のディレクトリと第３
のディレクトリに対応した第２のデータアレイ（P2D
A）,20は第１のキャッシュ索引ミス検出フリップフロッ
プ（C1H）,21は第１のキャッシュ索引データが有効であ
ることを要求元へ報告する表示フリップフロップ（C2
H）,22は第１のキャッシュ索引データを無効化し第２の
キャッシュ索引データが有効であることを表示するフリ
ップフロップ（P2H）,23は第１のキャッシュおよび第２
のキャッシュ索引結果がミスで主メモリからの読出しが
必要なことを表示するフリップフロップ（CM）,17は第
１のキャッシュと第２のキャッシュおよび主メモリ間の
データ転送制御を行う制御回路（MAC）,14は第２のデー
タアレイ又は主メモリからの読出しデータを受けるレジ
スタ（PDAR）,5および９は主メモリ又は第２キャッシュ
からの転送データを第１および第２のデータアレイに書
込むためのレジスタ（LDW）および（PDW）,16は要求元
へのデータ送出に関するデータ整列回路（ALN）,15は要
求元へのデータ送出レジスタ（RDR）である。
アドレスを受ける論理アドレスレジスタ（LAR）および
（LAB）,2はアドレス変換バッファ（TLB）,3は論理アド
レスで管理された第１のディレクトリ（L1AA）,4は第１
のディレクトリ対応の第１のデータアレイ（L1DA）,7は
アドレス変換後の実アドレスを受ける実アドレスレジス
タ（PAR）,8は第１のデータアレイ読出しデータレジス
タ（LDAR）,10は論理アドレスで管理された第２のディ
レクトリ（L2AA）,11は実アドレスで管理された第２の
ディレクトリ（P2AA）,12は第２のディレクトリと第３
のディレクトリに対応した第２のデータアレイ（P2D
A）,20は第１のキャッシュ索引ミス検出フリップフロッ
プ（C1H）,21は第１のキャッシュ索引データが有効であ
ることを要求元へ報告する表示フリップフロップ（C2
H）,22は第１のキャッシュ索引データを無効化し第２の
キャッシュ索引データが有効であることを表示するフリ
ップフロップ（P2H）,23は第１のキャッシュおよび第２
のキャッシュ索引結果がミスで主メモリからの読出しが
必要なことを表示するフリップフロップ（CM）,17は第
１のキャッシュと第２のキャッシュおよび主メモリ間の
データ転送制御を行う制御回路（MAC）,14は第２のデー
タアレイ又は主メモリからの読出しデータを受けるレジ
スタ（PDAR）,5および９は主メモリ又は第２キャッシュ
からの転送データを第１および第２のデータアレイに書
込むためのレジスタ（LDW）および（PDW）,16は要求元
へのデータ送出に関するデータ整列回路（ALN）,15は要
求元へのデータ送出レジスタ（RDR）である。
次に第１図の動作を詳細に説明する。
演算部から要求されたキャッシュアクセス論理アドレ
スはLAR 1に保持され,LAR 1のアドレス下位ビットでTLB
2,L1AA 3およびL1DA 4を並列にアドレスする。本実施
例では,TLB 2は２行,L1AA 3およびL1DA 4は４行構成で
表現していて，比較回路（TEQ）30によりアドレス変換
結果がTLB 2の０行又は１行のいずれに存在するかを検
出して，アドレス変換後の実ページアドレスとLAR 1の
実ページ内相対アドレス（LAR 1のＬ部）をPAR 7に設定
する。同時に,LAR 1の論理ページアドレス（LAR 1のＰ
部）の下位とLAR 1のＬ部の上位ビットを連結した論理
ブロックアドレスで索引されたL1AA 3の４行の出力をLA
R 1の上位アドレスを比較回路（L1EQ）31で比較し,L1DA
4に所望のデータが存在するときL1EQ 31のいずれかの
行出力がオンになり,L1DA 4の各行出力を選択回路32で
選択してデータをLDAR 8に保持する。いずれの行にも存
在しないときは,L1EQ 31の各行出力がオフとなり,C1H20
がオンとなる。
スはLAR 1に保持され,LAR 1のアドレス下位ビットでTLB
2,L1AA 3およびL1DA 4を並列にアドレスする。本実施
例では,TLB 2は２行,L1AA 3およびL1DA 4は４行構成で
表現していて，比較回路（TEQ）30によりアドレス変換
結果がTLB 2の０行又は１行のいずれに存在するかを検
出して，アドレス変換後の実ページアドレスとLAR 1の
実ページ内相対アドレス（LAR 1のＬ部）をPAR 7に設定
する。同時に,LAR 1の論理ページアドレス（LAR 1のＰ
部）の下位とLAR 1のＬ部の上位ビットを連結した論理
ブロックアドレスで索引されたL1AA 3の４行の出力をLA
R 1の上位アドレスを比較回路（L1EQ）31で比較し,L1DA
4に所望のデータが存在するときL1EQ 31のいずれかの
行出力がオンになり,L1DA 4の各行出力を選択回路32で
選択してデータをLDAR 8に保持する。いずれの行にも存
在しないときは,L1EQ 31の各行出力がオフとなり,C1H20
がオンとなる。
はじめに,L1AA 3の索引でミスした場合の動作を説明
する。
する。
L1AA 3でミスすると,PAR 7に設定された実アドレスを
使用して第１のキャッシュ同様の索引がP2AA 11,比較回
路（P2EQ）41で行われ，ヒットならゲート回路35,42お
よび43がオンとなり,P2H 22をセットして，第２のデー
タアレイP2DA 12から選択回路36を通してPDAR 14にセッ
トされたデータを有効とし，第１のデータアレイ（L1D
A）４への書込みレジスタ（LDW）５および要求元への転
送のためデータ整列回路（ALN）16からRDR 15へデータ
を転送する。また,P2AA 11,P2EQ 41での索引がミスな
ら，ゲート回路35がオフし，ゲート回路39がオンとなり
CM23をセットして，主メモリへのデータロード要求をMA
C 17の制御により行い，主メモリからのデータを第２の
データアレイ（P2DA）12への書込みレジスタ（PDW）９
および第１のデータアレイへの転送のためPDAR 14にセ
ットし,PDAR 14からLDW 5（L1DA 4への書込み）とRDR15
へセットして要求元へデータを送出する。
使用して第１のキャッシュ同様の索引がP2AA 11,比較回
路（P2EQ）41で行われ，ヒットならゲート回路35,42お
よび43がオンとなり,P2H 22をセットして，第２のデー
タアレイP2DA 12から選択回路36を通してPDAR 14にセッ
トされたデータを有効とし，第１のデータアレイ（L1D
A）４への書込みレジスタ（LDW）５および要求元への転
送のためデータ整列回路（ALN）16からRDR 15へデータ
を転送する。また,P2AA 11,P2EQ 41での索引がミスな
ら，ゲート回路35がオフし，ゲート回路39がオンとなり
CM23をセットして，主メモリへのデータロード要求をMA
C 17の制御により行い，主メモリからのデータを第２の
データアレイ（P2DA）12への書込みレジスタ（PDW）９
および第１のデータアレイへの転送のためPDAR 14にセ
ットし,PDAR 14からLDW 5（L1DA 4への書込み）とRDR15
へセットして要求元へデータを送出する。
次にL1AA 3の索引でヒットした場合の動作を説明す
る。
る。
L1AA 3でヒットした場合，即ちL1DA 4の内容を有効と
することはできない。何故なら,L1AA 3は論理アドレス
で管理しているため，ソフトウエアによる論理アドレス
と実アドレスの対応変更処理時に第１キャッシュを全ク
リアせず処理するため，および異る論理アドレスで同一
実アドレスが許されるシステムではストアによる第１キ
ャッシュへの反映が唯一の論理アドレスエントリのみし
かできないため,L1AA 3の索引のみでは100％の有効性は
保証できない。従って，実アドレス管理された第２キャ
ッシュ（第１キャッシュエントリを包含して第１キャッ
シュより大容量）による確認処理が必要となる。
することはできない。何故なら,L1AA 3は論理アドレス
で管理しているため，ソフトウエアによる論理アドレス
と実アドレスの対応変更処理時に第１キャッシュを全ク
リアせず処理するため，および異る論理アドレスで同一
実アドレスが許されるシステムではストアによる第１キ
ャッシュへの反映が唯一の論理アドレスエントリのみし
かできないため,L1AA 3の索引のみでは100％の有効性は
保証できない。従って，実アドレス管理された第２キャ
ッシュ（第１キャッシュエントリを包含して第１キャッ
シュより大容量）による確認処理が必要となる。
以下確認処理の詳細をケース別に説明する。
a.P2AA 11索引がミスのとき， 第１キャッシュに登録されている論理アドレスの実ア
ドレス対応が変更されたとき発生し,P2DA 12にも有効デ
ータが存在しないため,L1AA 3ミス/P2AA 11ミスと同
様，主メモリからのデータロード要求を行い，第１およ
び第２キャッシュへ登録し直す。
ドレス対応が変更されたとき発生し,P2DA 12にも有効デ
ータが存在しないため,L1AA 3ミス/P2AA 11ミスと同
様，主メモリからのデータロード要求を行い，第１およ
び第２キャッシュへ登録し直す。
b.P2AA 11索引がヒットし,L2AA 10索引がミスのとき， 第１キャッシュに登録されている論理アドレスと異な
る論理アドレスが第２キャッシュに登録されているた
め，第１キャッシュへのストアが正しく反映されていな
い。従って,L1AA 3ミス/P2AA 11ヒットと同様,P2DA 12
からのデータを有効として第１キャッシュの登録をし直
す。
る論理アドレスが第２キャッシュに登録されているた
め，第１キャッシュへのストアが正しく反映されていな
い。従って,L1AA 3ミス/P2AA 11ヒットと同様,P2DA 12
からのデータを有効として第１キャッシュの登録をし直
す。
c.P2AA 11索引がヒットし,L2AA 10索引がヒットのと
き， 第１キャッシュと第２キャッシュの登録論理アドレス
が同一であり，第１キャッシュの読出しデータが有効で
あることを,C2H 21をセットして演算部へ報告する。
き， 第１キャッシュと第２キャッシュの登録論理アドレス
が同一であり，第１キャッシュの読出しデータが有効で
あることを,C2H 21をセットして演算部へ報告する。
以上説明したように本発明は，プロセッサ内に高速マ
シンサイクルに適した小容量の論理アドレス管理の第１
のキャッシュと，ヒット率を高めるための大容量の実ア
ドレス管理の第２のキャッシュによる階層化キャッシュ
構造とすることにより，プロセッサのマシンサイクルを
キャッシュアクセスネックとさせず，かつ第１キャッシ
ュのアクセスタイムを削減でき，システムの高性能化が
期待できる。
シンサイクルに適した小容量の論理アドレス管理の第１
のキャッシュと，ヒット率を高めるための大容量の実ア
ドレス管理の第２のキャッシュによる階層化キャッシュ
構造とすることにより，プロセッサのマシンサイクルを
キャッシュアクセスネックとさせず，かつ第１キャッシ
ュのアクセスタイムを削減でき，システムの高性能化が
期待できる。
第１図は本発明の一実施例による階層化キャッシュ装置
の構成を示すブロック図である。 １……論理アドレスレジスタ（LAR）,2……アドレス変
換バッファ（TLB）,3……第１のディレクトリ（L1AA）,
4……第１のデータアレイ（L1DA）,5……書込みレジス
タ（LDW）,6……論理アドレスレジスタ（LAB）,7……実
アドレスレジスタ（PAR）,8……第１のデータアレイ読
出しデータレジスタ（LDAR）,9……書込みレジスタ（PD
W）,10……第２のディレクトリ（L2AA）,11……第２の
ディレクトリ（P2AA）,12……第２のデータアレイ（P2D
A）,13……レジスタ（MRQA）,14……レジスタ（PDAR）,
15……データ送出レジスタ（RDR）,16……データ整列回
路（ALN）,17……制御回路（MAC）,20……第１のキャッ
シュ索引ミス検出フリップフロップ（C1H）,21……フリ
ップフロップ（C2H）,22……フリップフロップ（P2H）,
23……フリップフロップ（CM）,30……比較回路（TE
Q）,31……比較回路（L1EQ）,32……選択回路,33,34,35
……ゲート回路,36……選択回路,37,38,39……ゲート回
路,40……比較回路（L2EQ）,41……比較回路（P2EQ）,4
2,43……ゲート回路。
の構成を示すブロック図である。 １……論理アドレスレジスタ（LAR）,2……アドレス変
換バッファ（TLB）,3……第１のディレクトリ（L1AA）,
4……第１のデータアレイ（L1DA）,5……書込みレジス
タ（LDW）,6……論理アドレスレジスタ（LAB）,7……実
アドレスレジスタ（PAR）,8……第１のデータアレイ読
出しデータレジスタ（LDAR）,9……書込みレジスタ（PD
W）,10……第２のディレクトリ（L2AA）,11……第２の
ディレクトリ（P2AA）,12……第２のデータアレイ（P2D
A）,13……レジスタ（MRQA）,14……レジスタ（PDAR）,
15……データ送出レジスタ（RDR）,16……データ整列回
路（ALN）,17……制御回路（MAC）,20……第１のキャッ
シュ索引ミス検出フリップフロップ（C1H）,21……フリ
ップフロップ（C2H）,22……フリップフロップ（P2H）,
23……フリップフロップ（CM）,30……比較回路（TE
Q）,31……比較回路（L1EQ）,32……選択回路,33,34,35
……ゲート回路,36……選択回路,37,38,39……ゲート回
路,40……比較回路（L2EQ）,41……比較回路（P2EQ）,4
2,43……ゲート回路。
Claims (1)
- 【請求項１】論理アドレスで登録データを管理する第１
のディレクトリを含む第１のキャッシュと、実アドレス
で登録データを管理する第２のディレクトリを含む第２
のキャッシュと、該第２のキャッシュの登録データを論
理アドレスで管理する第３のディレクトリと、実アドレ
スで索引される前記第２のキャッシュからの前記第２お
よび第３のディレクトリ索引結果を用いて前記第１のキ
ャッシュからの索引結果の有効性を確認する手段と、前
記第１のキャッシュの索引データが無効化されたとき前
記第２のディレクトリ索引結果により前記第２のキャッ
シュまたは主メモリからの索引データを得る手段とを有
することを特徴とする階層化キャッシュ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62207382A JP2629727B2 (ja) | 1987-08-22 | 1987-08-22 | 階層化キャッシュ装置 |
| FR888811094A FR2619641B1 (fr) | 1987-08-22 | 1988-08-22 | Dispositif de cache hierarchique |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62207382A JP2629727B2 (ja) | 1987-08-22 | 1987-08-22 | 階層化キャッシュ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6451544A JPS6451544A (en) | 1989-02-27 |
| JP2629727B2 true JP2629727B2 (ja) | 1997-07-16 |
Family
ID=16538804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62207382A Expired - Lifetime JP2629727B2 (ja) | 1987-08-22 | 1987-08-22 | 階層化キャッシュ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2629727B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2617425B2 (ja) | 1994-08-03 | 1997-06-04 | 株式会社ジーデイーエス | 電荷転送素子を用いた乗算器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922315B2 (ja) * | 1979-07-18 | 1984-05-25 | 富士通株式会社 | バツフア記憶制御方式 |
| JPS57117170A (en) * | 1981-01-10 | 1982-07-21 | Nec Corp | Processing system for buffer memory coincidence |
| JPS586570A (ja) * | 1981-07-02 | 1983-01-14 | Nec Corp | バツフアメモリ装置 |
-
1987
- 1987-08-22 JP JP62207382A patent/JP2629727B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6451544A (en) | 1989-02-27 |
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