JPH0449446A - 複数キャッシュ制御方式 - Google Patents
複数キャッシュ制御方式Info
- Publication number
- JPH0449446A JPH0449446A JP2160146A JP16014690A JPH0449446A JP H0449446 A JPH0449446 A JP H0449446A JP 2160146 A JP2160146 A JP 2160146A JP 16014690 A JP16014690 A JP 16014690A JP H0449446 A JPH0449446 A JP H0449446A
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- JP
- Japan
- Prior art keywords
- cache
- circuit
- signal line
- hit
- processor
- Prior art date
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 13
- 230000002457 bidirectional effect Effects 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 101150027973 hira gene Proteins 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数キャッシュ制御方式、特に仮想アドレス方
式を採用し、複数キャッシュ回路を有する中央処理装置
における複数キャッシュ制御方式に関する。
式を採用し、複数キャッシュ回路を有する中央処理装置
における複数キャッシュ制御方式に関する。
従来この種の複数キャッシュ制御方式には、命令とオペ
ランドという区別があった。すなわち、命令キャッシュ
きデータキャッシュといった区別があって、それぞれで
メモリアクセスの局所性が異なる点に着目してキャッシ
ュを分けて使用することによってヒツト率の向上を計っ
ていた。
ランドという区別があった。すなわち、命令キャッシュ
きデータキャッシュといった区別があって、それぞれで
メモリアクセスの局所性が異なる点に着目してキャッシ
ュを分けて使用することによってヒツト率の向上を計っ
ていた。
上述した従来の複数キャッシュ制御方式では、データキ
ャッシュに登録されるデータとしてプロセスに固有なロ
ーカルデータとプロセス間で共有するグローバルなデー
タとが区別されていなく、データキャッシュ内のデータ
は一様に扱われる。
ャッシュに登録されるデータとしてプロセスに固有なロ
ーカルデータとプロセス間で共有するグローバルなデー
タとが区別されていなく、データキャッシュ内のデータ
は一様に扱われる。
これらのローカル／グローバルデータではメモリアクセ
スの局所性が異なっており、別々のデータキャッシュに
登録した方がヒツト率を向上させることができるが、従
来の方式ではできない。また、命令キャッシュにはユー
ザプログラムの命令とＯ８のカーネルコードが登録され
ているが、これらを区別して別々の命令キャッシュを使
用することでキャッシュのヒツト率を向上させようとし
ても、従来のキャッシュ制御方式ではそれが容易には出
来ない。
スの局所性が異なっており、別々のデータキャッシュに
登録した方がヒツト率を向上させることができるが、従
来の方式ではできない。また、命令キャッシュにはユー
ザプログラムの命令とＯ８のカーネルコードが登録され
ているが、これらを区別して別々の命令キャッシュを使
用することでキャッシュのヒツト率を向上させようとし
ても、従来のキャッシュ制御方式ではそれが容易には出
来ない。
本発明の方式は、仮想アドレス方式を採用し、かつ複数
キャッシュ回路を有する中央処理装置における複数キャ
ッシュ制御方式において、プロセッサと前記キャッシュ
回路とがアドレス信号線と双方向のデータ信号線とで接
続されており、 仮想アドレス変換を行うためのページテーブルエントリ
に、対応するページが複数種あるキャッシュ回路のどの
キャッシュメモリに登録されるのかを指定するキャッシ
ュ指定ビットを設けており、 キャッシュメモリアクセス時に、前記キャッシュ指定ビ
ットの内容に応じて、前記プロセッサから前記複数種の
キャッシュ回路の各々に対して、そのキャッシュ回路が
選択されたことを伝えるキャッシュ選択伝達信号線を有
し、 前記キャッシュ回路は、前記キャッシュ選択伝達信号線
によって該キャッシュ回路が選択された場合に限り、 ヒツトミスヒツトの判定結果をヒツトミスヒツト結果信
号線にて出力し、また 読み出しデータを前記データ信号線に出方し、キャッジ
−リード時に、前記複数のキャッシュ回路からの前記ヒ
ツトミスヒツト結果信号線を入力として、その信号に基
づいてキャッシュがらのリードデータが確定するタイミ
ングを前記プロセッサに対してキャッシュリードタイミ
ング伝達信号線にて伝える複数キャッシュ制御部を有す
ることとを特徴とする。
キャッシュ回路を有する中央処理装置における複数キャ
ッシュ制御方式において、プロセッサと前記キャッシュ
回路とがアドレス信号線と双方向のデータ信号線とで接
続されており、 仮想アドレス変換を行うためのページテーブルエントリ
に、対応するページが複数種あるキャッシュ回路のどの
キャッシュメモリに登録されるのかを指定するキャッシ
ュ指定ビットを設けており、 キャッシュメモリアクセス時に、前記キャッシュ指定ビ
ットの内容に応じて、前記プロセッサから前記複数種の
キャッシュ回路の各々に対して、そのキャッシュ回路が
選択されたことを伝えるキャッシュ選択伝達信号線を有
し、 前記キャッシュ回路は、前記キャッシュ選択伝達信号線
によって該キャッシュ回路が選択された場合に限り、 ヒツトミスヒツトの判定結果をヒツトミスヒツト結果信
号線にて出力し、また 読み出しデータを前記データ信号線に出方し、キャッジ
−リード時に、前記複数のキャッシュ回路からの前記ヒ
ツトミスヒツト結果信号線を入力として、その信号に基
づいてキャッシュがらのリードデータが確定するタイミ
ングを前記プロセッサに対してキャッシュリードタイミ
ング伝達信号線にて伝える複数キャッシュ制御部を有す
ることとを特徴とする。
次に図面を参照しながら本発明の詳細な説明する。
第１図は本発明の一実施例のブロック図を表す。
１はプロセッサで、２は複数キャッシュ制御部、３と４
はそれぞれキャッシュ回路、５はプロセッサ１とキャッ
シュ回路３，４を接続する双方向バスであるデータ信号
手段で、６はプロセッサからキャッシュ回路３，４へ出
力するアドレス信号線である。７はプロセッサ１がらキ
ャッシュ回路３，４に出力されるキャッシュ選択伝達信
号線、８と９はキャッシュ回路１と２から出力されるヒ
ツトミスヒツト結果信号線である。１ｏは複数キャッシ
ュ制御部２からプロセッサ１に導がれるキャッシュリー
ドタイミング伝達信号線である。
はそれぞれキャッシュ回路、５はプロセッサ１とキャッ
シュ回路３，４を接続する双方向バスであるデータ信号
手段で、６はプロセッサからキャッシュ回路３，４へ出
力するアドレス信号線である。７はプロセッサ１がらキ
ャッシュ回路３，４に出力されるキャッシュ選択伝達信
号線、８と９はキャッシュ回路１と２から出力されるヒ
ツトミスヒツト結果信号線である。１ｏは複数キャッシ
ュ制御部２からプロセッサ１に導がれるキャッシュリー
ドタイミング伝達信号線である。
キャッシュ回路３，４はデータアレイ、アドレスアレイ
、ヒツトミスヒツト検出回路、キャッシュのリードライ
ト制御部などを含んでいる。プロセッサ１〜キャッシュ
回路３，４間で、通常のキャッシュと同様のリードライ
トなどの制御信号は省略されている。
、ヒツトミスヒツト検出回路、キャッシュのリードライ
ト制御部などを含んでいる。プロセッサ１〜キャッシュ
回路３，４間で、通常のキャッシュと同様のリードライ
トなどの制御信号は省略されている。
第２図は仮想アドレス変換用のページテーブルのエント
リのファーマットの一例を示している。
リのファーマットの一例を示している。
特にその内の２ビツトがキャッシュ指定ビットで、該当
するページがキャッシュ回路３に登録されるべきかキャ
ッシュ回路４に登録されるべきかを表している。これら
は必ずどちらか一方だけが「１」となっている。
するページがキャッシュ回路３に登録されるべきかキャ
ッシュ回路４に登録されるべきかを表している。これら
は必ずどちらか一方だけが「１」となっている。
プロセッサ１は仮想アドレスをサポートしており、キャ
ッシュ回路３，４をアクセスするときはアドレス変換ペ
ージテーブルを参照する。更に、キャッシュ回路３及び
４が物理キャッシュであれば、キャッシュアクセスに際
してページテーブルを用いて論理アドレスを物理アドレ
スに変換する。この時プロセッサ１は、ページテーブル
エントリのキャッシュ指定ビットを参照して、その値を
キャッシュ選択伝達信号線７にてキャッシュ回路１及び
２に出力する。
ッシュ回路３，４をアクセスするときはアドレス変換ペ
ージテーブルを参照する。更に、キャッシュ回路３及び
４が物理キャッシュであれば、キャッシュアクセスに際
してページテーブルを用いて論理アドレスを物理アドレ
スに変換する。この時プロセッサ１は、ページテーブル
エントリのキャッシュ指定ビットを参照して、その値を
キャッシュ選択伝達信号線７にてキャッシュ回路１及び
２に出力する。
もしページテーブルエントリのキャッシュ回路３のビッ
トが「１」だったとすると、キャッシュ選択伝達信号線
７にてキャッシュ回路３側が選択されて、キャッシュ回
路３のキャッシュメモリだけがアクセスされる。このと
きヒツトミスヒツトはキャッシュ回路３だけが判定して
、その結果をヒツトミスヒツト結果信号線８にて複数キ
ャッシュ制御部２に通知する。
トが「１」だったとすると、キャッシュ選択伝達信号線
７にてキャッシュ回路３側が選択されて、キャッシュ回
路３のキャッシュメモリだけがアクセスされる。このと
きヒツトミスヒツトはキャッシュ回路３だけが判定して
、その結果をヒツトミスヒツト結果信号線８にて複数キ
ャッシュ制御部２に通知する。
ここでミスヒツトであれば、必要なデータがメモリから
キャッシュ回路３に到達するまでキャッシュリードタイ
ミング伝達信号線１０にてプロセッサ１を持たせる。同
様にキャッシュ回路４が選択されている場合には、キャ
ッシュ回路４の方だけがアクセスされる。
キャッシュ回路３に到達するまでキャッシュリードタイ
ミング伝達信号線１０にてプロセッサ１を持たせる。同
様にキャッシュ回路４が選択されている場合には、キャ
ッシュ回路４の方だけがアクセスされる。
以上説明したように、本発明では仮想アドレスのページ
単位に登録されるキャッシュを選択することができる。
単位に登録されるキャッシュを選択することができる。
この選択はページテーブルエントりで指定され、ソフト
ウェア特にオペレーティングシステムはこの指定ビット
を効率的に複数のキャッシュを活用することができる。
ウェア特にオペレーティングシステムはこの指定ビット
を効率的に複数のキャッシュを活用することができる。
例えば、命令キャッシュをユーザプログラムとＯＳカー
ネルとで分けて使うために、ユーザプログラムのページ
エントリにキャッシュ回路３を割付け、カーネルにはキ
ャッシュ回路４を割り付けることかできる。ユーザプロ
グラムとカーネルとでメモリをアクセスする領域が大き
く異なっていて、またユーザ／カーネル間のスイッチが
頻繁であれば、この様に別々のキャッシュを使うことで
ヒツト率を向上されることができる。
ネルとで分けて使うために、ユーザプログラムのページ
エントリにキャッシュ回路３を割付け、カーネルにはキ
ャッシュ回路４を割り付けることかできる。ユーザプロ
グラムとカーネルとでメモリをアクセスする領域が大き
く異なっていて、またユーザ／カーネル間のスイッチが
頻繁であれば、この様に別々のキャッシュを使うことで
ヒツト率を向上されることができる。
またユーザプログラムにローカルなデータとプログラム
間で共有するグローバルなデータとを区別してキャッシ
ュを使い分けることで、マルチプロセッサでキャッシュ
の内容の一貫性を維持するために必要なハードウェア量
を削減できる。
間で共有するグローバルなデータとを区別してキャッシ
ュを使い分けることで、マルチプロセッサでキャッシュ
の内容の一貫性を維持するために必要なハードウェア量
を削減できる。
一貫性を維持する目的で通常バスの動作とキャッシュに
登録されているデータとを比較する機構がマルチプロセ
ッサのキャッシュには必要だが、データキャッシュをロ
ーカルとグローバルに分けることで一貫性を心配すべき
グローバルデータキャッシュだけに比較ハードウェア機
構を用意すればよいことになる。更にローカル／グロー
バルでメモリアクセスの局所性が異なっているので、デ
ータキャッシュをローカル／グローバルで分けて使うこ
とでヒツト率を向上させることもでき一〇− る。
登録されているデータとを比較する機構がマルチプロセ
ッサのキャッシュには必要だが、データキャッシュをロ
ーカルとグローバルに分けることで一貫性を心配すべき
グローバルデータキャッシュだけに比較ハードウェア機
構を用意すればよいことになる。更にローカル／グロー
バルでメモリアクセスの局所性が異なっているので、デ
ータキャッシュをローカル／グローバルで分けて使うこ
とでヒツト率を向上させることもでき一〇− る。
第１図は本発明の一実施例のブロック図、第２図はペー
ジテーブルエントリの一例を示す図である。 １・・・プロセッサ、２・・・複数キャッシュ制御部、
３・・・キャッシュ回路、４・・・キャッシュ回路、５
・・・データ信号線、６・・・アドレス信号線、７・・
・キャッシュ選択伝達信号線、８・・・ヒラ１−ミスヒ
ツト結果伝達線、９・・・ヒツトミスヒツト結果伝達線
、１０・・・キャッシュリードタイミング伝達線。
ジテーブルエントリの一例を示す図である。 １・・・プロセッサ、２・・・複数キャッシュ制御部、
３・・・キャッシュ回路、４・・・キャッシュ回路、５
・・・データ信号線、６・・・アドレス信号線、７・・
・キャッシュ選択伝達信号線、８・・・ヒラ１−ミスヒ
ツト結果伝達線、９・・・ヒツトミスヒツト結果伝達線
、１０・・・キャッシュリードタイミング伝達線。
Claims (1)
- 【特許請求の範囲】 仮想アドレス方式を採用し、かつ複数キャッシュ回路を
有する中央処理装置における複数キャッシュ制御方式に
おいて、 プロセッサと前記キャッシュ回路とがアドレス信号線と
双方向のデータ信号線とで接続されており、 仮想アドレス変換を行うためのページテーブルエントリ
に、対応するページが複数種あるキャッシュ回路のどの
キャッシュメモリに登録されるのかを指定するキャッシ
ュ指定ビットを設けており、 キャッシュメモリアクセス時に、前記キャッシュ指定ビ
ットの内容に応じて、前記プロセッサから前記複数種の
キャッシュ回路の各々に対して、そのキャッシュ回路が
選択されたことを伝えるキャッシュ選択伝達信号線を有
し、 前記キャッシュ回路は、前記キャッシュ選択伝達信号線
によって該キャッシュ回路が選択された場合に限り、 ヒットミスヒットの判定結果をヒットミスヒット結果信
号線にて出力し、また 読み出しデータを前記データ信号線に出力し、キャッシ
ュリード時に、前記複数のキャッシュ回路からの前記ヒ
ットミスヒット結果信号線を入力として、その信号に基
づいてキャッシュからのリードデータが確定するタイミ
ングを前記プロセッサに対してキャッシュリードタイミ
ング伝達信号線にて伝える複数キャッシュ制御部を有す
ることとを特徴とする複数キャッシュ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160146A JPH0449446A (ja) | 1990-06-19 | 1990-06-19 | 複数キャッシュ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160146A JPH0449446A (ja) | 1990-06-19 | 1990-06-19 | 複数キャッシュ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0449446A true JPH0449446A (ja) | 1992-02-18 |
Family
ID=15708866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2160146A Pending JPH0449446A (ja) | 1990-06-19 | 1990-06-19 | 複数キャッシュ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0449446A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002008911A1 (fr) * | 2000-07-24 | 2002-01-31 | Hitachi,Ltd | Systeme de traitement de donnees |
| US6351788B1 (en) | 1996-10-30 | 2002-02-26 | Hitachi, Ltd. | Data processor and data processing system |
-
1990
- 1990-06-19 JP JP2160146A patent/JPH0449446A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6351788B1 (en) | 1996-10-30 | 2002-02-26 | Hitachi, Ltd. | Data processor and data processing system |
| WO2002008911A1 (fr) * | 2000-07-24 | 2002-01-31 | Hitachi,Ltd | Systeme de traitement de donnees |
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