JPH02291044A - 大域データ複写および２レベルのアドレス変換装置を備えた多重プロセッサ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、大域データ複写（ｒｅｐｌｉｃａｔｉｏｎ）
および２レベルのアドレス変換装置を有する多重フロセ
ッサ・システムに関する。

それぞれ相互に連結されて通信バスを介して通信する複
数のプロセッサが複数のプロセスを同時に実行するため
半独立的あるいは独立的に作動ずる多重プロセソサ・デ
ータ処理システムは公知である。

多重プロセッサは、高性能を達成するために使用される
。

多重プロセッサ・システムは、「堅く接続された」もの
として文献に定義されるアーキテクチャから「緩やかに
接続された」ものまでに及ぶいくつかのアーキテクチャ
形態を取り得る。

両方のアーキテクチャは、利点と欠点を有する。

このような欠点を克服するため、メモリーの如きいくつ
かの資゛源がプロセソザ間に分散されるもブロセソサに
より共用される「堅く接続された」アーキテクチャか提
案されてきた。

大域データ複写の概念が導入されるヨーロッパ特許出願
第Ａ−８８１１８０５８．　２号に記載されたアーキテ
クチャにより、更なる改善が達成された。

局部的な資源を共有するアーキテクチャにおいては、共
有された局部メモリー、特に各局部メモリーは、更に多
くのプロセッサにより使用されるデータのコピーを含む
。

これらのデータは大域と定義される。

各プロセッサは、システム・バスにアクセスすることを
必要とせずに、読出しのため大域データにアクセスし得
る。

この種のアーキテクチャにおいては、局部メモリーの各
々における大域データの一貫性即ち同一性を確かめる問
題か生じる。

１つの大域データが局部メモリーに生成あるいは修正さ
れる度に、このデータは、前掲のヨーロッパ特許出願な
らびに１９８８年１１月１１日出願のイタリア国特許出
願第２２６５２Ａ／８８号に記載された特徴を構成する
多重即ち大域書込みの手順および装置により他の全ての
局部メモリーにおいて複写あるいは修正されねばならな
い。

本発明は、局部資瞭を共有した多重プロセンザ・システ
ムの各局部メモリーにおける大域データの複写により生
しる別の問題の解決をその目的とする。この問題は、局
部メモリーの各々の物理的空間における大域データの割
付けに存在し、今日のデータ処理システムにおける仮想
記憶概念の使用を理由として起生ずる。

プログラム・レベルにおいては、命令シーケンスおよび
使用される情報のセットが論理アドレスにより識別され
、このアドレスはメモリー容量ならびにいくつかの情報
項目のメモリー内の有効な物理的割付けとは完全に独立
している。

いくつかの処理装置によるプロセスの実行は、常にでは
なくとも、一般に基準として論理アドレスを使用するこ
とにより行われる。

一般にＭＭＵまたはＡＴＢ　（アドレス変換バッファ）
として知られるメモリー管理装置が、論理アドレスを物
理的アドレスへ変換する。

この場合、ＭＭＵはまたメモリーからの要求した情報の
逸失またはその無効状態を信号することもできる。

ＭＭＭ　（メモリー管理モジュール）と呼ばれるオペレ
ーティング・システムあるいは管理プログラムの一部が
、必要に応じてＭＭＵの状態を管理して、論理アドレス
と物理的アドレス間の関係を確立する。

このように取扱われる格納場所の単位は通常は４キロバ
イトの１ページである。

換言すれば、アドレス変換はアドレスの一部について行
われる。「オフセット」と呼ばれるアドレスの最下位部
分は物理的アドレスおよび論理アドレスの双方において
一致する。

局部メモリーを有する多重プロセッサ・システムにおい
ては、各プロセッサはそれ自体のＭＭＵを持ち、それ自
体の局部メモリーを自動的に管理する。

実行されるプロセス／プログラムに応じて、プロセッサ
はどの情報をそれ自体の局部メモリーに置きどの物理的
格納場所に置かねばらないかを決定する。

このような自動操作は、メモリー資源の有効な使用のた
め必要であるが、局部資源が共有され大域データが局部
メモリーの各々において複写される場合には、大域デー
タの割付けにある問題を惹起する。

それ自体の局部メモリーに１組の大域データを生成して
、これらをそれ自体の要求に従って局部メモリーの物理
的空間に割り振る各プロセッサは、他のプロセッサの局
部メモリーの対応する物理的空間を使用できるようにし
なければならない。

他のメモリーの物理的空間は、生成された大域データの
複写が格納される同じ物理的アドレスにより定義されね
ばならない。

この問題は、大域データの割当てのための各メモリーの
同じア・ドレスを有する予め定めた物理的空間の各局部
メモリーにおける事前の予約により解決することができ
る。

しかし、このような試みは融通が利かず、メモリーの無
駄をもたらす結果となる。

これは、メモリー空間の大域データに対する予約を必要
とし、例え状況に従って実際の必要が少なくても、大域
データの最大予測量の割付けを満足させる必要がある。

この問題は、大域データがネットワークと接続された各
ブロセソサの局部メモリーに複写されるデータ処理ネッ
トワークについて記載するヨーロッパ特許出願第００９
２８９５号により克服されるが、大域データの更新操作
は物理的アドレスの代わりに仮想アドレスの使用により
行われる。

換言すれば、大域データの更新を意図するプロセッサは
、プロセッサ相互通信チャネル上で物理的アドレスでは
なく仮想アドレスにより同じデータを照合する。

各プロセッサのメモリー管理装置は、独立的な方法にお
いて論理アドレスを物理的アドレスに変換し、その結果
各プロセッサは異なる物理的アドレスにおいて同じ大域
データを自由に割付けることができる。

この解決法は重大な欠点を有する。即ち、いくつかのプ
ロセッサが同じ仮想アドレスを持つ同じ大域データを照
合しなければならない。

更に、アドレス変換装置ＭＭＵは、関連するプロセッサ
および相互通信チャネルの双方からアクセスできねばな
らず、明白なアクセスの競合を伴い、これが例えばキャ
ッシュが相互通信チャネルから使用される時、キャッシ
ュに対するアクセスによりＭＭＵがプロセッサ内から使
用されることを妨げる。

更に、マイクロプロセッサと共に単一チップにＭＭＵを
集積する場合はしばしば、チップの外部からのＭＭＵに
対するアクセスはできない。

物理的アドレスおよび仮想アドレス間の相互通信チャネ
ル・レベ・ルにおける差別の如き他の問題が考慮されて
いない。

スを 変換する、 ２レヘルのアドレス変換装置による上記の制約の第１の
ものを排除する可能性について記載しているが、このよ
うな概念を実現する方法については説明しない。

本発明によれば、ＭＭＵが自らのプロセソサにより排他
的に使用される状態を維持するプロセッサ・アーキテク
チャ内のＭＭＵの使用および構成上のとんな性格の制約
および競合も生しることなく、大域データを自由に割付
ける問題は、多重ブロセソザ・ンステムに２レヘルのア
ドレス変換および大域データの場合でかつ大域データの
みの場合に２つの変換レベルを有する変換基準を提供す
ることにより克服される。即ち、論理アドレスまたは仮
想アドレスは（物理的アドレスと差別するだけの目的で
）「リアル」として定義されるアドレスに最初の変換操
作により変換される。

その後、このリアル・アドレスは、第２の変換操作によ
って物理的アドレスへ変換される。局部データの場合は
、仮想アドレスは直接物理的アドレスに変換される。

リアルおよび物理的アドレスは、アドレスの一部（１ビ
ソ１・以上）か１つのアドレスがリアル・アドレスかあ
るいは物理的アドレスかを検出することを可能にし、ま
た最初の瞬間に第２の操作（リアル・アドレスから物理
的アドレスへの変換〕の実行を惹起するようなフォーマ
ントを有する。

これらの操作は、それぞれ複数からなる２組のＭＭＵに
より行われる。

各々がシステムの１つのプロセソザと関連しかつ関連す
るプロセッサにより排他的にアドレス指定される第１の
複数のＭＭＵを用いて、論理アドレスを物理的アドレス
へ、あるいは大域データの場合は、リアル・アドレスへ
変換する。

各々がシステムの局部メモリーの１つと関連しかつ第１
の組のＭＭＵのどれかにより（従って、システム・バス
を介して、関連するプロセンサあるいは他のプロセッサ
により）生成されるリアル・アドレスによりアドレス指
定される第２の組の変換装置は、リアル・アドレスをそ
れぞれ関連する局部メモリーに特定の物理的アドレスへ
変換するため使用される。このように、各大域データは
、１つのリアル・アドレスが関連する（各プロセッサ毎
に異なり得る）１つの論理アドレス、およびシステムの
局部メモリー毎に１つの一般に個々に異なる複数の物理
的アドレスで特徴付けられる。

このように、同じ大域データの各コピーは、各局部メモ
リーで異なる物理的アドレスに物理的に割付けることか
でき、この割付けはそれ自体の局部メモリーの占有状態
の関数としてシステムの各プロセッサにより自動的に行
うことができる。

更にまた、リアル・アドレスは論理アドレスとは異なり
、使用できる物理的メモリー空間より遥かに大きな論理
的／仮想的空間において１つの情報を識別するに充分な
ビット数からなる周知の情報であるため、リアル・アド
レスは、局部メモリーの有効サイズ即ち容量と関連する
ビット数、従って比較的小さなビット数からなる。

従って、第２のレベルのアドレス変換’Ｊ　Ｗは、小さ
な容量を持ちリアル・アドレスを完全に包含するスタチ
ック・ランダム・アクセス（ＲＡＭ）メモリーにより実
現することかできる。

このようなメモリーにおいて、スタチック変換メモリー
に対するアドレスとして使用される可能なとのリアル・
アドレスとも関連する局部メモリーの物理的アドレスが
格納され読出される。

従って、第２のレベルのアドレス変換装置は単純な変換
テーブルの如くに働く。

これは、従来の形式のＭＭＵの構造および管理的な複雑
さを必要としない。

本発明の更に別の特質によれば、リアル・アドレスを物
理的アドレスに変換する変換装置は更にメモリー・モジ
ュール選択装置として作動し、この選択は物理的アドレ
スとリアル・アドレス間の関係の関数として予め定めら
れている。

換言すれば、物理的アドレスはどのメモリモジュールが
選択されねばならないかを確立するため使用できること
を必要とせず、この選択はリアル・アドレスの知識によ
り行うことができる。

このように、リアル・アドレスから物理的アドレスへの
変換に必要な時間、即ち第２のレベルのアドレス変換装
置の読出し時間は、モジュールの選択のためのアドレス
復号時間とオーバーラップする。

読出しプロセスにおける遅れを付加することなく、時間
的な観点から完全に「トランスパレント」である。

本発明の上記および他の特徴および利点については、望
ましい実施態様の以降の記述ならびに添付図面から更に
明瞭となるであろう。

（実施例） 第１図においては、システムは相互にシステム・バス５
を介して接続された４個の中央処理装置（ＣＰＵＯ、Ｃ
ＰＵＩ、ＣＰＵ２、ＣＰＵ３）１、２、３、４からなっ
ている。

いくつかのＣＰＵが１つのタイミング装置６により調時
されている。

ＣＰＵＯは、マイクロプロセッサ７　（ＭＰＵＯ）と、
メモリー・アドレス管理装置９　（ＭＭＵＯ）と、局部
メモリー８　（ＬＭＯ）と、局部バス・アービタ１３と
、インターフェース兼調停装置１０とからなっている。

マイクロプロセノサ７は、調停装置１３により調停され
る局部バス１１により局部メモリー８およびインターフ
ェース装置１０と通信する。

マイクロプロセッサ７は、他のＣＰＵに関して情報を出
し入れしかつ他のＣＰＵの局部メモリーあるいはシステ
ム・バスと接続されたディスク装置２１のコント口・−
ラ２０、キーボード２４を持つディスプレイ２３のコン
トローラ２２、回線コントローラ２５、プリンタ２７の
コントローラ２６の如き周辺制御装置に対するアクセス
を行うため、インターフェース装置１０を介してシステ
ム・バスに対してアクセスできる。

インターフェース装置１０は、他のＣＰＵの対応する装
置と共に、いくつかのＣＰＵによるシステム・バスに対
するアクセスを調停しかつシステム・バス上の通信プロ
トコルを管理する。

インターフェース装置１０を介して、ＣＰＵＯ以外のＣ
ＰＵはＣＰＵＯの局部バス１１への、またこれから局部
メモリー８へのアクセスを行うことができる。

第１図ににおいてプロセッサ７と別の装置として示され
るアドレス管理装置９は、プロセッサ７と一体とするこ
とができる。　例えば、これは、プロセッサ７がコード
番号ＭＣ６０８３０として米国の企業Ｍｏｔｏｒｏｌａ
により市販される集積回路のマイクロブロセンサに存在
する。

アドレス管理装置９　（ＭＭＵＯ）に加えて、ＣＰＵＯ
は、局部メモリー８の一部として、大域データのリアル
・アドレスを物理的アドレスへ変換するための第２のア
ドレス変換装置即ち変換テーブル８Ａを含む。

本システムの他のＣＰＵは、ＣＰＵＯの１つと同じアー
キテクチャを有する。

このため、例えば、ＣＰＵ３は、局部メモリー１４（Ｌ
Ｍ３）と、プロセッサ１６（ＭＰＵ３）と、アドレス管
理装置１７（ＭＭＵ３）と、インターフェース装置２９
と、局部バス２８に対するアクセスを制御するアービタ
１５と、リアル・アドレスを物理的アドレスに変換する
第２の変換装置１４Ｂとからなっている。

第２図は、第１図のシステムにおいて使用され９および
１７の如きアドレス管理装置により生成される物理的ア
ドレスおよびリアル・アドレスのフォーマットを示して
いる。

物理的アドレスまたはリアル・アドレスは、３２ビット
（ビット０〜３１）からなっている。

■　（内部スペース用、ビット３１）、ＰＮ（プロセッ
サ番号用、ビット２９、３０）、およびＧ（大域用、ビ
ット２８）としてそれぞれ示される最上位ビット３１乃
至２８は、ビットＯ〜２７によりアドレス指定される空
間の性質を定義する。

下記の表は、いくつかの可能な形態のアドレスの内、本
発明の理解に関係するものを要約している。

本表において、記号１および０は論理的レベルの真偽値
と対応しており、Ｘは重要でない条件を示している。

ビット ３１．　３０　２９　２８　　　選択スペース　　アド
レスの性格１　　０　　０　　０　　　　　内部メモリ
ー一局部データ　　　　　　　物理的１　　０　　０　
　１　　　　　内部メモリ一一大域データ　　　　　　
　リ　アノレ１　　０　　１　　ｘ　　　　　内部レジ
スタ１　　１　　０　　Ｘ　　　　　丁／０周辺スペー
ス換言すれば、アドレスの最上位ピントは、システムの
物理的資源（ＣＰＵの局部メモリーレジスタ、■／Ｏ゛
周辺装置）を識別し、局部メモリーか選択された場合は
、これらビットは、アドレスが局部データあるいは大域
データと関連するかとうかを、また従ってＯ乃至２７の
ビットが物理的アドレスまたはリアル・アドレスと見做
されるかとうかを表示する。内部レジスタが選択される
場合は、最下位ビットＯ乃至２７あるいはその一部が情
報が読出されるか書込まれねばならない複数のレンスタ
の１−つの選択のためのコードを構成する。

内部レジスタのアドレス指定の典型的な事例は、アドレ
スを論理／仮想アドレスから物理的アドレスへ変換する
ため必要な情報でロードするためメモリー管理装置９、
１７のアドレス指定において生じる。同様に、Ｉ／Ｏ周
辺装置の選択の場合には、０乃至２７のビソト即ちその
一部が複数の装置間の１−つの選択のためのコードを形
成する。

別の内部あるいは局部メモリーが選択される場合には、
ビソ１−０乃至２７がバイ１・・レベルで２５６メガバ
イトまでの情報をアドレス指定するよう使用可能化され
る。

アドレス指定可能なメモリー空間は、概念的に各々４Ｋ
バイトからなる複数のページからなり、その結果ビソ１
・・フィールドＯ乃至１１が「オフセッ１−」即ち１ペ
ージ内の］−バイトのアドレスを’ｒ３１ｊ　成し、ま
たビット・フィールド１２乃至２７が１つのページ・ア
ドレスを構成するようにする。

論理アドレスの物理的アドレスへの変換に際して、常に
情報をメモリーにページ毎に割当てる基準に従う。

論理ページ・アドレスは物理的ページ・アドレスと関連
付けられ、「オフセット」は物理的アドレスと論理アド
レスの両方に対して等しい。

大域データの割付けにおいても同じ基準に従い、その結
果リアル・アドレスがアドレス変換、また物理的ページ
・アドレスにおける変換を要求するリアル・ページ・ア
ドレスにおいて変化しない「オフセノト」を構成するも
のと見做すことができる。

このような前提により、リアル・アドレスから物理的ア
ドレスへの変換のため、また全ての可能な物理的アドレ
スを完全に網羅するため第１図のアドレス変換装置８Ｂ
は、６４Ｋ（アドレス指定可能な場所）のエントリ容量
を有する変換メモリーに存在し得る。

この容量は、下記の制約の１つが課されるならば減少さ
れよう。即ち、 Ａ）各局部メモリーのアドレス指定可能なメモリ空間が
例え２５６メガバイトの大きさを有する場合でも、局部
メモリーの最大有効容量は小さくなり、例えば６４メガ
バイトとなる。

この場合、物理的ページ・アドレスまたはリアル・ペー
ジ・アドレスのビット２６、２７は余剰となる。

Ｂ）各局部メモリーの有効メモリー容量が２５６メガバ
イトであっても、大域データはその割付けのための１６
Ｋページと対応ずる最大６４メガバイトを必要とするも
のとされる。このリアル・ページ数は、僅かに１４ピン
トのリアル・ページ・アドレスと同定することができる
。

この場合、リアル・アドレスに関する限り、ビット２６
、２７が余剰となる。

両方の場合、リアル・ページ・アドレスの物理的ページ
・アドレスへの変換は１６Ｋエントリの容量を持つメモ
リーにより実施することができる。

第２の制約は受入られ下記の記述において真実であると
仮定される。

第３図は、本発明のシステムに対する局部メモリー８お
よびアドレス変換装置８Ｂの望ましい実施態様を示して
いる。

４バイトｊ並列で構成されることが望ましい局部メモリ
ー８は、システムの初期化のための例えば４Ｋバイトの
小さな容量を持つ読出し専用メモリー即ちＲＯＭ３０と
、最大８個までの複数の読出し／書込みメモリー・モジ
ュール３１、３２、３３とからなっている。

第３図においては、前記モジュールはＭＯＤＩ、ＭＯＤ
２、ＭＯＤ８として示される。

各モジュールは、各々が４Ｍビットの容量を有する３２
個（プラス、パリテイ・ビットあるいはエラー検出／訂
正コードのための集積回路）の集積回路構成要素により
形成される２バンクの集積回路により得られる３２Ｍバ
イトの容量を有することが望ましい。

局部メモリー８は更に、指令（レジスタ３４）、アドレ
ス（レジスタ３５）、メモリー（レジスタ３６）に対す
るテータ・イン入力およびメモリー（レジスタ３７）か
らのデータ・イン出力をラッチするためのインターフェ
ース・レジスタを含む。

主としてスタチック・メモリー３８およびデコーダ３９
に存在するモジュールおよびバンク選択ロジックが更に
局部メモリーに含まれている。

メモリーおよびタイミング・ロジック４０は、入力とし
て、レジスタ３４にラッチされた指令、レジスタ３５に
ランチされた最上位アドレス・ビットを受取り、然るべ
きタイミングで入力情報の関数として制御および選択信
号Ｓ１、Ｓ２、、、ＳＮを生じるよう提供する。

アドレス変換装置８Ｂは、２０ビットの並列性を得るよ
うに、各々が１６ＫＸ４ビットの容量を持つ５個の集積
回路ＳＲＡＭ（例えば、日本の日立によりコードＨ　Ｍ
　６　７　８　８　Ｈとして市販される形式のもの）の
バンクからなる。

レジスタ３５においてラッチされる「オフセット」ビッ
トＡＤ２−１１が、リード・セット４１を介してＲＯＭ
４０およびいくつかのモジュール３１、３２、３３に送
出される。

ページ・アドレス・ビットＡ　Ｄ　１２−　２３は、リ
ード・セット４２および３状態ゲートのセット４３を介
して、ＲＯＭ３０ならびにいくつかのモジュール３１、
３２、３３に対して配分される。ビットＡＤ１２＝２５
は更にＳＲＡＭメモリー８Ｂのアドレス入力に入力され
る。

各アドレスのエントリのため、メモリー８Ｂは入力アド
レスにより表わされるリアル・アドレスと対応する物理
的ページ・アドレスの最下位部分を構成する１２ビット
のコードを出力する。

このコードは、３状態ゲートのセット４４を介していく
つかのモジュール３１、３２、３３に対して同報される
。

このようなコードに加えて、アドレス指定された各エン
トリ毎に、アドレス変換メモリー８Ｂが４ビットの選択
コードを出力し、これはりード４５を介してデコーダ３
９へ送出される。

レジスタ３５からの出力におけるページ・アドレスの４
つの最上位ビットＡＤ２１−２７はメモリー３８に対す
るアドレスとして使用され、このメモリーがデコーダ３
９に対する入力として選択コードを出力する。

制御ロジック４０は、ビット２８−３１および他のアド
レス・ビットの論理レベルならびにレジスタ３４の内容
に応じて、メモリーの付勢のための調時信号および制御
信号Ｓ０１、、ＳＮを生成する。

バンクおよびモジュール選択ＳＥＬ１、、、ＳＥＬ８に
対する信号と相互に排他的な、例えば信号ＳＯがＲＯＭ
３０を選択する。

もしビソト３１−２８が１０００の形態を有するならば
、レジスタ３５にラッチされたアドレスは物理的アドレ
スであり、従って信号Ｓ２が生成され、これがゲート４
３およびメモリー３８をそれぞれ物理的ページ・アドレ
スおよびモジュール選択コードの転送に対して使用可能
状態にする。

もしビット３１−２８が１００１の形態を有するならば
、レジスタ３５にラッチされたアドレスは大域データの
リアル・アドレスであり、従って、信号Ｓ］−が生成さ
れて、これがメモリー８Ｂかリアル・アドレスと対応す
る物理的アドレスならびに対応するモジュール選択コー
ドを出力することを許容する。

メモリーに書込まれレジスタ３６にラッチされたデータ
は、チャネル４６を介して全てのモジュールへ配分され
、選択されたモジュールに書込まれる。

チャネル４６は、選択されたモジュールからレジスタ３
７にロードされるメモリーから読出されたデータを受取
るためのコレクタを形成する。

第３図は、簡単にする目的のため、基本的に公知である
メモリー８Ｂおよび３８に対するメモリ書込み回路は示
さない。

例えば、米国特許第４．　５９２．　０１１号は、３８
の如きメモリーに対する書込み回路およびシステムの初
期化において使用される関連するメモリー・マッピング
手順について記載している。

リアル・アドレス、物理的アドレスの生成および変換Ｓ
ＲＡＭ　８Ｂのローディングのプロセスは、下記の如く
要約することかできる。

システムの初期化時に、ＣＰＵＯの如き各ＣＰＵは、周
知の方法でオペレーティング・システムを［プート（　
ｂｏｏｔｓｔｒａｐ）　Ｊするための手順ヲ付勢する。

プロセッザ７は、宛て先としてＲ　Ｏ　Ｍ３０を識別す
るレジスタのスペースの固定されたアドレスにおける読
出し操作を制御し、内部レンスタ（命令カウンタ）の以
後の増分により、一連の命令を取出して実行する。これ
らの命令は、局部メモリの容量の検出、モジュール選択
口ジソクのローディング、周辺装置コン１・ローラ（例
えば、第１−図のディスク装置コントローラ２０）の付
勢、およびいくつかの今日の表現によれば、オペレーテ
ィング・システムの一部、あるいはスーパーバイザ、あ
るいはカーネルの予め定めた物理的アドレスにおける局
部メモリーへの格納を行う。

このプロセスにおいて、ＭＭＵ９および変換テーブル８
Ｂの状態はこれらが使用されないため関係がない。

システムの他のＣＰＵも自動的に同じ手順に従う。

この時、ブロセソサ７はそれ事態の局部メモリにおいて
カーネル部分としてメモリー管理モジュル即ちアロケー
タを有する。

このプログラムは、予め定められ修正不能な、局部メモ
リーの状態を記述するテーブルの割付けを行う物理的ア
ドレスにより定義されるあるメモリ空間を識別する。

この時、スーハーハイザは、システムの状態および実行
を待機するプロセスあるいはユーザ・プログラムの存在
を識別する。

システムの状態と関連する情報は全てのＣＰＵにより使
用される情報であり、特にスーパーバイザ・プログラム
により時間的に変更することかでき、アルいはユーザ・
プロセスの実行の過程において変更することができる。

従って、この情報は、１組の大域データである。

アロケータは、このようなデータをロードする局部メモ
リー８における自由空間の識別を行い、このような空間
の物理的アドレスと、これがこのようなデータに割当て
ることを決定するリアル・アドレスと、その論理アドレ
スとの間の対応状態を確立する。

アドレス間のこのような対応は、局部メモリーの状態を
、保護ビソ１・、妥当／不当テーブル・ビット、等の別
の情報と共に記述するテーブルにロードされる。

次いで、メモリー８Ｂのリアル・アドレスによるアドレ
ス指定およびデータとして送られる物理的アドレスの書
込みにより、リアル・アドレスと対応する物理的アドレ
スによる変換メモリー８Ｂのロードへ進む。

更に正確には、変換メモリーがモジュールおよびバンク
の選択の別の機能を実施する第３図に示される如き場合
には、物理的アドレスの最上位ビソトか、局部メモリー
の形態の関数として決定されるモジュール／バンク選択
コードで置換される。

例えどこに割付けを行うかを計画した場合でも、これま
で大域データが局部メモリーには格納されなかったこと
に注意すへきである。

この時、例えばスーパーバイザの制御下で局部メモリー
における大域データの割付けを最初に決定するものであ
るプロセッサ７は、システムの他のＣＰＵに対して、予
め定めたリアル・アドレスおよび関連する論理アドレス
により識別される大域データの割付けのためのあるメモ
リー空間を留保する必要を通知する。

この通知プロセスは、直接のプロセッサ間の通信あるい
はシステムの特徴に応じて「メールボックス」を介する
間接的な通信により行うことができる。

一旦この通知が受取られると、各ＣＰＵは、それ自体の
アロケータの制御下で、大域データをロードすべき物理
的局部メモリーを予約して、リアル・アドレスと物理的
アドレス間のそれ自体の相関テーブルを定義する。

このＣＰＵは更に、それ自体の局部メモリーの変換メモ
リーをこのように割当てられた物理的アドレス（および
関連する選択コード）でロードする。

一旦この操作が行われると、このＣＰＵは要求側のＣ　
Ｐ　Ｕ　，この場合はＣＰＵＯに対してメモリ空間が留
保されたこと、およびローディング操作を行うことがで
きることを通知する。

ＣＰＵＯは、一旦他の全てのＣＰＵによるメモリー空間
が留保された旨の確認を受取ると（どれか他のプロセッ
サにより使用されるメモリー空間の物理的アドレスであ
るかを各ＣＰＵは完全に無視する）、大域データを生成
してこの大域データをそれ自体の局部メモリーに書込む
と同時に、池のブロセソサの局部メモリーにも書込むプ
ロセスを、既に述べた米国特許出願に記載したようにシ
ステム・バスを介する他のシステムのプロセッサに対す
る大域書込み同報として定義される書込み指令により開
始することができる。

これらの大域書込み指令は、アドレス指定情報として物
理的アドレスではなくリアル・アドレスを使用する。

従って、プロセッサが大域書込み指令を生成し、それ自
体のＭＭＵをリアル・アドレスの生成のため第１のレベ
ルの変換装置として使用し、次いでそれぞれいくつかの
局部メモリーの１つと関連しかつ複数の物理的アドレス
への同じリアル・アドレスの局部的な変換のため第２の
レベルの変換装置としていくつかのプロセッサにより予
め設定される変換メモリーの各々を使用するということ
ができる。

大域データに対するメモリー空間の割付けのこのような
操作は、初期化時のみでなくシステム操作の如何なる時
にも実施し反復するできることが明らかである。

これは、新しいメモリー空間を、スーパーバイザにより
使用される大域データであり、より大きな効率のため更
に多くのプロセッサにより同時に実行されるユーザ・プ
ログラムにより必要とされる太域データである新しい大
域データに割付けることを必要とする度に行われる。

第３図は、各プロセッサと接続される第１のレベルの変
換装置に加えて、第２のレベルのアドレス変換装置を備
えた局部メモリーの望ましい実施態様を示している。

この実施態様に対してはいくつかの変更が可能である。

例えば、第３図の３状態のゲート４３および４４はマル
チブレクサで置換することができる。

更に、メモリー８Ｂの出力とメモリー３８の出力間の直
接の結線４５は、このようなメモリーが作動するよう選
択される場合にのみ、３状態の出力が可能化されること
を示唆している。

もしそうでなければ、デコーダ３９に対してリード４５
上に存在する信号あるいはメモリー３８からの出力のい
ずれかを相互に排他的な方法で入力するため、マルチブ
レクサを設けねばならない。

あるいはまた、多重化機能は、２組の信号に装置４０か
らの異なる入力における制御信号を加えたものを受取る
ことができるデコーダ３９により実施することができる
。

また、例え作動速度に関して有利であっても、変換メモ
リーＦ３　Ｂが選択コードの生成機能を実施することは
要求されないことが更に明らかである。

第４図は、モジュール選択機能が常に排他的に選択装置
により行われる変換メモリー８Ｂのメモリー・モジュー
ル選択装置との相互接続を示している。

第４図においては、装置８Ｂがリアル・アドレス・ビン
ｈＡＤ］２　　２４を受取り、また対応する物理的アド
レス・ビットＰＡＤ１２−２７を出力する。

ビソトＰＡＤ１２−２３は、第２の入カセットにおいて
アドレス・ビットＡ　Ｄ　１２−　２３を（レジスタ３
５からの出力において）受取るマルチプレクサ４７に対
して入力される。

マルチプレクサ４７は、信号Ｓ４により制御されて、レ
ジスタ３５に記憶されたアドレスかリアル・アドレスお
よび物理的アドレスのどちらであるかに従って、いすれ
かの入力情報の変換を可能にする。

メモリー８Ｂからの出力中のビットＰＡＤ２４−２７は
、第２の入カセットとしてビｙ　トＡＤ２４−２７を（
レジスタ３５からの出力において）受取るマルチブレク
ザ４８に対して入力される。

マルチブレクサ４８もまた、信号Ｓ４により制御される
。

マルチブレクサ／Ｉ８の出力は、スタチソクＲＡＭ３８
の入力と接続されている。

この場合、リアル・アドレスの物理的アドレスへの変換
（メモリー８Ｂ）および物理的アドレスに基くモジュー
ル選択コードの生成が時間的なシケンスあるいはカスケ
ード状に行われることが明らかである。

もし時間的な制約がこのような４７／ｉ成を排除しなけ
れば、メモリー８Ｂにロードされる物理的アドレスの生
成過程を簡素化し、かつこの生成を局部メモリー形態お
よびモジュール選択プロセスから独立させる故に、有利
な結果をもたらし得よう。

【図面の簡単な説明】

第１図は大域データの複写および２レベルのアドレス変
換装置を有する多重プロセッサ・システムを示すブロッ
ク図、第２図は第１図のシステムにおいて使用される物
理的アドレスおよびリアル・アドレスのフォーマントを
示す図、第３図は局部メモリーおよび第１図のシステム
におけるリアル・アドレスの物理的アドレスへの変換の
ための関連する変換装置の望ましい実施態様を示す図、
および第４図は第１−図のシステムに対するアドレス変
換装置の別の実施態様を示す図である。 ■、２、３、４・・・中央処理装置（ＣＰＵＯ、ＣＰＵ
Ｉ、ＣＰＵ２、ＣＰＵ３）、５・・・システム・バス、
６・・・タイミング装置、７・・・マイクロプロセッサ
、８、１４・・・局部メモリー　９・・・メモリー・ア
ドレス管理装置、１０・・・インターフェース装置、１
．３、１．５・・・局部バス・アービタ、１６・・・プ
ロセッサ、１７・・・アドレス管理装置、０・・・ディ
スク装置コントローラ、２１・・・ディスク装置、２　
２−コントローラ、２３・・・ディスプレイ、２４・・
・キーボード、２５・・一回線コントローラ、２６・・
・コントローラ、２７・・プリンタ、２８・・・局部ハ
ス、２９・・・インターフェース装置、３０・・・ＲＯ
Ｍ、３１〜３３・・・読出し／書込みメモリー・モジュ
ール、３４〜３７・・・レジスタ、３８・・・スクチッ
ク・メモリー、３９・・・デコーダ、４０・・・メモリ
ー／タイミング・ロジック、４１、４２−・・リード・
セット、４３・・・ゲート、４６・・・チャネル、４７
、４８・・・マルチプレクサ。 （外４名）

Claims (1)

1. 【特許請求の範囲】 １、大域データの複写および２レベルのアドレス変換装
   置を備え、複数のプロセッサの各々が関連する局部メモ
   リーを有し、各プロセッサは局部バスを介してそれ自体
   の局部メモリーにアクセスし、各プロセッサはそれ自体
   の局部バスおよびシステム・バスを介して別のプロセッ
   サの局部メモリーにアクセスし、１つ以上のプロセッサ
   により使用される更に他の大域データが前記局部メモリ
   ーの各々において複写され格納される多重プロセッサ・
   システムにおいて、前記プロセッサの各々においてこれ
   と関連し、かつ関連するプロセッサにより生成される大
   域データの論理アドレスを各々がリアル・アドレスとし
   て識別するビット・コードを含むリアル・アドレスへ変
   換するため、関連するプロセッサからのみアクセスし得
   る第１のアドレス変換装置と、前記局部メモリーと関連
   し、かつ前記第１の変換装置のどれかから受取る前記リ
   アル・アドレスを関連する局部メモリーに対してアドレ
   スとして入力される物理的アドレスへ変換するため、前
   記プロセッサにより前記システム・バスからアクセスし
   得る前記各プロセッサにおける第２のアドレス変換装置
   と、前記リアル・アドレスを検出して該リアル・アドレ
   スの検出時にのみ前記第２の装置を付勢する論理装置と
   を設けてなることを特徴とする多重プロセッサ・システ
   ム。 ２、書込み操作において、前記第１の変換装置のどれか
   １つにより生成されるリアル・アドレスを前記全ての変
   換装置へ転送する装置を設け、これにより１つのプロセ
   ッサと関連する前記第１の変換装置により生成される前
   記リアル・アドレスが、前記システム・バスを介して他
   のプロセッサの各々へ送出され、各々が前記局部メモリ
   ーの１つをアドレス指定する複数の物理的アドレスにお
   いて前記第２の変換装置の各々により変換されることを
   特徴とする請求項１記載の多重プロセッサ・システム。 ３、前記第２の変換装置がスタチック・ランダム・アク
   セス・メモリーであることを特徴とする請求項１記載の
   多重プロセッサ・システム。 ４、前記局部メモリーの少なくとも１つが、物理的アド
   レスの１つのフィールドから得られる選択コードにより
   読出し／書込み操作のため個々に選択可能な複数のモジ
   ュールを含み、該１つの局部メモリーと関連する少なく
   とも第２の変換装置が、前記の受取ったリアル・アドレ
   スを物理的アドレスと共にモジュール選択コードに変換
   することを特徴とする請求項３記載の多重プロセッサ・
   システム。