JPH0546462A - マルチｃｐｕのアドレス変換機構 - Google Patents
マルチｃｐｕのアドレス変換機構Info
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- JPH0546462A JPH0546462A JP3209016A JP20901691A JPH0546462A JP H0546462 A JPH0546462 A JP H0546462A JP 3209016 A JP3209016 A JP 3209016A JP 20901691 A JP20901691 A JP 20901691A JP H0546462 A JPH0546462 A JP H0546462A
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Abstract
(57)【要約】
【目的】 本発明は、アドレス変換機構に関し、下位ア
ドレスをマルチプロセッサ数に対応して分割してアクセ
スし、メモリ容量の有効利用を図ると共に各プロセッサ
が同一のプログラムで異なる領域をアクセス可能にする
ことを目的とする。 【構成】 各プロセッサが自己のアドレス変換機構５を
利用して論理アドレスを物理アドレスに変換する際に、
論理アドレスのうちの上位アドレスが上位アドレスレジ
スタ１に設定した値と一致したときに、ディスプレイス
メントレジスタ２に設定したディスプレイスメントと論
理アドレスのうちの下位アドレスとを加算した値を物理
アドレスの下位アドレスとし、アドレス変換機構５で変
換した上位アドレスを物理アドレスの上位アドレスとす
るように構成する。
ドレスをマルチプロセッサ数に対応して分割してアクセ
スし、メモリ容量の有効利用を図ると共に各プロセッサ
が同一のプログラムで異なる領域をアクセス可能にする
ことを目的とする。 【構成】 各プロセッサが自己のアドレス変換機構５を
利用して論理アドレスを物理アドレスに変換する際に、
論理アドレスのうちの上位アドレスが上位アドレスレジ
スタ１に設定した値と一致したときに、ディスプレイス
メントレジスタ２に設定したディスプレイスメントと論
理アドレスのうちの下位アドレスとを加算した値を物理
アドレスの下位アドレスとし、アドレス変換機構５で変
換した上位アドレスを物理アドレスの上位アドレスとす
るように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、マルチＣＰＵの論理ア
ドレスを物理アドレスに変換するアドレス変換機構に関
するものである。プロセッサ毎にアドレス変換機構を持
つマルチプロセッサ構成のコンピュータにおいて、同一
の論理アドレスがプロセッサ毎に異なるアドレスに変換
するような機構を持っていると、ＲＯＭモニタのよう
に、それぞれのプロセッサのレジスタの内容をセーブ／
ロードしたりするコードを含むプログラムの作成が容易
となる。簡易に同じ論理アドレスで異なる領域にセーブ
／ロードできることが望まれている。
ドレスを物理アドレスに変換するアドレス変換機構に関
するものである。プロセッサ毎にアドレス変換機構を持
つマルチプロセッサ構成のコンピュータにおいて、同一
の論理アドレスがプロセッサ毎に異なるアドレスに変換
するような機構を持っていると、ＲＯＭモニタのよう
に、それぞれのプロセッサのレジスタの内容をセーブ／
ロードしたりするコードを含むプログラムの作成が容易
となる。簡易に同じ論理アドレスで異なる領域にセーブ
／ロードできることが望まれている。
【０００２】
【従来の技術】従来、マルチプロセッサ構成のコンピュ
ータシステムにおいて、プロセッサのレジスタなどの内
容をメモリにセーブしたり、ロードしたりする場合、プ
ロセッサ番号などの情報からそのアドレスを算出する。
このアドレスを算出する手法として、プロセッサ毎にア
ドレス変換機構を持っている場合、図３に示すように、
同一の論理アドレスをプロセッサ毎に異なる物理アドレ
スにマップされるようにアドレス変換テーブルを作成
し、同一論理アドレスを各プロセッサ毎に異なる物理ア
ドレスに対応させるようにしていた。
ータシステムにおいて、プロセッサのレジスタなどの内
容をメモリにセーブしたり、ロードしたりする場合、プ
ロセッサ番号などの情報からそのアドレスを算出する。
このアドレスを算出する手法として、プロセッサ毎にア
ドレス変換機構を持っている場合、図３に示すように、
同一の論理アドレスをプロセッサ毎に異なる物理アドレ
スにマップされるようにアドレス変換テーブルを作成
し、同一論理アドレスを各プロセッサ毎に異なる物理ア
ドレスに対応させるようにしていた。
【０００３】
【発明が解決しようとする課題】しかし、上述した同一
論理アドレスについてアドレス変換機構を利用してプロ
セッサ毎に異なる物理アドレスに対応づけたのでは、ア
ドレス変換機構のアドレステーブルのサイズが大きくな
ってしまうと共にページサイズ×プロセッサ数だけのメ
モリ容量が必要となり、レジスタなどの内容をセーブす
るには大き過ぎ、メモリ資源を浪費してしまうという問
題があった。
論理アドレスについてアドレス変換機構を利用してプロ
セッサ毎に異なる物理アドレスに対応づけたのでは、ア
ドレス変換機構のアドレステーブルのサイズが大きくな
ってしまうと共にページサイズ×プロセッサ数だけのメ
モリ容量が必要となり、レジスタなどの内容をセーブす
るには大き過ぎ、メモリ資源を浪費してしまうという問
題があった。
【０００４】本発明は、上位アドレスレジスタおよびデ
ィスプレイスメントレジスタを設けてページ内アドレス
をマルチプロセッサ数に対応して分割してアクセスし、
メモリ容量の有効利用を図ると共に各プロセッサで同一
のプログラムで異なる領域をアクセス可能にすることを
目的としている。
ィスプレイスメントレジスタを設けてページ内アドレス
をマルチプロセッサ数に対応して分割してアクセスし、
メモリ容量の有効利用を図ると共に各プロセッサで同一
のプログラムで異なる領域をアクセス可能にすることを
目的としている。
【０００５】
【課題を解決するための手段】図１を参照して課題を解
決するための手段を説明する。図１において、上位アド
レスレジスタ１は、論理アドレスの上位アドレスを設定
するレジスタである。
決するための手段を説明する。図１において、上位アド
レスレジスタ１は、論理アドレスの上位アドレスを設定
するレジスタである。
【０００６】ディスプレイスメントレジスタ２は、下位
アドレスのディスプレイスメントを設定するレジスタで
ある。アドレス変換機構５は、論理アドレスのうちの上
位アドレスを物理アドレスの上位アドレスに変換するも
のである。
アドレスのディスプレイスメントを設定するレジスタで
ある。アドレス変換機構５は、論理アドレスのうちの上
位アドレスを物理アドレスの上位アドレスに変換するも
のである。
【０００７】
【作用】本発明は、図１に示すように、各プロセッサの
上位アドレスレジスタ１に同一の論理アドレスの上位ア
ドレスを設定、および各プロセッサ毎に上記ディスプレ
イスメントレジスタ２にディスプレイメントを設定して
おき、各プロセッサが自己の上記アドレス変換機構５を
利用して論理アドレスを物理アドレスに変換する際に、
論理アドレスのうちの上位アドレスが上位アドレスレジ
スタ１に設定した値と一致したときに、ディスプレイス
メントレジスタ２に設定したディスプレイスメントと論
理アドレスのうちの下位アドレスとを加算した値を物理
アドレスの下位アドレスとし、アドレス変換機構５で変
換した上位アドレスを物理アドレスの上位アドレスとす
るようにしている。そして、この変換後の物理アドレス
の下位アドレスおよび物理アドレスの上位アドレスを用
いてマルチＣＰＵが共用するメモリの下位アドレス内を
マルチＣＰＵの数で分割してそれぞれ異なる領域にデー
タを退避などするようにしている。
上位アドレスレジスタ１に同一の論理アドレスの上位ア
ドレスを設定、および各プロセッサ毎に上記ディスプレ
イスメントレジスタ２にディスプレイメントを設定して
おき、各プロセッサが自己の上記アドレス変換機構５を
利用して論理アドレスを物理アドレスに変換する際に、
論理アドレスのうちの上位アドレスが上位アドレスレジ
スタ１に設定した値と一致したときに、ディスプレイス
メントレジスタ２に設定したディスプレイスメントと論
理アドレスのうちの下位アドレスとを加算した値を物理
アドレスの下位アドレスとし、アドレス変換機構５で変
換した上位アドレスを物理アドレスの上位アドレスとす
るようにしている。そして、この変換後の物理アドレス
の下位アドレスおよび物理アドレスの上位アドレスを用
いてマルチＣＰＵが共用するメモリの下位アドレス内を
マルチＣＰＵの数で分割してそれぞれ異なる領域にデー
タを退避などするようにしている。
【０００８】従って、上位アドレスレジスタ１およびデ
ィスプレイスメントレジスタ２を設けて下位アドレス
（例えばページ内アドレス）をマルチプロセッサ数に対
応して分割して各プロセッサのレジスタの内容を退避な
どし、メモリ容量の有効利用を図ると共に各プロセッサ
で同一のプログラムで異なる領域にデータを退避などす
ることが可能となる。
ィスプレイスメントレジスタ２を設けて下位アドレス
（例えばページ内アドレス）をマルチプロセッサ数に対
応して分割して各プロセッサのレジスタの内容を退避な
どし、メモリ容量の有効利用を図ると共に各プロセッサ
で同一のプログラムで異なる領域にデータを退避などす
ることが可能となる。
【０００９】
【実施例】次に、図１および図２を用いて本発明の実施
例の構成および動作を順次詳細に説明する。
例の構成および動作を順次詳細に説明する。
【００１０】図１において、上位アドレスレジスタ１
は、マルチＣＰＵを構成する各プロセッサに同一の論理
アドレスの上位アドレスを設定するレジスタである。こ
こでは、論理アドレスのビット０からビット３１のうち
のビット１２からビット３１までの２０ビットからなる
上位アドレスをプロセッサの起動時などに設定する。
は、マルチＣＰＵを構成する各プロセッサに同一の論理
アドレスの上位アドレスを設定するレジスタである。こ
こでは、論理アドレスのビット０からビット３１のうち
のビット１２からビット３１までの２０ビットからなる
上位アドレスをプロセッサの起動時などに設定する。
【００１１】ディスプレイスメントレジスタ２は、マル
チＣＰＵを構成する各プロセッサ毎に割り当てた下位ア
ドレスのディスプレイスメントを設定するレジスタであ
る。ここでは、論理アドレスのビット０からビット３１
のうちのビット０からビット１１までの１２ビットから
なる下位アドレス、例えばページ内アドレスをプロセッ
サの起動時などに設定する。
チＣＰＵを構成する各プロセッサ毎に割り当てた下位ア
ドレスのディスプレイスメントを設定するレジスタであ
る。ここでは、論理アドレスのビット０からビット３１
のうちのビット０からビット１１までの１２ビットから
なる下位アドレス、例えばページ内アドレスをプロセッ
サの起動時などに設定する。
【００１２】コンパレータ３は、上位アドレスレジスタ
１に予め設定した上位アドレスと、プロセッサがアクセ
スする論理アドレスの上位アドレスとを比較し、一致す
るか否かを判別するものである。
１に予め設定した上位アドレスと、プロセッサがアクセ
スする論理アドレスの上位アドレスとを比較し、一致す
るか否かを判別するものである。
【００１３】アダー４は、論理アドレスの下位アドレス
と、ディスプレイスメントレジスタ２の下位アドレスと
を加算するものである。アドレス変換機構５は、論理ア
ドレスのうちの上位アドレスを物理アドレスの上位アド
レスに変換するものである。ここでは、ビット１２から
ビット３２までの２０ビットの上位アドレスを論理アド
レスから物理アドレスに、テーブルを参照して変換す
る。
と、ディスプレイスメントレジスタ２の下位アドレスと
を加算するものである。アドレス変換機構５は、論理ア
ドレスのうちの上位アドレスを物理アドレスの上位アド
レスに変換するものである。ここでは、ビット１２から
ビット３２までの２０ビットの上位アドレスを論理アド
レスから物理アドレスに、テーブルを参照して変換す
る。
【００１４】マルチプレクサ６は、論理アドレスの下位
アドレスあるいはアダー４で論理アドレスの下位アドレ
スにディスプレイスメントレジスタ２のディスプレイス
メントを加算した下位アドレスのいずれかを選択するも
のである。ここでは、コンパレータ３が一致を検出した
ときにアダー４からの上記アドレスＤを選択して物理ア
ドレスの下位アドレスとし、一方、一致を検出しなかっ
たときに論理アドレスの下位アドレスを選択して物理ア
ドレスの下位アドレスとする。
アドレスあるいはアダー４で論理アドレスの下位アドレ
スにディスプレイスメントレジスタ２のディスプレイス
メントを加算した下位アドレスのいずれかを選択するも
のである。ここでは、コンパレータ３が一致を検出した
ときにアダー４からの上記アドレスＤを選択して物理ア
ドレスの下位アドレスとし、一方、一致を検出しなかっ
たときに論理アドレスの下位アドレスを選択して物理ア
ドレスの下位アドレスとする。
【００１５】次に、図１の構成の動作を説明する。 （１） マルチＣＰＵを構成する各プロセッサが持つ図
１の上位アドレスレジスタ１に全てのプロセッサで同一
の上位アドレスを設定、および各プロセッサが持つ図１
のディスプレイスメントレジスタ２に各プロセッサに割
り当てた固有のディスプレイスメントをそれぞれ設定す
る。例えば４つのプロセッサから構成され、下位アドレ
ス（ページ内アドレス）を４ＫＢとすると、図１の右下
に記載したように、 ＣＰＵ＃０のプロセッサの図１のディスプレイスメント
レジスタ２に０ｘ０ ＣＰＵ＃１のプロセッサの図１のディスプレイスメント
レジスタ２に０ｘ４００ ＣＰＵ＃２のプロセッサの図１のディスプレイスメント
レジスタ２に０ｘ８００ ＣＰＵ＃３のプロセッサの図１のディスプレイスメント
レジスタ２に０ｘｃ００ を設定する。
１の上位アドレスレジスタ１に全てのプロセッサで同一
の上位アドレスを設定、および各プロセッサが持つ図１
のディスプレイスメントレジスタ２に各プロセッサに割
り当てた固有のディスプレイスメントをそれぞれ設定す
る。例えば４つのプロセッサから構成され、下位アドレ
ス（ページ内アドレス）を４ＫＢとすると、図１の右下
に記載したように、 ＣＰＵ＃０のプロセッサの図１のディスプレイスメント
レジスタ２に０ｘ０ ＣＰＵ＃１のプロセッサの図１のディスプレイスメント
レジスタ２に０ｘ４００ ＣＰＵ＃２のプロセッサの図１のディスプレイスメント
レジスタ２に０ｘ８００ ＣＰＵ＃３のプロセッサの図１のディスプレイスメント
レジスタ２に０ｘｃ００ を設定する。
【００１６】（２） プロセッサ８が論理アドレスを送
出してアクセスしようとするとき、この論理アドレスの
上位アドレスと図１の上位アドレスレジスタ１に設定し
た上位アドレスとをコンパレータ３で比較し、一致しな
いときは通常のアクセスであって、アドレス変換機構５
で論理アドレスの上位アドレスを物理アドレスの上位ア
ドレスに変換すると共に論理アドレスの下位アドレスを
そのまま物理アドレスの下位アドレスとし、これら物理
アドレスの上位アドレスおよび下位アドレスをもとにメ
モリをアクセスする。一方、コンパレータ３で比較し、
一致したときは、以下の本実施例の処理を進む。
出してアクセスしようとするとき、この論理アドレスの
上位アドレスと図１の上位アドレスレジスタ１に設定し
た上位アドレスとをコンパレータ３で比較し、一致しな
いときは通常のアクセスであって、アドレス変換機構５
で論理アドレスの上位アドレスを物理アドレスの上位ア
ドレスに変換すると共に論理アドレスの下位アドレスを
そのまま物理アドレスの下位アドレスとし、これら物理
アドレスの上位アドレスおよび下位アドレスをもとにメ
モリをアクセスする。一方、コンパレータ３で比較し、
一致したときは、以下の本実施例の処理を進む。
【００１７】（３） アドレス変換機構５によって論理
アドレスの上位アドレスを物理アドレスの上位アドレス
に変換する。 （４） アダー４によって、論理アドレスの下位アドレ
スと、ディスプレイスメントレジスタ２に設定したディ
スプレイスメントとを加算（桁あふれがでても無視す
る）して下位アドレスを生成する。この生成した下位ア
ドレスを、マルチプレクサ６を介して選択し、物理アド
レスの下位アドレスとする。
アドレスの上位アドレスを物理アドレスの上位アドレス
に変換する。 （４） アダー４によって、論理アドレスの下位アドレ
スと、ディスプレイスメントレジスタ２に設定したディ
スプレイスメントとを加算（桁あふれがでても無視す
る）して下位アドレスを生成する。この生成した下位ア
ドレスを、マルチプレクサ６を介して選択し、物理アド
レスの下位アドレスとする。
【００１８】（５） （３）で変換した物理アドレスの
上位アドレスと、（４）で生成した物理アドレスの下位
アドレスとを利用し、各プロセッサ毎に異なるメモリの
領域（例えば図１の右下に記載したようにＣＰＵ＃０な
いしＣＰＵ＃３にそれぞれ対応した領域）にプロセッサ
のレジスタの内容をそれぞれ退避などする。
上位アドレスと、（４）で生成した物理アドレスの下位
アドレスとを利用し、各プロセッサ毎に異なるメモリの
領域（例えば図１の右下に記載したようにＣＰＵ＃０な
いしＣＰＵ＃３にそれぞれ対応した領域）にプロセッサ
のレジスタの内容をそれぞれ退避などする。
【００１９】以上の処理によって、プロセッサがアクセ
スしようとする論理アドレスの上位アドレスが予め設定
したアドレスであったとき、プロセッサ毎に異なるディ
スプレイスメントを論理アドレスの下位アドレスに加算
した物理アドレスの下位アドレスを生成し、各プロサッ
サ毎に同一の論理アドレスでありながら、下位アドレス
（例えばページ内アドレス）を分割した領域に重複する
ことなくデータ（例えばプロセッサのレジスタの内容）
をそれぞれ退避などすることが可能となる。これによ
り、データを退避するメモリの領域についてページ内ア
ドレスを分割した領域に重複しない態様で格納できると
共に、各プロセッサのプログラムが意識する論理アドレ
スが同一でも重複しない異なるメモリの領域に書き込ま
れ、消えることがない。
スしようとする論理アドレスの上位アドレスが予め設定
したアドレスであったとき、プロセッサ毎に異なるディ
スプレイスメントを論理アドレスの下位アドレスに加算
した物理アドレスの下位アドレスを生成し、各プロサッ
サ毎に同一の論理アドレスでありながら、下位アドレス
（例えばページ内アドレス）を分割した領域に重複する
ことなくデータ（例えばプロセッサのレジスタの内容）
をそれぞれ退避などすることが可能となる。これによ
り、データを退避するメモリの領域についてページ内ア
ドレスを分割した領域に重複しない態様で格納できると
共に、各プロセッサのプログラムが意識する論理アドレ
スが同一でも重複しない異なるメモリの領域に書き込ま
れ、消えることがない。
【００２０】図２は、本発明のシステム構成図を示す。
図２において、上位アドレスレジスタ１は、図１に記載
したように、論理アドレスのビット１２からビット３１
からなる上位アドレスを設定するものである。
図２において、上位アドレスレジスタ１は、図１に記載
したように、論理アドレスのビット１２からビット３１
からなる上位アドレスを設定するものである。
【００２１】ディスプレイスメントレジスタ２は、図１
に記載したように、論理アドレスのビット０からビット
１１までの下位アドレス（ページ内アドレス）を設定す
るものである。
に記載したように、論理アドレスのビット０からビット
１１までの下位アドレス（ページ内アドレス）を設定す
るものである。
【００２２】コンパレータ３は、上位アドレスレジスタ
１に設定した上位アドレスと、アドレス（論理）バス上
の上位アドレスとを比較し、一致を検出したときに選択
信号をマルチプレクサ６に送出するものである。この一
致の選択信号を送出したとき、マルチプレクサ６は、ア
ダー４からの出力を選択し、物理アドレスの下位アドレ
スとしてアドレス（物理）バス上に送出する。
１に設定した上位アドレスと、アドレス（論理）バス上
の上位アドレスとを比較し、一致を検出したときに選択
信号をマルチプレクサ６に送出するものである。この一
致の選択信号を送出したとき、マルチプレクサ６は、ア
ダー４からの出力を選択し、物理アドレスの下位アドレ
スとしてアドレス（物理）バス上に送出する。
【００２３】アダー４は、ディスプレイスメントレジス
タ２に予め設定したディスプレイスメントと、アドレス
（論理）バス上の下位アドレスとを加算するものであ
る。アドレス変換機構５は、アドレス（論理）バス上の
上位アドレス（ビット１２からビット３１）を、物理ア
ドレスの上位アドレスに変換するものである。
タ２に予め設定したディスプレイスメントと、アドレス
（論理）バス上の下位アドレスとを加算するものであ
る。アドレス変換機構５は、アドレス（論理）バス上の
上位アドレス（ビット１２からビット３１）を、物理ア
ドレスの上位アドレスに変換するものである。
【００２４】マルチプレクサ６は、コンパレータ３から
の選択信号が一致のとき、アダー４で加算した後の下位
アドレスを選択し、物理アドレスの下位アドレスとして
アドレス（物理）バス上に送出したり、不一致のとき、
アドレス（論理）バスの下位アドレスを選択してそのま
ま物理アドレスの下位アドレスとしてアドレス（物理）
バス上に送出したりするものである。
の選択信号が一致のとき、アダー４で加算した後の下位
アドレスを選択し、物理アドレスの下位アドレスとして
アドレス（物理）バス上に送出したり、不一致のとき、
アドレス（論理）バスの下位アドレスを選択してそのま
ま物理アドレスの下位アドレスとしてアドレス（物理）
バス上に送出したりするものである。
【００２５】メモリ７は、マルチＣＰＵを構成する各プ
ロセッサ８がアクセスするメモリである。プロセッサ８
は、マルチＣＰＵを構成する１つのプロセッサ（ＣＰＵ
＃０）である。
ロセッサ８がアクセスするメモリである。プロセッサ８
は、マルチＣＰＵを構成する１つのプロセッサ（ＣＰＵ
＃０）である。
【００２６】動作を説明する。 （１） 各プロセッサ８が起動時に上位アドレスを上位
アドレスレジスタ１に設定およびディスプレイスメント
をディスプレイスメントレジスタ２に設定する。
アドレスレジスタ１に設定およびディスプレイスメント
をディスプレイスメントレジスタ２に設定する。
【００２７】（２） 各プロセッサ８がアドレス（論
理）バス上に論理アドレスを送出したとき、コンパレー
タ３がアドレス（論理）バス上の論理アドレスの上位ア
ドレスと、上位アドレスレジスタ１に設定された上位ア
ドレスとを比較し、一致しないときにその旨の選択信号
をマルチプレクサ６に通知し、アドレス（論理）バス上
の下位アドレスをそのままアドレス（物理）バス上に送
出すると共に、アドレス（論理）バス上の上位アドレス
をアドレス変換機構５で変換した後の物理アドレスの上
位アドレスをアドレス（物理）バス上に送出する。そし
て、これら送出した物理アドレスの上位アドレスおよび
下位アドレスを用いて例えばメモリ７をアクセスする。
一方、一致したときにその旨の選択信号をマルチプレク
サ６に通知し、以下の本実施例の処理に進む。
理）バス上に論理アドレスを送出したとき、コンパレー
タ３がアドレス（論理）バス上の論理アドレスの上位ア
ドレスと、上位アドレスレジスタ１に設定された上位ア
ドレスとを比較し、一致しないときにその旨の選択信号
をマルチプレクサ６に通知し、アドレス（論理）バス上
の下位アドレスをそのままアドレス（物理）バス上に送
出すると共に、アドレス（論理）バス上の上位アドレス
をアドレス変換機構５で変換した後の物理アドレスの上
位アドレスをアドレス（物理）バス上に送出する。そし
て、これら送出した物理アドレスの上位アドレスおよび
下位アドレスを用いて例えばメモリ７をアクセスする。
一方、一致したときにその旨の選択信号をマルチプレク
サ６に通知し、以下の本実施例の処理に進む。
【００２８】（２） アダー４がアドレス（論理）バス
から取り込んだ下位アドレスと、ディスプレイスメント
レジスタ２に設定されているディスプレイスメントとを
加算し、加算した後の下位アドレス（ビット０からビッ
ト１１）を、アドレス（物理）バスの下位アドレスとし
て送出すると共に、アドレス（論理）バス上の上位アド
レスをアドレス変換機構５で変換した後の物理アドレス
の上位アドレスをアドレス（物理）バス上に送出する。
そして、これら送出した物理アドレスの上位アドレスお
よび下位アドレスを用いて例えばメモリ７をアクセスす
る。
から取り込んだ下位アドレスと、ディスプレイスメント
レジスタ２に設定されているディスプレイスメントとを
加算し、加算した後の下位アドレス（ビット０からビッ
ト１１）を、アドレス（物理）バスの下位アドレスとし
て送出すると共に、アドレス（論理）バス上の上位アド
レスをアドレス変換機構５で変換した後の物理アドレス
の上位アドレスをアドレス（物理）バス上に送出する。
そして、これら送出した物理アドレスの上位アドレスお
よび下位アドレスを用いて例えばメモリ７をアクセスす
る。
【００２９】これにより、プロセッサ８毎に下位アドレ
スを分割したそれぞれの領域、例えば図１の右下に記載
したＣＰＵ＃０、ＣＰＵ＃１、ＣＰＵ＃２、ＣＰＵ＃３
のいずれかの領域をアクセスすることが可能となる。ア
クセスとしては、例えばマルチＣＰＵシステムのＲＯＭ
モニタなどにおいて、ＣＰＵ内部のレジスタ内容など
を、同一の論理アドレスを用いてメモリ（ＭＳ）の異な
る領域にそれぞれセーブしたり、メモリの異なる領域か
ら同一の論理アドレスを用いて自己の内部にそれぞれ取
り込んだりする場合に使用する。
スを分割したそれぞれの領域、例えば図１の右下に記載
したＣＰＵ＃０、ＣＰＵ＃１、ＣＰＵ＃２、ＣＰＵ＃３
のいずれかの領域をアクセスすることが可能となる。ア
クセスとしては、例えばマルチＣＰＵシステムのＲＯＭ
モニタなどにおいて、ＣＰＵ内部のレジスタ内容など
を、同一の論理アドレスを用いてメモリ（ＭＳ）の異な
る領域にそれぞれセーブしたり、メモリの異なる領域か
ら同一の論理アドレスを用いて自己の内部にそれぞれ取
り込んだりする場合に使用する。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
上位アドレスレジスタ１およびディスプレイスメントレ
ジスタ２を設けて下位アドレス（例えばページ内アドレ
ス）をマルチプロセッサ数に対応して分割して設定し、
同一の論理アドレスを用いて下位アドレスを異なる領域
に変換してアクセスする構成を採用しているため、マル
チＣＰＵシステムで同一の論理アドレスを用いて各プロ
セッサが異なるメモリの領域をアクセスすることができ
る。これにより、 （１） マルチＣＰＵシステムのＲＯＭモニタなどで、
同一の論理アドレスを用いて各プロセッサの内部レジス
タの内容を異なるメモリの領域に退避でき、各プロセッ
サ毎に異なる論理アドレスを意識する必要がなく、プロ
グラムの作成を容易に行うことができる。また、メモリ
の異なる領域から同一の論理アドレスを用いて各プロセ
ッサがその内容を取り込むこともできる。
上位アドレスレジスタ１およびディスプレイスメントレ
ジスタ２を設けて下位アドレス（例えばページ内アドレ
ス）をマルチプロセッサ数に対応して分割して設定し、
同一の論理アドレスを用いて下位アドレスを異なる領域
に変換してアクセスする構成を採用しているため、マル
チＣＰＵシステムで同一の論理アドレスを用いて各プロ
セッサが異なるメモリの領域をアクセスすることができ
る。これにより、 （１） マルチＣＰＵシステムのＲＯＭモニタなどで、
同一の論理アドレスを用いて各プロセッサの内部レジス
タの内容を異なるメモリの領域に退避でき、各プロセッ
サ毎に異なる論理アドレスを意識する必要がなく、プロ
グラムの作成を容易に行うことができる。また、メモリ
の異なる領域から同一の論理アドレスを用いて各プロセ
ッサがその内容を取り込むこともできる。
【００３１】（２） 同一の論理アドレスを用いて各プ
ロセッサが異なるメモリの領域、例えば下位アドレスで
あるページ内アドレスをプロセッサ数で分割した領域を
それぞれ重複することなくアクセスしているため、各プ
ロセッサがページ単位に独立にアクセスするよりも小さ
い単位でアクセスでき、メモリを有効利用できる。特に
デバッグ時にハングアップやデッドロックしたときに、
プロセッサの内部レジスタの内容をそれぞれ異なるメモ
リの領域に退避する場合に利用でき、メモリを有効に利
用できる。
ロセッサが異なるメモリの領域、例えば下位アドレスで
あるページ内アドレスをプロセッサ数で分割した領域を
それぞれ重複することなくアクセスしているため、各プ
ロセッサがページ単位に独立にアクセスするよりも小さ
い単位でアクセスでき、メモリを有効利用できる。特に
デバッグ時にハングアップやデッドロックしたときに、
プロセッサの内部レジスタの内容をそれぞれ異なるメモ
リの領域に退避する場合に利用でき、メモリを有効に利
用できる。
【図１】本発明の原理構成図である。
【図２】本発明のシステム構成図である。
【図３】従来技術の説明図である。
１：上位アドレスレジスタ ２：ディスプレイスメントレジスタ ３：コンパレータ ４：アダー ５：アドレス変換機構 ６：マルチプレクサ ７：メモリ ８：プロセッサ
Claims (2)
- 【請求項１】 マルチＣＰＵの論理アドレスを物理アド
レスに変換するアドレス変換機構において、 上位アドレスを設定する上位アドレスレジスタ（１）
と、 下位アドレスのディスプレイスメントを設定するディス
プレイスメントレジスタ（２）と、 論理アドレスのうちの上位アドレスを物理アドレスに変
換するアドレス変換機構（５）とを各プロセッサ毎に備
え、 各プロセッサに論理アドレスのうちの同一の上位アドレ
スを上記上位アドレスレジスタ（１）に設定および各プ
ロセッサ毎に自プロサッサに割り当てられた下位アドレ
スのディスプレイスメントを上記ディスプレイスメント
レジスタ（２）にそれぞれ設定し、各プロセッサが自己
の上記アドレス変換機構（５）を利用して論理アドレス
を物理アドレスに変換する際に、論理アドレスのうちの
上位アドレスが上記上位アドレスレジスタ（１）に設定
した値と一致したときに、上記ディスプレイスメントレ
ジスタ（２）に設定したディスプレイスメントと論理ア
ドレスのうちの下位アドレスとを加算した値を物理アド
レスの下位アドレスとし、上記アドレス変換機構（５）
で変換した上位アドレスを物理アドレスの上位アドレス
とするように構成したことを特徴とするマルチＣＰＵの
アドレス変換機構。 - 【請求項２】上記生成した物理アドレスの下位アドレス
および物理アドレスの上記アドレスを用いてマルチＣＰ
Ｕが共用するメモリの下位アドレス内をマルチＣＰＵの
数で分割してそれぞれ異なる領域にデータを退避するよ
うに構成したことを特徴とする請求項第１項記載のマル
チＣＰＵのアドレス変換機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209016A JPH0546462A (ja) | 1991-08-21 | 1991-08-21 | マルチｃｐｕのアドレス変換機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3209016A JPH0546462A (ja) | 1991-08-21 | 1991-08-21 | マルチｃｐｕのアドレス変換機構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546462A true JPH0546462A (ja) | 1993-02-26 |
Family
ID=16565876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3209016A Pending JPH0546462A (ja) | 1991-08-21 | 1991-08-21 | マルチｃｐｕのアドレス変換機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0546462A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08297646A (ja) * | 1995-04-26 | 1996-11-12 | Kofu Nippon Denki Kk | 並列計算機 |
| JP2008269352A (ja) * | 2007-04-20 | 2008-11-06 | Toshiba Corp | アドレス変換装置及びプロセッサシステム |
| JP2016057797A (ja) * | 2014-09-09 | 2016-04-21 | 日本電気株式会社 | 診断プログラム実行装置、診断プログラム実行システム、診断プログラム実行方法、及び、診断プログラム実行プログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6289158A (ja) * | 1985-10-15 | 1987-04-23 | Fujitsu Ltd | 複数プロセツサによるアドレスバス制御方式 |
-
1991
- 1991-08-21 JP JP3209016A patent/JPH0546462A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6289158A (ja) * | 1985-10-15 | 1987-04-23 | Fujitsu Ltd | 複数プロセツサによるアドレスバス制御方式 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8291193B2 (en) | 2007-04-20 | 2012-10-16 | Kabushiki Kaisha Toshiba | Address translation apparatus which is capable of easily performing address translation and processor system |
| JP2016057797A (ja) * | 2014-09-09 | 2016-04-21 | 日本電気株式会社 | 診断プログラム実行装置、診断プログラム実行システム、診断プログラム実行方法、及び、診断プログラム実行プログラム |
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