JPH08297646A - 並列計算機 - Google Patents

Abstract

(57)【要約】 【目的】 各プロセスが使用する通信レジスタ容量に応
じた通信レジスタ領域の確保を可能とする。 【構成】 各演算プロセッサに通信レジスタセット番号
の変換部を設ける。この変換部は変換レジスタ３０１，
論理オフセットレジスタ３０５，物理アドレス及び判定
器３０４を有する。変換レジスタ３０１は物理通信レジ
スタセット番号が入る物理セット番号フィールド３０３
と、アクセスする論理アドレスが物理アドレス上にマッ
ピングされているか否かを示すＵＡフィールド３０２か
ら構成する。また、論理オフセットレジスタ３０５は、
論理アドレスを保持し、判定器３０４がＵＡフィールド
３０２により有効を判定すると、アドレス変換が正常に
行われたことを示し、物理アドレスレジスタ３０６で、
物理セット番号と論理アドレスとを連結して相互結合網
に送出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数個の演算プロセッ
サからなる演算処理装置、主記憶装置、通信レジスタ装
置及び演算処理装置と主記憶装置、通信レジスタ装置を
結合する相互結合網より構成される丸チプロセッサ構成
の並列計算機に関する。

【０００２】

【従来の技術】複数個の演算プロセッサより構成される
並列計算機においては、主記憶装置と比較してアクセス
タイムが高速である記憶装置、または主記憶装置と比較
してアクセススループットが大きい記憶装置、または双
方の利点を兼ねそろえた記憶装置を持たせることによ
り、各プロセッサ間の同期制御、排他制御、及び通信制
御のための共有変数を、この記憶装置に割り当て、各演
算プロセッサはこの記憶装置にアクセスすることによ
り、上記制御の処理時間を低減させることができる。例
えば、２個の演算プセッサ間で、共有変数のへのリード
／ライト処理を介して通信を行う場合、アクセスタイム
の速い記憶装置を介するほうが、主記憶装置を介するよ
り、通信処理は高速に実行できる。この記憶装置を以
下、通信レジスタと呼ぶことにする。

【０００３】これら同期制御、排他制御、及び通信制御
は、並列計算機で実行する並列処理において、並列実行
が十分になされない制御であり、高並列になるに従い、
これら制御の全体の性能に及ぼす影響は非常に大きくな
る。従って、このような制御の処理時間を低減すること
を目的とする通信レジスタ構成が、並列計算機の性能向
上に及ぼす効果は非常に大きいものである。

【０００４】通常、通信レジスタの使用方法として、通
信レジスタを複数個のワードからなるセットに分割し、
１つのプロセスに対し１つのセットが割り当てられる。
但し、ここでのプロセスとは複数個に分割され、並列実
行される単位（スレッドと言う）からなる１つの処理単
位である。１つのスレッドは、演算プロセッサのいずれ
かにおいて実行され、複数個のワード使用方法は、各プ
ログラムにより規定されており、例えば、あるワードは
排他制御のためのロック用フラグとして用いられ、また
他のあるワードは同期制御のためのカウンタに用いられ
る。

【０００５】プロセスが実行を開始する場合、オペレー
ティングシステムに対し通信レジスたのセットを要求す
る。オペレーティングシステムはその要求に対し、ある
セットをそのプロセスに与える。実際には、そのセット
番号をプロセスに与えることになる。プロセスはセット
使用権を受け取ったならば、各種設定を行った後、並列
実行を開始する。並列実行終了後は、その旨をオペレー
ティングシステムに通知し、使用したセットを開放す
る。

【０００６】

【発明が解決しようとする課題】上述した従来の通信レ
ジスタ装置の並列計算機においては、通信レジスタのワ
ード数は、主記憶装置に比較して高速アクセスタイム、
高スループット性能を得る為に論理構成上、回路実装上
の制約より、小容量にせざるを得ない。しかし、各プロ
セスが必要とする通信レジスタワード個数は各プロセス
の性能により異なり、通信レジスタを全く使用しないプ
ロセスもあれば、多くの通信レジスタを用いて通信制御
を行うプロセスもあり一様ではない。この為、必要とす
る通信レジスタのワード数が最大のプロセスにあわせて
セットの規模を決めれば、セットの容量は非常に大きな
ものとなり通信レジスタの枯渇が起こりやすくなる。そ
して、並列実行したいプロセスがセット確保できない状
況になれば、セットの枯渇によりプロセスの実行が待た
されることになる。

【０００７】さらに、次の問題も生じる。あるプロセス
１が通信レジスタの連続領域を確保し、その次のプロセ
ス２がプロセス１の使用している領域の次の領域を確保
したとする。プロセス１が終了し通信レジスタ領域を開
放した後、別のプロセス３がプロセス実行開始しようと
した時、プロセス１の使用した領域を越える領域を必要
とした場合、この領域は使用できず空いてしまう。この
ように空き領域が発生している状態をフラグメンテーシ
ョンと呼ばれ、レジスタの使用効率を劣化させる。これ
は、常に通信レジスタを確保する領域が連続領域に限る
ことが原因である。

【０００８】

【課題を解決するための手段】本発明の並列計算機は、
複数個の演算プロセッサからなる演算処理装置、主記憶
装置、複数個の演算プロセッサ間の同期制御、排他制
御、通信制御を実行することを目的とし複数個の記憶ワ
ードより構成される通信レジスタ装置が相互結合網より
結合されたマルチプロセッサ構成の並列計算機におい
て、各演算プロセッサに、演算プロセッサで実行するプ
ロセスでの通信レジスタの論理セット番号から、物理通
信レジスタ上にマッピングされた通信レジスタの物理セ
ット番号へ変換する通信レジスタアドレス変換部を設け
たことを特徴とする並列計算機。

【０００９】

【実施例】以下、本発明の実施例を図を用いて説明する
図３は本発明が適用される、通信レジスタ装置を物並列
計算機の概略構成を示している。１０、１１…１ｎは、
各演算プロセッサ、２は主記憶装置、３は通信レジスタ
装置を示す。４は、演算プロセッサ１０、１１…
（ｎ、）主記憶装置２及び通信レジスた装置３を接続す
る相互結合網を示す。各演算プロセッサ１０〜１ｎが主
記憶アクセス、もしくは通信レジスタアクせスを行う場
合、リクエストを相互結合網４に対してリクエストを送
出し、相互結合網４は複数個の演算プロセッサから送ら
れてくる複数個のリクエストを競合調停し、リクエスト
が要求する主記憶装置２、もしくは通信レジスタ装置３
へルーティングする。主記憶装置２、通信レジスタ装置
３に到着したシクエストは、各装置内でリードアクセス
処理、もしくは阿ライトアクせス処理が実行される。リ
ードアクセスの場合は、再度、相互結合網４を介して演
算プロセッサにリードデータが返却される。

【００１０】通信レジスタ装置は、複数個のワードより
構成される通信レジスタと、通信レジスタアクセスを制
御する制御部より構成される。通信レジスタは０番地か
ら連続的にアドレス番号が振られている。以下この通信
レジスタワードに対し付けられているアドレスのことを
物理アドレスと呼ぶ。物理アドレスは論理的に２つのフ
ィールドに分割され、上位フィールドを物理セット番
号、下位フィールドをセット内オフセットと呼ぶ。物理
セットフィールドがｎビット、セット内オフセットがｍ
ビットの物理アドレスが合計（ｎ＋ｍ）ビットより構成
されているならば、物理セット数は２のｎ乗個、セット
内ワード数は２のｍ乗個の合計２の（ｎ＋ｍ）乗個のワ
ードより通信レジスタ構成されていることになる。演算
プロセッサ１０〜１ｎからの通信レジスタアクセスで
は、物理アドレスを指定することにより、アクセスする
通信レジスタのワードを決めることが出来る。

【００１１】図４に通信レジスタアクセス命令の命令フ
ォーマットを示す。通信レジスタ命令はオペコードフィ
ールド２０１とオペランドフィールドより構成される。
オペランドフィールドは、さらにスカラレジスタ番号を
指定する第一オペランドフィールド２０３より構成され
る。ロードアクセスの場合は第二オペランドフィールド
で指定された通信レジスタワードに格納されている値
を、第一オペランドで指定されたスカラレジスタへ転送
する。ストアアクセスの場合は、このソースとディスト
ネーションの関係が逆になる。

【００１２】この第二オペランドフィールドで指定する
アドレスのことを論理アドレスという。論理アドレスは
論理セット番号とセット内オフセットに分けることがで
きる。ここで、論理セット番号はｎ’ビット、構成セッ
ト内オフセットはｍビット構成であり、論理アドレスは
合計（ｎ’＋ｍ）ビット構成とする。従って、論理的な
通信レジスタ空間は、論理セット数は２のｎ’乗個、セ
ット内ワード数は２のｍ乗個の合計２の（ｎ’＋ｍ）乗
個のワードより論理空間は構成されていることになる。

【００１３】ここで、論理通信レジスタアドレスと物理
通信レジスタのアドレスの関係を述べる。論理通信レジ
スタアドレスのセット内オフセットと物理通信レジスタ
アドレスのセット内オフセットは同じｍビットであり、
即ち、セット内のワード数は同じ２のｍ乗ワードであ
る。しかし、セット番号は、ｎ’＞ｍである。即ち、論
理通信レジスタアドレス空間でのセット数は物理通信レ
ジスタアドレス空間でのセット数より多いことになる。

【００１４】図１は本発明の第１の実施例であり、演算
プロセッサ１０〜１ｎ内に設けられるアドレス変換部の
構成を示している。このアドレス変換部は変換レジスタ
３０１、論理オフセットレジスタ３０５、物理アドレス
レジスタ３０６及び判定器３０４を有する。

【００１５】変換レジスタ３０１は、物理セット番号が
入る物理セット番号３０３、アドレス物理セット番号が
物理アドレス上にマッピングされているか否かを示すＵ
Ａフィールド３０２から構成される。ＵＡフィールドは
１ビット長であり、ＡＶＩＬＡＢＬＥならば物理セット
番号は有効であることを意味し、ＵＮＡＶＡＩＬＡＢＬ
Ｅならば無効であることを意味する。尚、このレジスタ
の初期値は、ＵＡフィールドはＵＮＡＶＡＩＬＡＢＬ
Ｅ、物理セット番号３０３は不定値である。

【００１６】命令発行部は、主記憶装置２より命令を読
みだして、命令を解読した後、命令を発行する。発行す
る命令は演算命令、メモリアクセス命令、通信レジスタ
アクセス命令である。命令発行分で発行される命令は、
ユーザプログラムで実行される命令とオペレーティング
システムで実行される命令の２種類がある。

【００１７】発行する命令が通信レジスタアクセス命令
ならば、この通信レジスタのアドレスをアドレス変換部
に送る。このアドレスは論理アドレスと呼ばれ、アドレ
ス変換部の論理オフセットレジスタ３０５へ入力され
る。論理オフセットレジスタ３０５の出力は、そのまま
物理アドレスレジスタ３０６の物理オフセットへ入力さ
れる。また、変換レジスタ３０１の出力値が物理アドレ
スレジスタ３０６の物理セット番号フィールドへ入力さ
れる。物理アドレスレジスタ３０６の物理セット番号フ
ィールドと物理オフセットフィールドの出力は、各々上
位下位に連結され、これが通信レジスタアクセスのため
の物理アドレスとして、相互結合網４へ送出される。相
互結合網４はルーティングを行い、通信レジスタ装置３
に本リクエストを送出する。

【００１８】アドレス変換時に、ＵＡフィールド３０２
がＡＶＡＩＬＡＢＬＥであるこが検出器３０４で検出さ
れると、変換レジスタ３０１内の物理セット番号は有効
であり、アドレス変換は正常に処理されたことを意味す
るが、ＵＡフィールド３０２がＵＮＡＶＡＩＬＡＢＬＥ
ならば、変換レジスタ内３６１の物理セット番号は無効
であり、アドレス変換に失敗したので、これを判定器３
０４で判定し、このアドレス変換失敗の結果を、プロセ
ッサ内の割り込み処理部に通知する。割り込み処理部
は、この通知を受理したならば、所定の割り込み処理を
実行する。

【００１９】変換レジスタ３０１内の物理セット番号３
０３は、通信レジスタセット命令と呼ばれる命令で変更
される。この命令オペランドフィールドで示されたセッ
ト番号がプロセッサアクセスできる通信レジスタの番号
となる。この通信レジスタセット命令はオペレーティン
グシステムしか実行できない特権命令であり、ユーザプ
ログラムでは実行できない。プロセッサ内の命令発行部
が通信レジスタセット命令を発行したならば、命令のオ
ペランドフィールドで指定されたセット番号を変換レジ
スタ３０１の物理セット番号３０３にライトする。合わ
せて、このセット番号を有効とするために、ＵＡフィー
ルド３０２をＡＶＡＩＬＡＢＬＥにする。

【００２０】また、変換レジスタ３０１の物理セット番
号３０３を無効にし、通信レジスタアクセスを不可とす
る命令として、通信レジスタリセット３０１と呼ばれる
命令も用意される。本命令が発行されたならば、変換レ
ジスタ３０１のＵＡフィールドをＵＮＡＶＡＩＬＡＢＬ
Ｅにする。

【００２１】ユーザプログラムが通信レジスタのあるセ
ット領域を使用したい場合、これをオペレーティングシ
ステムに要求する。オペレーティングシステムがこの要
求を受理したならば、物理通信レジスタ内のあるセット
領域を確保し、このセット番号を通信レジスタセット命
令を用いて変換レジスタ３０１にセットする。セット
後、セット完了したことをユーザプロセスに通知し、以
降ユーザプロセスは、このセット領域の通信レジスタを
アクセス可能となる。

【００２２】また、ユーザプロセスが、異なる通信レジ
スタのセット領域を、さらに用いる場合には、再度オペ
レーティングシステムに、この通信レジスタアクセス領
域の増量を要求し、オペレーティングシステムがこれを
受理したならば、新たなセット領域を確保し、このセッ
ト番号を通信レジスタセット命令を用いて変換レジスタ
３９にセットする。セット後、これをユーザプロセスに
通知する。この方法によりユーザプロセスが使用する通
信レジスタアクセス命令の通信レジスタアドレスを拡張
することなく、１つのユーザプロセスが使用できる通信
レジスタ領域を拡張、即ち、使用可能なセット領域を複
数個使用可能となる。

【００２３】図２は本発明の第２の実施例であり、演算
プロセッサ１０〜１ｎに設けられるアドレス変換部の構
成を示している。アドレス変換部は複数個のエントリー
ワードよりなる変換テーブル４０１論理セットレジスタ
４０２、論理オフセットレジスタ４０３、物理セットレ
ジスタ４０４、物理オフセットレジスタ４０７及び判定
器４０８を有する。

【００２４】変換テーブル４０１の各エントリーは、物
理セット番号が入る物理アドレスフィールド４１２、ア
クセスする論理アドレスが物理アドレス上にマッピング
さているが否かを示すＵＡフィールド４１１から構成さ
れる。ＵＡフィールド４１１ハビット長であり、ＡＶＡ
ＩＬＡＢＬＥならば物理セット番号は有効であることを
意味し、ＵＮＡＶＡＩＬＡＢＬＥならば無効であること
を意味する。尚、各エントリーの初期値は、ＵＡフィー
ルド４１１はＵＮＡＶＡＩＬＡＢＬＥ、物理セット番号
は不定値である。

【００２５】命令発行部が発行した命令が通信レジスタ
アクセスならば、この通信レジスタアクセスのアクセス
するアドレスを、アドレス変換部に送る。このアドレス
は論理アドレスと呼ばれ、論理アドレスの上位ビットは
論理セットレジスタ４０２の入力ちして下位ビットは論
理オフセットレジスタ４０３の入力となる。次のタイミ
ングにおいて、論理レジスタ４０２の出力値より変換テ
ーブルのエントリーを索引し、そのエントリーをＵＡフ
ィールド４１１物理アドレスフィールド４１２を、各々
物理セットレジスタ４０４の入力とする。また、論理オ
フセットレジスタ４０３の出力値はオフセットレジスタ
４０７の入力とする。

【００２６】物理セットレジスタ４０４の物理セット番
号フィールド４０６と物理オフセットレジスタ４０７の
出力は、各々上位下位に連結され、これが通信レジスタ
アクセスのための物理アドレスとして、相互結合網４へ
送出される。相互結合網４はルーティングを行い、通信
レジスタ装置３に本リクエストを送出する。

【００２７】アドレス変換時にＵＡフィールド４０５が
ＡＶＡＩＬＡＢＬＥならば、エントリー内の物理セット
番号は有効であり、アドレス変換は正常に処理されたこ
とを意味するが、ＵＡフィールド４０５がＵＮＡＶＡＩ
ＬＡＢＬＥならば、エントリー内の物理セット番号は無
効であり、アドレス変換に失敗したので、これを判定器
４０８で判定し、このアドレスならば、所定の割り込み
処理を実行する。

【００２８】変換テーブル４０１のエントリー内の物理
セット番号は通信レジスタセット命令と呼ばれる命令で
変更される。この命令の２つのオペランドフィールドで
示されたセット番号とエントリー番号が、変換テーブル
４０１のエントリー内の通信レジスタセットの番号とな
る。この通信レジスタセット命令はオペレーティングシ
ステムしか実行できない特権命令であり、ユーザプログ
ラムでは実行できない。プロセッサ内の命令発行部が通
信レジスタセット命令を発行したならば、命令のオペラ
ンドフィールドで指定されたセット番号を、オペランド
フィールドで指定されたエントリー内の物理セット番号
にライトする。合わせて、このセット番号を有効とする
ために、そのエントリー内のＵＡフィールド４１１をＡ
ＶＡＩＬＡＢＬＥにする。

【００２９】また、指定したエントリーの物理セット番
号を無効にし、そのエントリーでの通信レジスタアクセ
スを不可とする命令として、通信レジスタリセット命令
と呼ぶ命令も用意される。本命令が発行されたならば、
そのエントリーのＵＡフィールドをＵＮＡＶＡＩＬＡＢ
ＬＥにする。

【００３０】本実施例によれば、通信レジスタのフラグ
メント状態を無くすることが可能となり、より効率のよ
い通信レジスタが使用できるようになる。

【００３１】

【発明の効果】本発明は、異常の構成を採用するこによ
り、各演算プロセッサで実行されるプロセスが必要とす
る通信レジスタ容量に応じて、オペレーティングシステ
ムがそのプロセスに対し、必要とする通信レジスタを割
り当てることが可能となる。従って、小容量である通信
レジスタを高率良く使用することができ、通信レジスタ
枯渇によるプロセス実行開始待ちの頻度を低減できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】本発明の第２の実施例を示すブロック図であ
る。

【図３】本発明が適用される並列計算機の概略構成図で
ある。

【図４】本発明で使用される通信レジスタアクセス命令
のフォーマットを示す図である。

【符号の説明】

１０〜１ｎ 演算プロセッサ ２ 主記憶装置 ３ 通信レジスタ装置 ４ 相互結合網 ２０１ オペコードフィールド ２０２ 第一オペランドフィールド ２０３ 第二オペランドフィールド ３０１ 変換レジスタ ３０２，４０５，４１１ ＵＡフィールド ３０３，４０６ 物理セット番号フィールド ３０４，４０８ 判定器 ３０５，４０３ 論理オフセットレジスタ ３０６ 物理アドレスレジスタ ４０１ 変換テーブル ４０２ 論理セットレジスタ ４０４ 物理セットレジスタ ４０７ 物理オフセットレジスタ ４１２ 物理アドレスフィールド

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数個の演算プロセッサからなる演算処
   理装置、主記憶装置、複数個の演算プロセッサ間の同期
   制御、排他制御、通信制御を実行することを目的とし複
   数個の記憶ワードより構成される通信レジスタ装置が相
   互結合網より結合されたマルチプロセッサ構成の並列計
   算機において、 各演算プロセッサに、演算プロセッサで実行するプロセ
   スでの通信レジスタの論理セット番号から、物理通信レ
   ジスタ上にマッピングされた通信レジスタの物理セット
   番号へ変換する通信レジスタアドレス変換部を設けたこ
   とを特徴とする並列計算機。
2. 【請求項２】 前記アドレス変換部内に各通信レジスタ
   論理セット番号に対応した複数個のエントリーより構成
   される変換テーブルを設けたことを特徴とする請求項１
   記載の並列計算機。
3. 【請求項３】 前記アドレス変換部内の変換テーブルの
   構成を各ワード毎に１つのエントリーを割りあてたこと
   を特徴とする請求項２記載の並列計算機。