JPH10187631A - 拡張された対称マルチプロセッサ・アーキテクチャ - Google Patents
拡張された対称マルチプロセッサ・アーキテクチャInfo
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- JPH10187631A JPH10187631A JP9211430A JP21143097A JPH10187631A JP H10187631 A JPH10187631 A JP H10187631A JP 9211430 A JP9211430 A JP 9211430A JP 21143097 A JP21143097 A JP 21143097A JP H10187631 A JPH10187631 A JP H10187631A
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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Abstract
(57)【要約】
【課題】 単一バス・アーキテクチャの物理／電気制限
を解消し、同時にバス帯域幅使用度を最大にする拡張マ
ルチプロセッサ（ＸＭＰ）コンピュータ・システム用の
アーキテクチャおよびメモリ・マッピング技法を提供す
る。 【解決手段】 複数のバス階層構造の下位のバスにバス
装置が接続され、それらの装置間で通信が行われると
き、ある装置がトランザクションを下位バスに発行した
ときに、同じ下位バスに接続されたバス装置にはそのト
ランザクションを直接送って待ち行列に待機させ、その
他のバス装置には上位バスを通してそのトランザクショ
ンを送る。
を解消し、同時にバス帯域幅使用度を最大にする拡張マ
ルチプロセッサ（ＸＭＰ）コンピュータ・システム用の
アーキテクチャおよびメモリ・マッピング技法を提供す
る。 【解決手段】 複数のバス階層構造の下位のバスにバス
装置が接続され、それらの装置間で通信が行われると
き、ある装置がトランザクションを下位バスに発行した
ときに、同じ下位バスに接続されたバス装置にはそのト
ランザクションを直接送って待ち行列に待機させ、その
他のバス装置には上位バスを通してそのトランザクショ
ンを送る。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッ
サ・コンピュータ・システムに関し、詳細には、マルチ
プロセッサ・コンピュータ・システム内の複数のプロセ
ッサの体系的接続に関する。
サ・コンピュータ・システムに関し、詳細には、マルチ
プロセッサ・コンピュータ・システム内の複数のプロセ
ッサの体系的接続に関する。
【０００２】
【従来の技術】多重処理コンピュータ・システムは、コ
ンピューティング・タスクを実行するために使用できる
２つ以上のプロセッサを含む。１つのプロセッサ上で特
定のコンピューティング・タスクを実行し、その間に他
のプロセッサがそれとは無関係のコンピューティング・
タスクを実行することができる。別法として、特定のコ
ンピューティング・タスクの構成要素を複数のプロセッ
サ間で分散し、コンピューティング・タスク全体を実行
するのに必要な時間を短縮することができる。一般的に
言えば、プロセッサとは、１つまたは複数のオペランド
に対する演算を実行して結果を得るように構成された装
置である。
ンピューティング・タスクを実行するために使用できる
２つ以上のプロセッサを含む。１つのプロセッサ上で特
定のコンピューティング・タスクを実行し、その間に他
のプロセッサがそれとは無関係のコンピューティング・
タスクを実行することができる。別法として、特定のコ
ンピューティング・タスクの構成要素を複数のプロセッ
サ間で分散し、コンピューティング・タスク全体を実行
するのに必要な時間を短縮することができる。一般的に
言えば、プロセッサとは、１つまたは複数のオペランド
に対する演算を実行して結果を得るように構成された装
置である。
【０００３】市販の多重処理コンピュータ・システムで
広く使用されているアーキテクチャは対称型マルチプロ
セッサ（ＳＭＰ）アーキテクチャである。通常、ＳＭＰ
コンピュータ・システムは、キャッシュ階層を通じて共
用バスに接続された複数のプロセッサを備える。バスに
は、システム内のプロセッサ間で共用されるメモリも接
続される。メモリ内の特定のメモリ位置へのアクセス
は、他の特定のメモリ位置へのアクセスと同様な時間で
行われる。メモリ内の各位置に一様にアクセスできるの
で、この構造は一様メモリ・アーキテクチャ（ＵＭＡ）
と呼ばれることが多い。
広く使用されているアーキテクチャは対称型マルチプロ
セッサ（ＳＭＰ）アーキテクチャである。通常、ＳＭＰ
コンピュータ・システムは、キャッシュ階層を通じて共
用バスに接続された複数のプロセッサを備える。バスに
は、システム内のプロセッサ間で共用されるメモリも接
続される。メモリ内の特定のメモリ位置へのアクセス
は、他の特定のメモリ位置へのアクセスと同様な時間で
行われる。メモリ内の各位置に一様にアクセスできるの
で、この構造は一様メモリ・アーキテクチャ（ＵＭＡ）
と呼ばれることが多い。
【０００４】プロセッサは、内部キャッシュと、通常、
ＳＭＰコンピュータ・システム内のプロセッサと共用バ
スとの間のキャッシュ階層に含まれる１つまたは複数の
キャッシュと共に構成されることが多い。特定のメイン
・メモリに存在するデータの複数のコピーをこれらのキ
ャッシュに記憶することができる。共用バス・コンピュ
ータ・システムは、特定のアドレスが所与の時間に１つ
のデータ値のみを記憶する共用メモリ・モデルを維持す
るために、キャッシュ・コヒーレンシを使用する。一般
的に言えば、演算は、特定のメモリ・アドレスに記憶さ
れているデータに対するその演算の効果がキャッシュ階
層内のデータの各コピーに反映される場合にはコヒーレ
ントである。たとえば、特定のメモリ・アドレスに記憶
されているデータが更新されると、前のデータのコピー
を記憶しているキャッシュにこの更新を供給することが
できる。別法として、特定のメモリ・アドレスへのその
後のアクセスによって、更新済みのコピーがメイン・メ
モリへ転送されるように、キャッシュ内の前のデータの
コピーを無効化することができる。共用バス・システム
では通常、スヌープ・バス・プロトコルが使用される。
共用バス上で実行される各コヒーレント・トランザクシ
ョンは、キャッシュ内のデータと突き合わせて調べられ
る（あるいは「スヌープされる」）。影響を受けるデー
タのコピーが見つかった場合、コヒーレント・トランザ
クションに応答して、そのデータを含むキャッシュ・ラ
インの状態を更新することができる。
ＳＭＰコンピュータ・システム内のプロセッサと共用バ
スとの間のキャッシュ階層に含まれる１つまたは複数の
キャッシュと共に構成されることが多い。特定のメイン
・メモリに存在するデータの複数のコピーをこれらのキ
ャッシュに記憶することができる。共用バス・コンピュ
ータ・システムは、特定のアドレスが所与の時間に１つ
のデータ値のみを記憶する共用メモリ・モデルを維持す
るために、キャッシュ・コヒーレンシを使用する。一般
的に言えば、演算は、特定のメモリ・アドレスに記憶さ
れているデータに対するその演算の効果がキャッシュ階
層内のデータの各コピーに反映される場合にはコヒーレ
ントである。たとえば、特定のメモリ・アドレスに記憶
されているデータが更新されると、前のデータのコピー
を記憶しているキャッシュにこの更新を供給することが
できる。別法として、特定のメモリ・アドレスへのその
後のアクセスによって、更新済みのコピーがメイン・メ
モリへ転送されるように、キャッシュ内の前のデータの
コピーを無効化することができる。共用バス・システム
では通常、スヌープ・バス・プロトコルが使用される。
共用バス上で実行される各コヒーレント・トランザクシ
ョンは、キャッシュ内のデータと突き合わせて調べられ
る（あるいは「スヌープされる」）。影響を受けるデー
タのコピーが見つかった場合、コヒーレント・トランザ
クションに応答して、そのデータを含むキャッシュ・ラ
インの状態を更新することができる。
【０００５】残念なことに、共用バス・アーキテクチャ
は、多重処理コンピュータ・システムの有用性を制限す
るいくつかの欠点を有する。バスはピーク帯域幅（たと
えば、バスを介して転送できるバイト数／秒）を有す
る。バスに追加プロセッサを接続すると、データおよび
命令をプロセッサに供給するのに必要な帯域幅がピーク
・バス帯域幅を超える恐れがある。いくつかのプロセッ
サが使用可能なバス帯域幅を待つことを強制されるの
で、プロセッサの帯域幅要件が使用可能なバス帯域幅を
超えるとコンピュータ・システムの性能は影響を受け
る。
は、多重処理コンピュータ・システムの有用性を制限す
るいくつかの欠点を有する。バスはピーク帯域幅（たと
えば、バスを介して転送できるバイト数／秒）を有す
る。バスに追加プロセッサを接続すると、データおよび
命令をプロセッサに供給するのに必要な帯域幅がピーク
・バス帯域幅を超える恐れがある。いくつかのプロセッ
サが使用可能なバス帯域幅を待つことを強制されるの
で、プロセッサの帯域幅要件が使用可能なバス帯域幅を
超えるとコンピュータ・システムの性能は影響を受け
る。
【０００６】また、共用バスにプロセッサを追加する
と、バス上の容量負荷が増大し、場合によってはバスの
物理的な長さが増加する。容量負荷が増大しバス長が長
くなると、信号がバスを介して伝搬する際の遅延が長く
なる。伝搬遅延が長くなるために、トランザクションの
実行時間が長くなる可能性がある。したがって、プロセ
ッサを追加するとバスのピーク帯域幅が減少する恐れが
ある。
と、バス上の容量負荷が増大し、場合によってはバスの
物理的な長さが増加する。容量負荷が増大しバス長が長
くなると、信号がバスを介して伝搬する際の遅延が長く
なる。伝搬遅延が長くなるために、トランザクションの
実行時間が長くなる可能性がある。したがって、プロセ
ッサを追加するとバスのピーク帯域幅が減少する恐れが
ある。
【０００７】これらの問題は、プロセッサの動作周波数
および性能が引き続き向上していることによってさらに
深刻になる。周波数が高くなりプロセッサ・マイクロア
ーキテクチャがより高度になることによって性能が向上
すると、プロセッサの数が同じである場合でも、帯域幅
要件は前のプロセッサ世代よりも高くなる。したがっ
て、以前、多重処理コンピュータ・システムに十分な帯
域幅を与えていたバスが、より高性能のプロセッサを使
用する同様なコンピュータ・システムには不十分なもの
となる恐れがある。
および性能が引き続き向上していることによってさらに
深刻になる。周波数が高くなりプロセッサ・マイクロア
ーキテクチャがより高度になることによって性能が向上
すると、プロセッサの数が同じである場合でも、帯域幅
要件は前のプロセッサ世代よりも高くなる。したがっ
て、以前、多重処理コンピュータ・システムに十分な帯
域幅を与えていたバスが、より高性能のプロセッサを使
用する同様なコンピュータ・システムには不十分なもの
となる恐れがある。
【０００８】共用バス・システムにプロセッサおよび装
置を追加する際に発生する問題に対処するための一般的
な方法は、バス階層を有することである。階層共用バス
・システムでは、いくつかの低レベル・バス間でプロセ
ッサおよびその他のバス装置が分割される。これらの低
レベル・バスは、１つまたは複数の高レベル・バスによ
って接続される。トランザクションは、低レベル・バス
上で発信され、高レベル・バスへ送信され、次いでリピ
ータによってすべての低レベル・バスへ送り返される。
したがって、すべてのバス装置が同時にトランザクショ
ンを見て、かつトランザクションは順序付けられたまま
である。論理的には、階層共用バスはすべての装置から
１つの大型共用バスとみなされる。また、階層構造は単
一の大型共用バスの電気的制約の影響を受けない。
置を追加する際に発生する問題に対処するための一般的
な方法は、バス階層を有することである。階層共用バス
・システムでは、いくつかの低レベル・バス間でプロセ
ッサおよびその他のバス装置が分割される。これらの低
レベル・バスは、１つまたは複数の高レベル・バスによ
って接続される。トランザクションは、低レベル・バス
上で発信され、高レベル・バスへ送信され、次いでリピ
ータによってすべての低レベル・バスへ送り返される。
したがって、すべてのバス装置が同時にトランザクショ
ンを見て、かつトランザクションは順序付けられたまま
である。論理的には、階層共用バスはすべての装置から
１つの大型共用バスとみなされる。また、階層構造は単
一の大型共用バスの電気的制約の影響を受けない。
【０００９】しかし、上記の階層共用バス構造に関する
１つの問題は、トランザクションが常に、発信側低レベ
ル・バス上で２度ブロードキャストされることである。
この非効率のために、低レベル・バス上の使用可能な帯
域幅が著しく制限される恐れがある。可能な解決策は、
バス階層の上位へ上昇する方向のトランザクションと、
バス階層の上位から下降する方向のトランザクションに
関して別々の一方向バスを有することである。しかし、
この解決策では２倍の量のバス信号およびバス装置パッ
ケージ上の２倍の量のピンが必要である。この解決策で
は深刻な物理的問題が課されることは自明である。
１つの問題は、トランザクションが常に、発信側低レベ
ル・バス上で２度ブロードキャストされることである。
この非効率のために、低レベル・バス上の使用可能な帯
域幅が著しく制限される恐れがある。可能な解決策は、
バス階層の上位へ上昇する方向のトランザクションと、
バス階層の上位から下降する方向のトランザクションに
関して別々の一方向バスを有することである。しかし、
この解決策では２倍の量のバス信号およびバス装置パッ
ケージ上の２倍の量のピンが必要である。この解決策で
は深刻な物理的問題が課されることは自明である。
【００１０】従来型の階層バス構造を使用するＳＭＰコ
ンピュータ・システムの例を図１に示す。２レベル・バ
ス構造を示す。バス装置８ＡないしＢは低レベルＬ１．
１バス４Ａに接続され、バス装置８ＣないしＤは低レベ
ルＬ１．２バス４Ｂに接続される。バス装置は、プロセ
ッサ／メモリ装置や入出力ブリッジ装置など現代のコン
ピュータ・システムで使用されているローカル・バス型
装置でよい。別々のＬ１バス４ＡないしＢはそれぞれ、
リピータ６ＡないしＢによって上位Ｌ２バス２に結合さ
れる。各リピータ、Ｌ１バス、バス装置は、リピータ・
ノード５を形成する。たとえば、リピータ６Ａ、Ｌ１バ
ス４Ａ、バス装置８Ａ−Ｂはリピータ・ノード５Ａを構
成する。
ンピュータ・システムの例を図１に示す。２レベル・バ
ス構造を示す。バス装置８ＡないしＢは低レベルＬ１．
１バス４Ａに接続され、バス装置８ＣないしＤは低レベ
ルＬ１．２バス４Ｂに接続される。バス装置は、プロセ
ッサ／メモリ装置や入出力ブリッジ装置など現代のコン
ピュータ・システムで使用されているローカル・バス型
装置でよい。別々のＬ１バス４ＡないしＢはそれぞれ、
リピータ６ＡないしＢによって上位Ｌ２バス２に結合さ
れる。各リピータ、Ｌ１バス、バス装置は、リピータ・
ノード５を形成する。たとえば、リピータ６Ａ、Ｌ１バ
ス４Ａ、バス装置８Ａ−Ｂはリピータ・ノード５Ａを構
成する。
【００１１】バス・トランザクション（メモリ読取りな
ど）がバス装置によって開始されると、そのトランザク
ションは発信側Ｌ１バス（４Ａまたは４Ｂ）からＬ２バ
ス２へ送信される。トランザクションは次いで、それぞ
れのリピータ６ＡないしＢによって再び両方のＬ１バス
４ＡないしＢへ同時にブロードキャストされる。このよ
うに、トランザクションは、すべてのバス装置８から同
時に見られる。さらに、図１の階層構造では、バス・ト
ランザクションがすべてのバス装置８から同じ順序に見
える。したがって、論理的には、階層バス構造はバス装
置８ＡないしＤからは単一の共用バスとみなされる。
ど）がバス装置によって開始されると、そのトランザク
ションは発信側Ｌ１バス（４Ａまたは４Ｂ）からＬ２バ
ス２へ送信される。トランザクションは次いで、それぞ
れのリピータ６ＡないしＢによって再び両方のＬ１バス
４ＡないしＢへ同時にブロードキャストされる。このよ
うに、トランザクションは、すべてのバス装置８から同
時に見られる。さらに、図１の階層構造では、バス・ト
ランザクションがすべてのバス装置８から同じ順序に見
える。したがって、論理的には、階層バス構造はバス装
置８ＡないしＤからは単一の共用バスとみなされる。
【００１２】図１のコンピュータ・システムの動作を、
図２に示したタイミング１２に示す。タイミング１２の
各列は、特定のバス・サイクルに対応する。時間的に左
から右へ増加する１１個のバス・サイクルが１１個の列
で表されている。Ｌ２バス２、Ｌ１．１バス４Ａ、Ｌ
１．２バス４Ｂの状態はそれぞれ、行１４ないし１６に
よって各バス・サイクルごとに示されている。
図２に示したタイミング１２に示す。タイミング１２の
各列は、特定のバス・サイクルに対応する。時間的に左
から右へ増加する１１個のバス・サイクルが１１個の列
で表されている。Ｌ２バス２、Ｌ１．１バス４Ａ、Ｌ
１．２バス４Ｂの状態はそれぞれ、行１４ないし１６に
よって各バス・サイクルごとに示されている。
【００１３】バス・サイクル１中に、発信パケット（ア
ドレスおよびコマンド）が、各リピータ・ノード５内の
Ｌ１バス４上の１つのバス装置８によってドライブされ
る。タイミング１２で、このような発信パケットは、Ｌ
１．１バス４Ａ上のＰ１（ｏ）およびＬ１．２バス４Ｂ
上のＰ２（ｏ）として示されている。２つの異なるバス
・トランザクションが同じサイクル中に発行されたの
で、それらのバス・トランザクションがＬ２バス２上に
現れる順序は、選択された調停方式に依存する。タイミ
ング１２に示した実施形態では、Ｌ１．１バス４Ａ上に
発行されたトランザクションはまず、バス・サイクル２
のＬ２バス上のＰ１で表したようにＬ２バス２へ送信さ
れる。トランザクションＰ２（ｏ）は、それぞれのリピ
ータ６Ｂで待機する。また、バス・サイクル２中に、そ
れぞれ、Ｌ１．１バス４ＡおよびＬ１．２バス４Ｂ上の
発信バス・トランザクションＰ３（ｏ）およびＰ４
（ｏ）で表された２つの新しいトランザクションが下位
バス４上で発行される。
ドレスおよびコマンド）が、各リピータ・ノード５内の
Ｌ１バス４上の１つのバス装置８によってドライブされ
る。タイミング１２で、このような発信パケットは、Ｌ
１．１バス４Ａ上のＰ１（ｏ）およびＬ１．２バス４Ｂ
上のＰ２（ｏ）として示されている。２つの異なるバス
・トランザクションが同じサイクル中に発行されたの
で、それらのバス・トランザクションがＬ２バス２上に
現れる順序は、選択された調停方式に依存する。タイミ
ング１２に示した実施形態では、Ｌ１．１バス４Ａ上に
発行されたトランザクションはまず、バス・サイクル２
のＬ２バス上のＰ１で表したようにＬ２バス２へ送信さ
れる。トランザクションＰ２（ｏ）は、それぞれのリピ
ータ６Ｂで待機する。また、バス・サイクル２中に、そ
れぞれ、Ｌ１．１バス４ＡおよびＬ１．２バス４Ｂ上の
発信バス・トランザクションＰ３（ｏ）およびＰ４
（ｏ）で表された２つの新しいトランザクションが下位
バス４上で発行される。
【００１４】バス・サイクル３に、行１５および１６上
のＰ１（ｉ）で表されたトランザクションＰ１が、両方
のリピータ・ノード５のＬ１バス４上の着信トランザク
ションとしてブロードキャストされる。また、バス・サ
イクル３中に、タイミング１２上の行１４に示したよう
に、バス・サイクル１からの第２の発信トランザクショ
ンＰ２（ｏ）がＬ２バス２上でブロードキャストされ
る。
のＰ１（ｉ）で表されたトランザクションＰ１が、両方
のリピータ・ノード５のＬ１バス４上の着信トランザク
ションとしてブロードキャストされる。また、バス・サ
イクル３中に、タイミング１２上の行１４に示したよう
に、バス・サイクル１からの第２の発信トランザクショ
ンＰ２（ｏ）がＬ２バス２上でブロードキャストされ
る。
【００１５】バス・サイクル４中に、行１５および１６
上のＰ２（ｉ）で表したように、トランザクションＰ２
がＬ１バス４上で着信トランザクションとしてブロード
キャストされる。また、バス・サイクル４中に、タイミ
ング１２上の行１４に示したように、発信トランザクシ
ョンＰ３（ｏ）がＬ２バス２上でブロードキャストされ
る。同様に、バス・サイクル５および６中にバス・トラ
ンザクションＰ３およびＰ４がＬ１バスへブロードキャ
ストされる。着信トランザクションのリピータ・ブロー
ドキャストによってＬ１バス帯域幅が消費されるので、
新しい発信トランザクションはバス・サイクル７まで発
行できない。その結果、バス・サイクル６および７中の
行１４上のギャップで示したように、Ｌ２バス２の全帯
域幅が使用されなくなる。
上のＰ２（ｉ）で表したように、トランザクションＰ２
がＬ１バス４上で着信トランザクションとしてブロード
キャストされる。また、バス・サイクル４中に、タイミ
ング１２上の行１４に示したように、発信トランザクシ
ョンＰ３（ｏ）がＬ２バス２上でブロードキャストされ
る。同様に、バス・サイクル５および６中にバス・トラ
ンザクションＰ３およびＰ４がＬ１バスへブロードキャ
ストされる。着信トランザクションのリピータ・ブロー
ドキャストによってＬ１バス帯域幅が消費されるので、
新しい発信トランザクションはバス・サイクル７まで発
行できない。その結果、バス・サイクル６および７中の
行１４上のギャップで示したように、Ｌ２バス２の全帯
域幅が使用されなくなる。
【００１６】多数のプロセッサを必要とするシステムで
は、上記の階層バス構造は多数の階層レベルを必要とす
る可能性がある。各トランザクションを階層の頂部へブ
ロードキャストし下降させることに関連する遅延と、バ
ス調停に関連する遅延は、大規模な階層構造のスループ
ットを著しく制限する恐れがある。
は、上記の階層バス構造は多数の階層レベルを必要とす
る可能性がある。各トランザクションを階層の頂部へブ
ロードキャストし下降させることに関連する遅延と、バ
ス調停に関連する遅延は、大規模な階層構造のスループ
ットを著しく制限する恐れがある。
【００１７】多重処理コンピュータ・システム用の他の
構造は分散共用メモリ・アーキテクチャである。分散共
用メモリ・アーキテクチャは、プロセッサおよびメモリ
が存在する複数のノードを含む。この複数のノードは、
それらの間に結合されたネットワークを介して通信す
る。全体的に考えれば、複数のノード内に含まれるメモ
リはコンピュータ・システム用の共用メモリを形成す
る。通常、ディレクトリを使用して、特定のアドレスに
対応するデータのキャッシュ・コピーをどのノードが有
するかが識別される。コヒーレンシ活動は、ディレクト
リの検査を介して生成することができる。
構造は分散共用メモリ・アーキテクチャである。分散共
用メモリ・アーキテクチャは、プロセッサおよびメモリ
が存在する複数のノードを含む。この複数のノードは、
それらの間に結合されたネットワークを介して通信す
る。全体的に考えれば、複数のノード内に含まれるメモ
リはコンピュータ・システム用の共用メモリを形成す
る。通常、ディレクトリを使用して、特定のアドレスに
対応するデータのキャッシュ・コピーをどのノードが有
するかが識別される。コヒーレンシ活動は、ディレクト
リの検査を介して生成することができる。
【００１８】しかし、分散共用メモリ・アーキテクチャ
も欠点を有する。ディレクトリ参照、アドレス変換、コ
ヒーレンシ維持はすべて、ノード間のトランザクション
に待ち行列時間を付加する。また、分散共用メモリ・ア
ーキテクチャ・システムは通常、共用バス・アーキテク
チャよりも複雑なハードウェアを必要とする。
も欠点を有する。ディレクトリ参照、アドレス変換、コ
ヒーレンシ維持はすべて、ノード間のトランザクション
に待ち行列時間を付加する。また、分散共用メモリ・ア
ーキテクチャ・システムは通常、共用バス・アーキテク
チャよりも複雑なハードウェアを必要とする。
【００１９】
【発明が解決しようとする課題】上記の議論から、マル
チプロセッサ・システム内で多数の装置を接続するため
のより効率的なアーキテクチャが望ましいことは明らか
である。本発明はこの要件に対処するものである。
チプロセッサ・システム内で多数の装置を接続するため
のより効率的なアーキテクチャが望ましいことは明らか
である。本発明はこの要件に対処するものである。
【００２０】
【課題を解決するための手段】上記で概略的に述べた問
題は主として、本発明によるコンピュータ・システムに
よって解決される。概して、本発明は、上位バスによっ
て相互接続された複数のリピータ・ノードを含むマルチ
プロセッサ・コンピュータ・システムを企図するもので
ある。各リピータ・ノードは、複数のバス装置と、下位
バスと、アドレス・リピータとを含む。バス装置は、下
位バス上で相互接続される。リピータは上位バスを下位
バスに結合する。バス装置はプロセッサ／メモリ装置で
よく、各バス装置は着信待ち行列を含む。プロセッサ／
メモリ・バス装置は、ＳＰＡＲＣプロセッサなどの高性
能プロセッサと、ＤＲＡＭメモリと、高速第２レベル・
キャッシュ・メモリとを含む。各バス装置上に配置され
た物理ＤＲＡＭメモリは集合的に、マルチプロセッサ・
コンピュータ・システム用のシステム・メモリを構成す
る。また、バス装置は入出力バス装置でもよい。入出力
装置は着信待ち行列も含む。さらに、入出力バス装置
は、ＰＣＩバスなどの周辺入出力バスをサポートする入
出力バス・ブリッジを含むことができる。この周辺入出
力バスによって、グラフィックス・コントローラ、シリ
アル・ポートおよびパラレル・ポート、ディスク・ドラ
イブなどの入出力装置と通信することができる。
題は主として、本発明によるコンピュータ・システムに
よって解決される。概して、本発明は、上位バスによっ
て相互接続された複数のリピータ・ノードを含むマルチ
プロセッサ・コンピュータ・システムを企図するもので
ある。各リピータ・ノードは、複数のバス装置と、下位
バスと、アドレス・リピータとを含む。バス装置は、下
位バス上で相互接続される。リピータは上位バスを下位
バスに結合する。バス装置はプロセッサ／メモリ装置で
よく、各バス装置は着信待ち行列を含む。プロセッサ／
メモリ・バス装置は、ＳＰＡＲＣプロセッサなどの高性
能プロセッサと、ＤＲＡＭメモリと、高速第２レベル・
キャッシュ・メモリとを含む。各バス装置上に配置され
た物理ＤＲＡＭメモリは集合的に、マルチプロセッサ・
コンピュータ・システム用のシステム・メモリを構成す
る。また、バス装置は入出力バス装置でもよい。入出力
装置は着信待ち行列も含む。さらに、入出力バス装置
は、ＰＣＩバスなどの周辺入出力バスをサポートする入
出力バス・ブリッジを含むことができる。この周辺入出
力バスによって、グラフィックス・コントローラ、シリ
アル・ポートおよびパラレル・ポート、ディスク・ドラ
イブなどの入出力装置と通信することができる。
【００２１】バス装置は、バス・トランザクションを送
受信することによって互いに通信する。１つのバス装置
によって開始されたバス・トランザクションは、開始側
バス装置が取り付けられた下位バス上の発信トランザク
ションとしてブロードキャストされる。同じ下位バスに
取り付けられた他の各バス装置は、この発信トランザク
ションをそれぞれの着信待ち行列に記憶する。また、こ
の下位バスに取り付けられたリピータも、発信トランザ
クションを上位バスへブロードキャストする。他の各リ
ピータ・ノード内のリピータは、この発信トランザクシ
ョンを受信し、それぞれの下位バス上の着信トランザク
ションとして反復する。発信側リピータ・ノード内のリ
ピータが、発信バス・トランザクションを下位バス上の
着信バス・トランザクションとして反復することはな
い。その代わり、他のリピータが発信トランザクション
をそれぞれの下位バス上の着信トランザクションとして
ドライブする際、発信側リピータ・ノード内のリピータ
は、発信側リピータ・ノード内の各バス装置に、着信待
ち行列の先頭に記憶されているパケットを現着信トラン
ザクションとみなすように通知する制御信号をアサート
する。非発信側リピータ・ノード内のリピータは、それ
ぞれの下位バス上のバス装置が着信待ち行列をバイパス
して下位バス上でブロードキャストされた着信トランザ
クションを受信すべきであることを示す制御信号をそれ
らのバス装置にアサートする。発信側リピータ・ノード
内の着信バス装置待ち行列に発信トランザクションを記
憶すると、非発信側リピータ・ノード内の下位バス上で
第１のトランザクションがブロードキャストされている
間、発信側リピータ・ノード内の下位バスが解放され他
の発信トランザクションがブロードキャストされる。し
たがって、下位バス帯域幅の使用度が最大になる。
受信することによって互いに通信する。１つのバス装置
によって開始されたバス・トランザクションは、開始側
バス装置が取り付けられた下位バス上の発信トランザク
ションとしてブロードキャストされる。同じ下位バスに
取り付けられた他の各バス装置は、この発信トランザク
ションをそれぞれの着信待ち行列に記憶する。また、こ
の下位バスに取り付けられたリピータも、発信トランザ
クションを上位バスへブロードキャストする。他の各リ
ピータ・ノード内のリピータは、この発信トランザクシ
ョンを受信し、それぞれの下位バス上の着信トランザク
ションとして反復する。発信側リピータ・ノード内のリ
ピータが、発信バス・トランザクションを下位バス上の
着信バス・トランザクションとして反復することはな
い。その代わり、他のリピータが発信トランザクション
をそれぞれの下位バス上の着信トランザクションとして
ドライブする際、発信側リピータ・ノード内のリピータ
は、発信側リピータ・ノード内の各バス装置に、着信待
ち行列の先頭に記憶されているパケットを現着信トラン
ザクションとみなすように通知する制御信号をアサート
する。非発信側リピータ・ノード内のリピータは、それ
ぞれの下位バス上のバス装置が着信待ち行列をバイパス
して下位バス上でブロードキャストされた着信トランザ
クションを受信すべきであることを示す制御信号をそれ
らのバス装置にアサートする。発信側リピータ・ノード
内の着信バス装置待ち行列に発信トランザクションを記
憶すると、非発信側リピータ・ノード内の下位バス上で
第１のトランザクションがブロードキャストされている
間、発信側リピータ・ノード内の下位バスが解放され他
の発信トランザクションがブロードキャストされる。し
たがって、下位バス帯域幅の使用度が最大になる。
【００２２】一般的に言えば、所与の下位バス上のあら
ゆるバス装置は、その下位バス上に現れたすべての発信
トランザクションを着信待ち行列内に記憶する。発信ト
ランザクションは、リピータによって、それらのトラン
ザクションが下位バスに現れるのと同じ順序で上位バス
へブロードキャストされる。各リピータ・ノードごとの
リピータは、上位バス上に現れたトランザクションが他
のリピータ・ノードからの着信トランザクションである
ときにのみ、そのトランザクションを下位バス上の着信
パケットとしてドライブする。このように、コンピュー
タ・システム内のすべてのバス装置は、特定の各トラン
ザクションを同じ時間に同じ順序で見る。また、各バス
・トランザクションは各バス上に１度しか現れない。し
たがって、本発明の階層バス構造は、すべてのバス装置
およびマルチプロセッサ・コンピュータ・システムか
ら、論理的に共用される単一の大型バスとみなされる。
ゆるバス装置は、その下位バス上に現れたすべての発信
トランザクションを着信待ち行列内に記憶する。発信ト
ランザクションは、リピータによって、それらのトラン
ザクションが下位バスに現れるのと同じ順序で上位バス
へブロードキャストされる。各リピータ・ノードごとの
リピータは、上位バス上に現れたトランザクションが他
のリピータ・ノードからの着信トランザクションである
ときにのみ、そのトランザクションを下位バス上の着信
パケットとしてドライブする。このように、コンピュー
タ・システム内のすべてのバス装置は、特定の各トラン
ザクションを同じ時間に同じ順序で見る。また、各バス
・トランザクションは各バス上に１度しか現れない。し
たがって、本発明の階層バス構造は、すべてのバス装置
およびマルチプロセッサ・コンピュータ・システムか
ら、論理的に共用される単一の大型バスとみなされる。
【００２３】本発明の他の実施態様は、拡張マイクロプ
ロセッサ・コンピュータ・アーキテクチャを企図するも
のである。一方向ポイントツーポイント・リンク接続を
用いていくつかのマルチプロセッサ・ノードが相互接続
される。各マルチプロセッサ・リンク・ノードは、この
ようなポイントツーポイント・リンク接続とのインタフ
ェースをとる最上位インタフェース装置を含む。各ノー
ドは、最上位インタフェースを１つまたは複数のリピー
タに結合する上位バスも含む。各リピータは、上記の実
施態様に関して説明したのと同様に別々の下位バスにも
結合される。各下位バスに１つまたは複数の装置が取り
付けられる。
ロセッサ・コンピュータ・アーキテクチャを企図するも
のである。一方向ポイントツーポイント・リンク接続を
用いていくつかのマルチプロセッサ・ノードが相互接続
される。各マルチプロセッサ・リンク・ノードは、この
ようなポイントツーポイント・リンク接続とのインタフ
ェースをとる最上位インタフェース装置を含む。各ノー
ドは、最上位インタフェースを１つまたは複数のリピー
タに結合する上位バスも含む。各リピータは、上記の実
施態様に関して説明したのと同様に別々の下位バスにも
結合される。各下位バスに１つまたは複数の装置が取り
付けられる。
【００２４】所与のマルチプロセッサ・ノード内の各リ
ピータは、内部待ち行列とバイパス経路とを含む。各リ
ピータはまた、最上位インタフェースから制御信号を受
信する。この制御信号を使用して、トランザクションを
上位バスから下位バスへ送信するためにバイパス経路と
待ち行列のどちらかが選択される。所与のリピータ・ノ
ード内で発信されたトランザクションは待ち行列に記憶
され、それに対して他のマルチプロセッサ・ノードから
着信したトランザクションは、バイパス経路を介して下
位バスへ送信される。マルチプロセッサ・ノードの最上
位インタフェース間のポイントツーポイント・リンキン
グ構造によって、各マルチプロセッサ・ノード間で同時
にトランザクションを伝達することができる。したがっ
て、このような最上位通信には調停遅延が伴わない。厳
密な定義済みトランザクション順序に従うことによって
この最上位インタフェース上でトランザクションの順序
付けが維持される。任意の順序を選択することができる
が、一貫して特定の定義済み順序を使用しなければなら
ない。たとえば、そのような１つの順序付けは、ノード
Ａ、ノードＢ、ノードＣの３つのノードを備えるシステ
ムにおいて、ノードＡから発信されたトランザクション
が、ノードＢから発信されたトランザクションよりも優
先され、ノードＢから発信されたトランザクションが、
ノードＣから発信されたトランザクションよりも優先さ
れるものでよい。この定義済み順序は、最上位ポイント
ツーポイント・リンク構造上で伝達されるトランザクシ
ョンが各マルチプロセッサ・ノード内のリピータへ送信
される順序を示す。非発信側リピータ・ノードの上位バ
ス上でブロードキャストされたトランザクションはさら
に、バイパス経路によってそのようなノード内の下位バ
スへ送信される。しかし、同じトランザクションが、発
信側リピータ・ノード内の上位バスへブロードキャスト
されることはない。その代わり、そのトランザクション
をリピータ待ち行列から下位バスへブロードキャストす
ることを示す制御信号がリピータに対してアサートされ
る。これによって、発信側ノード内の上位バスが新しい
トランザクションをブロードキャストすることは不要に
なる。
ピータは、内部待ち行列とバイパス経路とを含む。各リ
ピータはまた、最上位インタフェースから制御信号を受
信する。この制御信号を使用して、トランザクションを
上位バスから下位バスへ送信するためにバイパス経路と
待ち行列のどちらかが選択される。所与のリピータ・ノ
ード内で発信されたトランザクションは待ち行列に記憶
され、それに対して他のマルチプロセッサ・ノードから
着信したトランザクションは、バイパス経路を介して下
位バスへ送信される。マルチプロセッサ・ノードの最上
位インタフェース間のポイントツーポイント・リンキン
グ構造によって、各マルチプロセッサ・ノード間で同時
にトランザクションを伝達することができる。したがっ
て、このような最上位通信には調停遅延が伴わない。厳
密な定義済みトランザクション順序に従うことによって
この最上位インタフェース上でトランザクションの順序
付けが維持される。任意の順序を選択することができる
が、一貫して特定の定義済み順序を使用しなければなら
ない。たとえば、そのような１つの順序付けは、ノード
Ａ、ノードＢ、ノードＣの３つのノードを備えるシステ
ムにおいて、ノードＡから発信されたトランザクション
が、ノードＢから発信されたトランザクションよりも優
先され、ノードＢから発信されたトランザクションが、
ノードＣから発信されたトランザクションよりも優先さ
れるものでよい。この定義済み順序は、最上位ポイント
ツーポイント・リンク構造上で伝達されるトランザクシ
ョンが各マルチプロセッサ・ノード内のリピータへ送信
される順序を示す。非発信側リピータ・ノードの上位バ
ス上でブロードキャストされたトランザクションはさら
に、バイパス経路によってそのようなノード内の下位バ
スへ送信される。しかし、同じトランザクションが、発
信側リピータ・ノード内の上位バスへブロードキャスト
されることはない。その代わり、そのトランザクション
をリピータ待ち行列から下位バスへブロードキャストす
ることを示す制御信号がリピータに対してアサートされ
る。これによって、発信側ノード内の上位バスが新しい
トランザクションをブロードキャストすることは不要に
なる。
【００２５】上記で拡張マルチプロセッサ・コンピュー
タ・システムに関して説明した動作から、マルチプロセ
ッサ・ノード間でブロードキャストされたバス・トラン
ザクションが、各マルチプロセッサ・ノードの各上位バ
スおよび下位バス上に１度しか現れないことが分かる。
これによって、最大バス帯域幅を使用することができ
る。さらに、最上位ポイントツーポイント接続に関する
厳密な定義済み順序付けによって、常に順序付きトラン
ザクション・ブロードキャストが行われ、システム内の
各バス装置は、各トランザクションを同じ時間に同じ順
序で見る。
タ・システムに関して説明した動作から、マルチプロセ
ッサ・ノード間でブロードキャストされたバス・トラン
ザクションが、各マルチプロセッサ・ノードの各上位バ
スおよび下位バス上に１度しか現れないことが分かる。
これによって、最大バス帯域幅を使用することができ
る。さらに、最上位ポイントツーポイント接続に関する
厳密な定義済み順序付けによって、常に順序付きトラン
ザクション・ブロードキャストが行われ、システム内の
各バス装置は、各トランザクションを同じ時間に同じ順
序で見る。
【００２６】各バス装置は、メモリを含むことができ
る。各バス装置上に配置されたメモリは集合的に、拡張
マルチプロセッサ・コンピュータ・システム用のシステ
ム・メモリを形成する。メモリは、各マルチプロセッサ
・ノードが総アドレス空間の一部を割り当てられるよう
に、いくつかの異なる領域に分割される。各アドレス空
間部分のサイズは、拡張マルチプロセッサ・コンピュー
タ・システムを構成するマルチプロセッサ・ノードの数
に反比例する。たとえば、３つのノードがある場合、各
ノードにはアドレス空間の３分の１が割り当てられる。
る。各バス装置上に配置されたメモリは集合的に、拡張
マルチプロセッサ・コンピュータ・システム用のシステ
ム・メモリを形成する。メモリは、各マルチプロセッサ
・ノードが総アドレス空間の一部を割り当てられるよう
に、いくつかの異なる領域に分割される。各アドレス空
間部分のサイズは、拡張マルチプロセッサ・コンピュー
タ・システムを構成するマルチプロセッサ・ノードの数
に反比例する。たとえば、３つのノードがある場合、各
ノードにはアドレス空間の３分の１が割り当てられる。
【００２７】各ノード間のメモリ・コヒーレンシを維持
するために、システム・メモリ内の各キャッシュ・ライ
ンにそのノードのコヒーレンシ状態タグが付加される。
このようなコヒーレンシ状態タグをＭＴＡＧと呼ぶ。特
定のノード内のバス装置がトランザクションを開始する
と、そのノード内のＭＴＡＧが調べられ、そのノードが
そのトランザクション・アドレスに関する有効なアクセ
ス権を有するかどうかが判定される。検索されたＭＴＡ
Ｇが妥当なアクセス権を示している場合、完了されるト
ランザクションは有効である。そうでない場合、そのト
ランザクションは他のノードにグローバルに再発行しな
ければならない。
するために、システム・メモリ内の各キャッシュ・ライ
ンにそのノードのコヒーレンシ状態タグが付加される。
このようなコヒーレンシ状態タグをＭＴＡＧと呼ぶ。特
定のノード内のバス装置がトランザクションを開始する
と、そのノード内のＭＴＡＧが調べられ、そのノードが
そのトランザクション・アドレスに関する有効なアクセ
ス権を有するかどうかが判定される。検索されたＭＴＡ
Ｇが妥当なアクセス権を示している場合、完了されるト
ランザクションは有効である。そうでない場合、そのト
ランザクションは他のノードにグローバルに再発行しな
ければならない。
【００２８】本発明の拡張マルチプロセッサ・コンピュ
ータ・システムの他の実施形態では、システム・メモリ
・アドレス空間のそれぞれ異なる領域を、３つのモード
のうちの１つで動作するように割り当てることができ
る。この３つのモードとは、複写モード、移行モード、
通常モードである。通常モードで動作するメモリ領域の
場合、グローバル・トランザクションを送信せずに、す
べてのメモリ・トランザクションが発信側マルチプロセ
ッサ・ノード内で試みられる。トランザクションがグロ
ーバルに送信されるのは、ＭＴＡＧが不適切なアクセス
権を示し、あるいはアドレスが、他のマルチプロセッサ
・ノードにマップされているメモリ領域に対応するもの
である場合だけである。
ータ・システムの他の実施形態では、システム・メモリ
・アドレス空間のそれぞれ異なる領域を、３つのモード
のうちの１つで動作するように割り当てることができ
る。この３つのモードとは、複写モード、移行モード、
通常モードである。通常モードで動作するメモリ領域の
場合、グローバル・トランザクションを送信せずに、す
べてのメモリ・トランザクションが発信側マルチプロセ
ッサ・ノード内で試みられる。トランザクションがグロ
ーバルに送信されるのは、ＭＴＡＧが不適切なアクセス
権を示し、あるいはアドレスが、他のマルチプロセッサ
・ノードにマップされているメモリ領域に対応するもの
である場合だけである。
【００２９】複写モードでは、各マルチプロセッサ・ノ
ードに配置されたメモリに複写メモリ領域がマップさ
れ、それによってメモリ領域の複製コピーが各ノードに
記憶される。したがって、複写モード・トランザクショ
ンは常に、発信側マルチプロセッサ・ノード内でローカ
ルに試みられる。複写モードでトランザクションがグロ
ーバルに送信されるのは、ＭＴＡＧが不適切なアクセス
権を示している場合だけです。移行モードでは、トラン
ザクションは常に最初にグローバルに送信される。した
がって、ＭＴＡＧコヒーレンシ状態を維持する必要はな
い。
ードに配置されたメモリに複写メモリ領域がマップさ
れ、それによってメモリ領域の複製コピーが各ノードに
記憶される。したがって、複写モード・トランザクショ
ンは常に、発信側マルチプロセッサ・ノード内でローカ
ルに試みられる。複写モードでトランザクションがグロ
ーバルに送信されるのは、ＭＴＡＧが不適切なアクセス
権を示している場合だけです。移行モードでは、トラン
ザクションは常に最初にグローバルに送信される。した
がって、ＭＴＡＧコヒーレンシ状態を維持する必要はな
い。
【００３０】本発明の他の目的および利点は、下記の詳
細な説明を読み、添付の図面を参照したときに明らかに
なろう。
細な説明を読み、添付の図面を参照したときに明らかに
なろう。
【００３１】
【発明の実施の形態】本発明では様々な修正形態および
代替形態が可能であるが、その特定の実施形態を一例と
して図面に示し、本明細書で詳しく説明する。図面およ
びその詳細な説明が、本発明を、開示した特定の形態に
制限するものではなく、逆に、本発明が、添付の特許請
求の範囲によって定義された本発明の趣旨および範囲内
のすべての修正形態、等価形態、代替形態をカバーする
ものであることを理解されたい。
代替形態が可能であるが、その特定の実施形態を一例と
して図面に示し、本明細書で詳しく説明する。図面およ
びその詳細な説明が、本発明を、開示した特定の形態に
制限するものではなく、逆に、本発明が、添付の特許請
求の範囲によって定義された本発明の趣旨および範囲内
のすべての修正形態、等価形態、代替形態をカバーする
ものであることを理解されたい。
【００３２】次に図３を参照すると、多重処理コンピュ
ータ・システム２０の一実施形態のブロック図が示され
ている。コンピュータ・システム２０は、上位バス（Ｌ
２）バス２２によって相互接続された複数のリピータ・
ノード３０Ａないし３０Ｂを含む。本明細書で特定の参
照符号とその後に続く文字を用いて参照される要素は集
合的に、その参照符号のみによって参照される。たとえ
ば、リピータ・ノード３０Ａないし３０Ｂは集合的に、
装置ノード３０と呼ばれる。図３には２つのリピータ・
ノード３０しか示されていないが、任意の数のリピータ
・ノード３０を相互接続することができ、Ｌ２バス２２
の物理／電気制約によってのみ制限される。図の実施形
態では、各リピータ・ノード３０は、複数のバス装置３
８と、下位装置バス３２と、リピータ３４とを含む。た
とえば、リピータ・ノード３０Ａは複数のバス装置３８
ＡないしＢを含むように構成される。バス装置３８Ａな
いしＢは下位バス（Ｌ１バス）３２Ａ上で相互接続され
る。Ｌ１バス３２Ａはリピータ３４Ａを通じてＬ２バス
２２とのインタフェースをとる。
ータ・システム２０の一実施形態のブロック図が示され
ている。コンピュータ・システム２０は、上位バス（Ｌ
２）バス２２によって相互接続された複数のリピータ・
ノード３０Ａないし３０Ｂを含む。本明細書で特定の参
照符号とその後に続く文字を用いて参照される要素は集
合的に、その参照符号のみによって参照される。たとえ
ば、リピータ・ノード３０Ａないし３０Ｂは集合的に、
装置ノード３０と呼ばれる。図３には２つのリピータ・
ノード３０しか示されていないが、任意の数のリピータ
・ノード３０を相互接続することができ、Ｌ２バス２２
の物理／電気制約によってのみ制限される。図の実施形
態では、各リピータ・ノード３０は、複数のバス装置３
８と、下位装置バス３２と、リピータ３４とを含む。た
とえば、リピータ・ノード３０Ａは複数のバス装置３８
ＡないしＢを含むように構成される。バス装置３８Ａな
いしＢは下位バス（Ｌ１バス）３２Ａ上で相互接続され
る。Ｌ１バス３２Ａはリピータ３４Ａを通じてＬ２バス
２２とのインタフェースをとる。
【００３３】バス装置３８Ａは、プロセッサ／メモリ装
置であり、プロセッサ／メモリ要素４８Ａだけでなく、
着信待ち行列４０Ａとマルチプレクサ４２Ａも含む。プ
ロセッサ／メモリ要素は、高性能プロセッサと、ＤＲＡ
Ｍメモリと、高速キャッシュ・メモリとを含むことがで
きる。各バス装置３８上に配置された物理ＤＲＡＭメモ
リは集合的に、図３のコンピュータ・システム２０用の
システム・メモリを構成する。
置であり、プロセッサ／メモリ要素４８Ａだけでなく、
着信待ち行列４０Ａとマルチプレクサ４２Ａも含む。プ
ロセッサ／メモリ要素は、高性能プロセッサと、ＤＲＡ
Ｍメモリと、高速キャッシュ・メモリとを含むことがで
きる。各バス装置３８上に配置された物理ＤＲＡＭメモ
リは集合的に、図３のコンピュータ・システム２０用の
システム・メモリを構成する。
【００３４】バス装置３８Ｂは入出力（Ｉ／Ｏ）バス装
置である。入出力バス装置３８Ｂは、プロセッサ／メモ
リ装置３８Ａと同様に、入出力要素５０だけでなく、着
信待ち行列４０Ｂとマルチプレクサ４２Ｂも含む。入出
力要素５０は、周辺構成要素相互接続（ＰＣＩ）バスな
どの周辺バスとのバス・ブリッジを含むことができる。
ＰＣＩバスを使用して、グラフィックス・インタフェー
スや、シリアル・ポートおよびパラレル・ポートや、デ
ィスク・ドライブや、モデムや、プリンタなどの周辺装
置とのインタフェースをとることができる。
置である。入出力バス装置３８Ｂは、プロセッサ／メモ
リ装置３８Ａと同様に、入出力要素５０だけでなく、着
信待ち行列４０Ｂとマルチプレクサ４２Ｂも含む。入出
力要素５０は、周辺構成要素相互接続（ＰＣＩ）バスな
どの周辺バスとのバス・ブリッジを含むことができる。
ＰＣＩバスを使用して、グラフィックス・インタフェー
スや、シリアル・ポートおよびパラレル・ポートや、デ
ィスク・ドライブや、モデムや、プリンタなどの周辺装
置とのインタフェースをとることができる。
【００３５】図３の実施形態では各リピータ・ノード３
０に２つのバス装置３８しか示されていないが、バス装
置３８の数は、所望の構成に応じてこれより多くても、
あるいは少なくてもよい。プロセッサ／メモリ装置と入
出力装置の混合物が存在することもできる。リピータ・
ノード３０内で許容されるバス装置の最大数は、各Ｌ１
バス３２の物理／電気制約によって制限される。さら
に、２つの階層バス・レベルしか図示していないが、必
要に応じてより大きな数の階層バス・レベルを使用する
ように、本明細書で説明する実施形態を拡張することが
できる。
０に２つのバス装置３８しか示されていないが、バス装
置３８の数は、所望の構成に応じてこれより多くても、
あるいは少なくてもよい。プロセッサ／メモリ装置と入
出力装置の混合物が存在することもできる。リピータ・
ノード３０内で許容されるバス装置の最大数は、各Ｌ１
バス３２の物理／電気制約によって制限される。さら
に、２つの階層バス・レベルしか図示していないが、必
要に応じてより大きな数の階層バス・レベルを使用する
ように、本明細書で説明する実施形態を拡張することが
できる。
【００３６】一般的に言えば、バス装置３８は、バス・
トランザクションを送受信することによって互いに通信
する。バス・トランザクションは、メモリ動作と入出力
動作のどちらかを実行することができる。一般に、メモ
リ動作とは、データを送信元から宛先へ転送させる動作
である。送信元または宛先、あるいはその両方は、開始
側内の記憶位置でも、あるいはシステム・メモリ内の記
憶位置でもよい。送信元または宛先がシステム・メモリ
内の記憶位置であるとき、送信元または宛先は、メモリ
動作と共に搬送されるアドレスを介して指定される。メ
モリ動作は読取り動作でも、あるいは書込み動作でもよ
い。読取り動作では、データが開始側の外部の送信元か
ら開始側内の宛先へ転送される。逆に、書込み動作で
は、データが開始側内の送信元から開始側の外部の宛先
へ転送される。図３に示したコンピュータ・システム２
０では、メモリ動作は、Ｌ１バス３２およびＬ２バス２
２上の１つまたは複数のトランザクションを含むことが
できる。バス・トランザクションは、アドレスと、コマ
ンドと、送信元ＩＤとを備えるビット・コード化パケッ
トとしてブロードキャストされる。アドレス指定モード
やマスク情報など他の情報を各パケット内にコード化す
ることもできる。
トランザクションを送受信することによって互いに通信
する。バス・トランザクションは、メモリ動作と入出力
動作のどちらかを実行することができる。一般に、メモ
リ動作とは、データを送信元から宛先へ転送させる動作
である。送信元または宛先、あるいはその両方は、開始
側内の記憶位置でも、あるいはシステム・メモリ内の記
憶位置でもよい。送信元または宛先がシステム・メモリ
内の記憶位置であるとき、送信元または宛先は、メモリ
動作と共に搬送されるアドレスを介して指定される。メ
モリ動作は読取り動作でも、あるいは書込み動作でもよ
い。読取り動作では、データが開始側の外部の送信元か
ら開始側内の宛先へ転送される。逆に、書込み動作で
は、データが開始側内の送信元から開始側の外部の宛先
へ転送される。図３に示したコンピュータ・システム２
０では、メモリ動作は、Ｌ１バス３２およびＬ２バス２
２上の１つまたは複数のトランザクションを含むことが
できる。バス・トランザクションは、アドレスと、コマ
ンドと、送信元ＩＤとを備えるビット・コード化パケッ
トとしてブロードキャストされる。アドレス指定モード
やマスク情報など他の情報を各パケット内にコード化す
ることもできる。
【００３７】一般的に言えば、入出力動作は、宛先が入
出力バス装置であることを除いてメモリ動作に類似して
いる。入出力装置は、シリアル・ポートやフロッピー・
ディスク・ドライブなどの周辺装置と通信するために使
用される。たとえば、入出力読取り動作では、データを
入出力要素５０からプロセッサ／メモリ・バス装置３８
Ｄ内のプロセッサへ転送することができる。同様に、入
出力書込み動作では、データをバス装置３８Ｄ内のプロ
セッサからバス装置３８Ｂ内の入出力要素５０へ転送す
ることができる。図３に示したコンピュータ・システム
２０で、入出力動作は、Ｌ１バス３２およびＬ２バス２
２上の１つまたは複数のトランザクションを含むことが
できる。
出力バス装置であることを除いてメモリ動作に類似して
いる。入出力装置は、シリアル・ポートやフロッピー・
ディスク・ドライブなどの周辺装置と通信するために使
用される。たとえば、入出力読取り動作では、データを
入出力要素５０からプロセッサ／メモリ・バス装置３８
Ｄ内のプロセッサへ転送することができる。同様に、入
出力書込み動作では、データをバス装置３８Ｄ内のプロ
セッサからバス装置３８Ｂ内の入出力要素５０へ転送す
ることができる。図３に示したコンピュータ・システム
２０で、入出力動作は、Ｌ１バス３２およびＬ２バス２
２上の１つまたは複数のトランザクションを含むことが
できる。
【００３８】図３のコンピュータ・システム２０のアー
キテクチャは、通常のバス・トランザクションのフロー
を追跡することによってより良く理解することができ
る。たとえば、バス装置３８Ａのプロセッサ／メモリ要
素４８によって開始されたバス・トランザクションは、
発信相互接続経路４４Ａ上に発行される。このトランザ
クションは、Ｌ１．１バス３２Ａ上の発信パケットＰ１
（ｏ）とみなされる。開始側バス装置（この例では３８
Ａ）を含め、Ｌ１．１バス３２Ａに接続された各バス装
置は、着信待ち行列４０に発信パケットＰ１（ｏ）を記
憶する。また、リピータ３４Ａは、パケットＰ１（ｏ）
をＬ２バス２２上にブロードキャストし、パケットＰ１
（ｏ）はこのバス上にパケットＰ１として現れる。各非
発信側リピータ・ノード３０内のリピータは、パケット
Ｐ１を受信し、それぞれのＬ１バス３２上で着信パケッ
トＰ１（ｉ）としてドライブする。図３に示した実施形
態には２つのリピータ・ノード３０しか示されていない
ので、上記の例では、リピータ３４ＢはパケットＰ１を
Ｌ２バス２２上で受信し、Ｌ１．２バス３２Ｂ上の着信
パケットＰ１（ｉ）としてドライブする。パケットＰ１
が発信パケットＰ１（ｏ）として送り出した装置ノード
３０Ａのリピータ３４Ａは、パケットＰ１を着信パケッ
トとしてＬ１．１バス３２Ａに戻さないことに留意され
たい。その代わり、リピータ３４Ｂなど他のリピータが
それぞれのＬ１バス上にパケットＰ１をドライブすると
きに、リピータ３４Ａでは着信信号３６Ａをアサートす
る。着信信号３６Ａは、発信側ノード内の各バス装置
に、着信側待ち行列４０に記憶されているパケットを現
着信パケットとみなすよう通知する。非発信側ノード３
０Ｂ内のリピータ３４Ｂは、着信信号３６Ｂをアサート
しない。したがって、装置３８Ｃおよび３８Ｄは、着信
待ち行列４０をバイパスし、Ｌ１．２バス３２Ｂから着
信パケットＰ１（ｉ）を受信する。マルチプレクサ４２
は、着信信号に応答して、各装置がＬ１バス３２上のパ
ケットと着信待ち行列４０の先頭にあるパケットのどち
らかを現トランザクション・パケットと判断する。
キテクチャは、通常のバス・トランザクションのフロー
を追跡することによってより良く理解することができ
る。たとえば、バス装置３８Ａのプロセッサ／メモリ要
素４８によって開始されたバス・トランザクションは、
発信相互接続経路４４Ａ上に発行される。このトランザ
クションは、Ｌ１．１バス３２Ａ上の発信パケットＰ１
（ｏ）とみなされる。開始側バス装置（この例では３８
Ａ）を含め、Ｌ１．１バス３２Ａに接続された各バス装
置は、着信待ち行列４０に発信パケットＰ１（ｏ）を記
憶する。また、リピータ３４Ａは、パケットＰ１（ｏ）
をＬ２バス２２上にブロードキャストし、パケットＰ１
（ｏ）はこのバス上にパケットＰ１として現れる。各非
発信側リピータ・ノード３０内のリピータは、パケット
Ｐ１を受信し、それぞれのＬ１バス３２上で着信パケッ
トＰ１（ｉ）としてドライブする。図３に示した実施形
態には２つのリピータ・ノード３０しか示されていない
ので、上記の例では、リピータ３４ＢはパケットＰ１を
Ｌ２バス２２上で受信し、Ｌ１．２バス３２Ｂ上の着信
パケットＰ１（ｉ）としてドライブする。パケットＰ１
が発信パケットＰ１（ｏ）として送り出した装置ノード
３０Ａのリピータ３４Ａは、パケットＰ１を着信パケッ
トとしてＬ１．１バス３２Ａに戻さないことに留意され
たい。その代わり、リピータ３４Ｂなど他のリピータが
それぞれのＬ１バス上にパケットＰ１をドライブすると
きに、リピータ３４Ａでは着信信号３６Ａをアサートす
る。着信信号３６Ａは、発信側ノード内の各バス装置
に、着信側待ち行列４０に記憶されているパケットを現
着信パケットとみなすよう通知する。非発信側ノード３
０Ｂ内のリピータ３４Ｂは、着信信号３６Ｂをアサート
しない。したがって、装置３８Ｃおよび３８Ｄは、着信
待ち行列４０をバイパスし、Ｌ１．２バス３２Ｂから着
信パケットＰ１（ｉ）を受信する。マルチプレクサ４２
は、着信信号に応答して、各装置がＬ１バス３２上のパ
ケットと着信待ち行列４０の先頭にあるパケットのどち
らかを現トランザクション・パケットと判断する。
【００３９】上記の例では、発信側ノード３０Ａ内のす
べてのバス装置３８ＡないしＢの着信待ち行列４０Ａな
いしＢに発信パケットＰ１（ｏ）を記憶すると、第１の
パケットが、他の非発信側リピータ・ノード（３０Ｂ）
のＬ１バス３２上でブロードキャストされ発信側ノード
３２Ａ内の着信待ち行列４０ＡないしＢから与えられる
間、Ｌ１．１バス３２Ａが解放され他の発信パケットが
ブロードキャストされる。したがって、所与のバス上に
同じバス・トランザクションが複数回にわたって現れる
ことはなく、そのため、バス帯域幅の使用度が最大にな
る。
べてのバス装置３８ＡないしＢの着信待ち行列４０Ａな
いしＢに発信パケットＰ１（ｏ）を記憶すると、第１の
パケットが、他の非発信側リピータ・ノード（３０Ｂ）
のＬ１バス３２上でブロードキャストされ発信側ノード
３２Ａ内の着信待ち行列４０ＡないしＢから与えられる
間、Ｌ１．１バス３２Ａが解放され他の発信パケットが
ブロードキャストされる。したがって、所与のバス上に
同じバス・トランザクションが複数回にわたって現れる
ことはなく、そのため、バス帯域幅の使用度が最大にな
る。
【００４０】一般的に言えば、所与のＬ１バス３２上の
あらゆる装置は、そのバス上に現れたすべての発信トラ
ンザクション・パケットを装置の着信待ち行列４０に記
憶する。そのリピータ・ノードのリピータ３４は、発信
トランザクション・パケットが発信側Ｌ１バス３２上に
現れるのと同じ順序ですべての発信トランザクション・
パケットをＬ２バス２２へブロードキャストする。各リ
ピータ・ノード３０ごとのリピータは、Ｌ２パケットが
そのリピータ・ノードから発信されたものではない場合
にのみ、Ｌ２パケットを着信パケットとしてリピータの
Ｌ１バス３２上にドライブする。Ｌ２パケットが特定の
リピータ・ノード（発信側ノード）から発信されたもの
である場合、そのノードは、他のリピータがそのパケッ
トを着信パケットとしてドライブするバス・サイクル中
にそのパケットを再ドライブするのではなく着信信号３
６をアサートする。したがって、コンピュータ・システ
ム内のすべてのバス装置３８が同じときにこのトランザ
クションを見る。発信側ノード内の装置３８は、その着
信待ち行列４０からのパケットを見て、非発信側ノード
内の装置３８は、それぞれのバイパス経路４６を介して
装置のＬ１バス３２上のパケットを見る。発信側ノード
内のバス装置３８がそれぞれの着信待ち行列４０を使用
してパケットを見るので、発信側ノード内のＬ１バス３
２は自由に他の発信パケットをブロードキャストするこ
とができる。このように、Ｌ２バス２２の全帯域幅を使
用することができる。
あらゆる装置は、そのバス上に現れたすべての発信トラ
ンザクション・パケットを装置の着信待ち行列４０に記
憶する。そのリピータ・ノードのリピータ３４は、発信
トランザクション・パケットが発信側Ｌ１バス３２上に
現れるのと同じ順序ですべての発信トランザクション・
パケットをＬ２バス２２へブロードキャストする。各リ
ピータ・ノード３０ごとのリピータは、Ｌ２パケットが
そのリピータ・ノードから発信されたものではない場合
にのみ、Ｌ２パケットを着信パケットとしてリピータの
Ｌ１バス３２上にドライブする。Ｌ２パケットが特定の
リピータ・ノード（発信側ノード）から発信されたもの
である場合、そのノードは、他のリピータがそのパケッ
トを着信パケットとしてドライブするバス・サイクル中
にそのパケットを再ドライブするのではなく着信信号３
６をアサートする。したがって、コンピュータ・システ
ム内のすべてのバス装置３８が同じときにこのトランザ
クションを見る。発信側ノード内の装置３８は、その着
信待ち行列４０からのパケットを見て、非発信側ノード
内の装置３８は、それぞれのバイパス経路４６を介して
装置のＬ１バス３２上のパケットを見る。発信側ノード
内のバス装置３８がそれぞれの着信待ち行列４０を使用
してパケットを見るので、発信側ノード内のＬ１バス３
２は自由に他の発信パケットをブロードキャストするこ
とができる。このように、Ｌ２バス２２の全帯域幅を使
用することができる。
【００４１】すべての発信トランザクション・パケット
が、発行されたときと同じ順序でブロードキャストされ
（装置間の調停を行えるようにする）、同じバス・サイ
クル中にすべての装置に現れるので、Ｌ１バス３２、リ
ピータ３４、Ｌ２バス２２の階層バス構造は、バス装置
３８への論理的に共用される単一の大型バスに見える。
しかし、図３の階層構造では、物理的に共用される単一
のバス上で共用されるよりも多くの多数のバス装置３８
をサポートすることができる。一実施形態では、各プロ
セッサ／メモリ・バス装置上に物理的に配置されたメモ
リは集合的に、システム・メモリを形成する単一の論理
メモリに見える。システム・メモリは一般に、すべての
バス装置３８からアクセスすることができる。
が、発行されたときと同じ順序でブロードキャストされ
（装置間の調停を行えるようにする）、同じバス・サイ
クル中にすべての装置に現れるので、Ｌ１バス３２、リ
ピータ３４、Ｌ２バス２２の階層バス構造は、バス装置
３８への論理的に共用される単一の大型バスに見える。
しかし、図３の階層構造では、物理的に共用される単一
のバス上で共用されるよりも多くの多数のバス装置３８
をサポートすることができる。一実施形態では、各プロ
セッサ／メモリ・バス装置上に物理的に配置されたメモ
リは集合的に、システム・メモリを形成する単一の論理
メモリに見える。システム・メモリは一般に、すべての
バス装置３８からアクセスすることができる。
【００４２】同時バス要求を処理するために各バス装置
３８およびリピータ３４内に調停ロジックが含まれる。
一実施形態では、それぞれの各ノード３０上のリピータ
３４およびバス装置３８が、そのノード内のそれらのＬ
１バス３４に関する調停を行う。また、各リピータ３４
は、Ｌ２バス２２へのアクセスに関する調停も行う。未
処理のＬ１トランザクション・パケットを各バス装置３
８内の発信待ち行列内で待機させることができる。同様
に、未処理のＬ２パケットおよび未処理の着信Ｌ１パケ
ットを各リピータ３４内で待機させることができる。ラ
ウンドロビン方式や各バス・レベルごとの優先順位ベー
スの方式など、様々な調停方式を使用することができ
る。
３８およびリピータ３４内に調停ロジックが含まれる。
一実施形態では、それぞれの各ノード３０上のリピータ
３４およびバス装置３８が、そのノード内のそれらのＬ
１バス３４に関する調停を行う。また、各リピータ３４
は、Ｌ２バス２２へのアクセスに関する調停も行う。未
処理のＬ１トランザクション・パケットを各バス装置３
８内の発信待ち行列内で待機させることができる。同様
に、未処理のＬ２パケットおよび未処理の着信Ｌ１パケ
ットを各リピータ３４内で待機させることができる。ラ
ウンドロビン方式や各バス・レベルごとの優先順位ベー
スの方式など、様々な調停方式を使用することができ
る。
【００４３】次に、依然として図３を参照しながら図４
を参照すると分かるように、図３のコンピュータ・シス
テム２０の動作を図４に示したタイミング６０によって
例示することができる。タイミング６０の各列は、特定
のバス・サイクルに対応する。時間的に左から右へ増加
する１１個のバス・サイクルが１１個の列で表されてい
る。それぞれ行６１ないし６５による各バス・サイクル
ごとに、Ｌ２バス２２、Ｌ１．１バス３２Ａ、Ｌ１．２
バス３２Ｂ、着信信号３６Ａ、着信信号３６Ｂの状態を
示す。
を参照すると分かるように、図３のコンピュータ・シス
テム２０の動作を図４に示したタイミング６０によって
例示することができる。タイミング６０の各列は、特定
のバス・サイクルに対応する。時間的に左から右へ増加
する１１個のバス・サイクルが１１個の列で表されてい
る。それぞれ行６１ないし６５による各バス・サイクル
ごとに、Ｌ２バス２２、Ｌ１．１バス３２Ａ、Ｌ１．２
バス３２Ｂ、着信信号３６Ａ、着信信号３６Ｂの状態を
示す。
【００４４】バス・サイクル１中に、各ノード３０内の
Ｌ１バス３２上のバス装置３８によって発信パケットが
ドライブされる。タイミング６０で、このような発信パ
ケットは行６２ではＰ１（ｏ）として示され（Ｌ１．１
バス）、行６３ではＰ２（ｏ）として示されている（Ｌ
１．２バス）。同じサイクル中に２つの異なるバス・ト
ランザクションが発行されたので、それらのトランザク
ションがＬ２バス２２上に現れる順序は調停方式に依存
する。タイミング６０に示した実施形態では、Ｌ１．１
バス３２Ａ上に発行されたトランザクションはまず、バ
ス・サイクル２内の行６１（Ｌ２バス）上のＰ１で表し
たように、Ｌ２バス２２へ送信される。トランザクショ
ンＰ２（ｏ）はそれぞれのリピータ内で待機する。ま
た、バス・サイクル２中に、それぞれ、行６２（Ｌ１．
１バス）および行６３（Ｌ１．２バス）上の発信バス・
トランザクションＰ３（ｏ）およびＰ４（ｏ）で表し
た、２つの新しいトランザクションが下位バス３２上で
発行される。すべての発信トランザクション・パケット
が、トランザクションが発信されたリピータ・ノード上
のすべてのバス装置３８の着信待ち行列４０内で待機す
ることに留意されたい。たとえば、発信トランザクショ
ンＰ３（ｏ）は、Ｌ１．１バス３２Ａ上で発信され、し
たがって発信側ノード３０Ａ内のそれぞれ、バス装置３
８Ａおよび３８Ｂの着信待ち行列４０Ａおよび４０Ｂに
記憶される。発信トランザクションＰ３（ｏ）は、バス
装置３８Ａとバス装置３８Ｂのどちらかから発信された
可能性がある。
Ｌ１バス３２上のバス装置３８によって発信パケットが
ドライブされる。タイミング６０で、このような発信パ
ケットは行６２ではＰ１（ｏ）として示され（Ｌ１．１
バス）、行６３ではＰ２（ｏ）として示されている（Ｌ
１．２バス）。同じサイクル中に２つの異なるバス・ト
ランザクションが発行されたので、それらのトランザク
ションがＬ２バス２２上に現れる順序は調停方式に依存
する。タイミング６０に示した実施形態では、Ｌ１．１
バス３２Ａ上に発行されたトランザクションはまず、バ
ス・サイクル２内の行６１（Ｌ２バス）上のＰ１で表し
たように、Ｌ２バス２２へ送信される。トランザクショ
ンＰ２（ｏ）はそれぞれのリピータ内で待機する。ま
た、バス・サイクル２中に、それぞれ、行６２（Ｌ１．
１バス）および行６３（Ｌ１．２バス）上の発信バス・
トランザクションＰ３（ｏ）およびＰ４（ｏ）で表し
た、２つの新しいトランザクションが下位バス３２上で
発行される。すべての発信トランザクション・パケット
が、トランザクションが発信されたリピータ・ノード上
のすべてのバス装置３８の着信待ち行列４０内で待機す
ることに留意されたい。たとえば、発信トランザクショ
ンＰ３（ｏ）は、Ｌ１．１バス３２Ａ上で発信され、し
たがって発信側ノード３０Ａ内のそれぞれ、バス装置３
８Ａおよび３８Ｂの着信待ち行列４０Ａおよび４０Ｂに
記憶される。発信トランザクションＰ３（ｏ）は、バス
装置３８Ａとバス装置３８Ｂのどちらかから発信された
可能性がある。
【００４５】バス・サイクル３中に、行６３（Ｌ１．２
バス）上のＰ１（ｉ）で表したように、トランザクショ
ンＰ１がノード３０ＢのＬ１バス３２Ｂ上で着信トラン
ザクションとしてブロードキャストされる。しかし、ト
ランザクションＰ１はノード３０ＡのＬ１バス上ではブ
ロードキャストされない。というのは、これが、トラン
ザクションＰ１を発信したノードであるからである。そ
の代わり、タイミング６０の行６４上に示したように、
ノード３０Ａ内の着信信号３６Ａがアサートされる。着
信信号３６Ａがアサートされると、リピータ・ノード３
０Ａ上の各バス装置３８ＡないしＢはトランザクション
Ｐ１をそれぞれの着信待ち行列４０からの着信パケット
Ｐ１（ｉ）とみなす。したがって、発信側ノード３０Ａ
内のＬ１バス３２Ａは、タイミング６０でバス・サイク
ル３中の行６２上のＰ５（ｏ）で表したように、同じサ
イクル中に他の発信トランザクションを自由に送信する
ことができる。また、バス・サイクル３中に、タイミン
グ６０上の行６１に示したように、バス・サイクル１か
らの第２の発信トランザクションＰ２（ｏ）がＬ２バス
２２上でブロードキャストされる。
バス）上のＰ１（ｉ）で表したように、トランザクショ
ンＰ１がノード３０ＢのＬ１バス３２Ｂ上で着信トラン
ザクションとしてブロードキャストされる。しかし、ト
ランザクションＰ１はノード３０ＡのＬ１バス上ではブ
ロードキャストされない。というのは、これが、トラン
ザクションＰ１を発信したノードであるからである。そ
の代わり、タイミング６０の行６４上に示したように、
ノード３０Ａ内の着信信号３６Ａがアサートされる。着
信信号３６Ａがアサートされると、リピータ・ノード３
０Ａ上の各バス装置３８ＡないしＢはトランザクション
Ｐ１をそれぞれの着信待ち行列４０からの着信パケット
Ｐ１（ｉ）とみなす。したがって、発信側ノード３０Ａ
内のＬ１バス３２Ａは、タイミング６０でバス・サイク
ル３中の行６２上のＰ５（ｏ）で表したように、同じサ
イクル中に他の発信トランザクションを自由に送信する
ことができる。また、バス・サイクル３中に、タイミン
グ６０上の行６１に示したように、バス・サイクル１か
らの第２の発信トランザクションＰ２（ｏ）がＬ２バス
２２上でブロードキャストされる。
【００４６】バス・サイクル４中に、行６２上のＰ２
（ｉ）で表したように、トランザクションＰ２がノード
３０ＡのＬ１バス３２Ａ上で着信トランザクションとし
てブロードキャストされる。しかし、トランザクション
Ｐ２はノード３０ＢのＬ１バス上ではブロードキャスト
されない。というのは、これが、トランザクションＰ２
を発信したノードであるからである。その代わり、タイ
ミング６０のバス・サイクル４の行６５上に示したよう
に、ノード３０Ｂ内の着信信号３６Ｂがアサートされ
る。着信信号３６Ｂがアサートされると、ノード３０Ｂ
上の各バス装置３８ＣないしＤはトランザクションＰ２
をそれぞれの着信待ち行列４０からの着信パケットＰ２
（ｉ）とみなす。したがって、発信側ノード３０Ｂ内の
Ｌ１バス３２Ｂは、タイミング６０でバス・サイクル４
中の行６３上のＰ６（ｏ）で表したように、同じバス・
サイクル中に他の発信トランザクションを自由に送信す
ることができる。また、バス・サイクル４中に、タイミ
ング６０上の行６１に示したように、発信トランザクシ
ョンＰ３（ｏ）がＬ２バス２２上でトランザクションＰ
３としてブロードキャストされる。
（ｉ）で表したように、トランザクションＰ２がノード
３０ＡのＬ１バス３２Ａ上で着信トランザクションとし
てブロードキャストされる。しかし、トランザクション
Ｐ２はノード３０ＢのＬ１バス上ではブロードキャスト
されない。というのは、これが、トランザクションＰ２
を発信したノードであるからである。その代わり、タイ
ミング６０のバス・サイクル４の行６５上に示したよう
に、ノード３０Ｂ内の着信信号３６Ｂがアサートされ
る。着信信号３６Ｂがアサートされると、ノード３０Ｂ
上の各バス装置３８ＣないしＤはトランザクションＰ２
をそれぞれの着信待ち行列４０からの着信パケットＰ２
（ｉ）とみなす。したがって、発信側ノード３０Ｂ内の
Ｌ１バス３２Ｂは、タイミング６０でバス・サイクル４
中の行６３上のＰ６（ｏ）で表したように、同じバス・
サイクル中に他の発信トランザクションを自由に送信す
ることができる。また、バス・サイクル４中に、タイミ
ング６０上の行６１に示したように、発信トランザクシ
ョンＰ３（ｏ）がＬ２バス２２上でトランザクションＰ
３としてブロードキャストされる。
【００４７】前述の動作は、バス装置から発信されたあ
らゆるバス・トランザクションに適用することができ
る。タイミング６０から、所与のトランザクションが、
発信パケットと着信パケットのどちらかとして（両方と
して現れることはない）任意のＬ１バス３２上に１度し
か現れないことは明らかである。したがって、すべての
トランザクション・パケットは、図３のコンピュータ・
システム２０内の各バス上に１度しか現れない。タイミ
ング６０から、この実施形態ではＬ２バス２２の全帯域
幅を使用できることも明らかである。タイミング６０
は、コンピュータ・システム２０内の各バス装置３８
が、コンピュータ・システム２０内の他のあらゆるバス
装置３８と同じバス・サイクル中に同じ順序で特定の各
トランザクションを見ることも示す。
らゆるバス・トランザクションに適用することができ
る。タイミング６０から、所与のトランザクションが、
発信パケットと着信パケットのどちらかとして（両方と
して現れることはない）任意のＬ１バス３２上に１度し
か現れないことは明らかである。したがって、すべての
トランザクション・パケットは、図３のコンピュータ・
システム２０内の各バス上に１度しか現れない。タイミ
ング６０から、この実施形態ではＬ２バス２２の全帯域
幅を使用できることも明らかである。タイミング６０
は、コンピュータ・システム２０内の各バス装置３８
が、コンピュータ・システム２０内の他のあらゆるバス
装置３８と同じバス・サイクル中に同じ順序で特定の各
トランザクションを見ることも示す。
【００４８】次に図５を参照すると、プロセッサ／メモ
リ・バス装置７０の詳細な図が示されている。バス装置
７０は、図３のプロセッサ／メモリ・バス装置３８Ａ、
Ｃ、Ｄのうちの１つに対応することができる。バス装置
７０はプロセッサ８０、たとえば高性能プロセッサを含
む。一実施形態では、プロセッサ８０は、ＳＰＡＲＣプ
ロセッサ・アーキテクチャのバージョン９に適合するＳ
ＰＡＲＣプロセッサである。しかし、プロセッサ８０に
よって任意のプロセッサ・アーキテクチャを使用できる
ことに留意されたい。
リ・バス装置７０の詳細な図が示されている。バス装置
７０は、図３のプロセッサ／メモリ・バス装置３８Ａ、
Ｃ、Ｄのうちの１つに対応することができる。バス装置
７０はプロセッサ８０、たとえば高性能プロセッサを含
む。一実施形態では、プロセッサ８０は、ＳＰＡＲＣプ
ロセッサ・アーキテクチャのバージョン９に適合するＳ
ＰＡＲＣプロセッサである。しかし、プロセッサ８０に
よって任意のプロセッサ・アーキテクチャを使用できる
ことに留意されたい。
【００４９】通常、プロセッサ８０は、内部命令キャッ
シュと内部データ・キャッシュとを含む。したがって、
外部キャッシュ７６はＬ２キャッシュと呼ばれる（レベ
ル２では、内部キャッシュがレベル１キャッシュであ
る）。プロセッサ８０が内部キャッシュを含むようには
構成されない場合、外部キャッシュ７６がレベル１キャ
ッシュである。「レベル」表記がプロセッサ８０内の処
理コアへの特定のキャッシュの近接度を識別するために
使用されることに留意されたい。レベル１は、処理コア
に最も近く、レベル２は２番目に近く、以下同様であ
る。外部キャッシュ７６は、それ自体に結合されたプロ
セッサ８０から頻繁にアクセスされるメモリ・アドレス
に高速にアクセスすることができる。外部キャッシュ７
６を様々な特定のキャッシュ構造のうちの任意の構造と
して構成できることに留意されたい。たとえば、外部キ
ャッシュ７６にはセットアソシエーティブ構成を使用す
ることも、あるいは直接マップ構成を使用することもで
きる。
シュと内部データ・キャッシュとを含む。したがって、
外部キャッシュ７６はＬ２キャッシュと呼ばれる（レベ
ル２では、内部キャッシュがレベル１キャッシュであ
る）。プロセッサ８０が内部キャッシュを含むようには
構成されない場合、外部キャッシュ７６がレベル１キャ
ッシュである。「レベル」表記がプロセッサ８０内の処
理コアへの特定のキャッシュの近接度を識別するために
使用されることに留意されたい。レベル１は、処理コア
に最も近く、レベル２は２番目に近く、以下同様であ
る。外部キャッシュ７６は、それ自体に結合されたプロ
セッサ８０から頻繁にアクセスされるメモリ・アドレス
に高速にアクセスすることができる。外部キャッシュ７
６を様々な特定のキャッシュ構造のうちの任意の構造と
して構成できることに留意されたい。たとえば、外部キ
ャッシュ７６にはセットアソシエーティブ構成を使用す
ることも、あるいは直接マップ構成を使用することもで
きる。
【００５０】メモリ８２は、プロセッサ８０およびコン
ピュータ・システム内のその他のバス装置によって使用
されるデータおよび命令コードを記憶するように構成さ
れる。メモリ８２は、ダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）を備えることが好ましい。ただ
し、任意のタイプのメモリを使用することができる。図
５を参照し図３に戻ると分かるように、メモリ８２は、
他のバス装置３８およびその他のノード３０内の同様な
メモリと共に、共用メモリ・システムを形成する。シス
テム・メモリを装置およびノード間で物理的に分散する
ことができるが、物理的メモリは、論理的には、全体と
して単一の共用メモリに見える。したがって、特定のバ
ス装置３８内のプロセッサ８０がシステム・メモリにア
クセスすると、そのアクセスは、メモリ・アドレスに応
じて、他のバス装置またはそのプロセッサ自体のバス装
置上のメモリ８２から満たすことができる。しかし、図
３の動作に関して上記で説明したように、同じバス・サ
イクル中に各バス装置にすべてのメモリ・トランザクシ
ョンが現れる。したがって、メモリ・アドレス・トラン
ザクション時間は、開始側やメモリ８２の物理的位置に
は依存しない。
ピュータ・システム内のその他のバス装置によって使用
されるデータおよび命令コードを記憶するように構成さ
れる。メモリ８２は、ダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）を備えることが好ましい。ただ
し、任意のタイプのメモリを使用することができる。図
５を参照し図３に戻ると分かるように、メモリ８２は、
他のバス装置３８およびその他のノード３０内の同様な
メモリと共に、共用メモリ・システムを形成する。シス
テム・メモリを装置およびノード間で物理的に分散する
ことができるが、物理的メモリは、論理的には、全体と
して単一の共用メモリに見える。したがって、特定のバ
ス装置３８内のプロセッサ８０がシステム・メモリにア
クセスすると、そのアクセスは、メモリ・アドレスに応
じて、他のバス装置またはそのプロセッサ自体のバス装
置上のメモリ８２から満たすことができる。しかし、図
３の動作に関して上記で説明したように、同じバス・サ
イクル中に各バス装置にすべてのメモリ・トランザクシ
ョンが現れる。したがって、メモリ・アドレス・トラン
ザクション時間は、開始側やメモリ８２の物理的位置に
は依存しない。
【００５１】プロセッサ８０は、メモリ・アクセスを実
行する際に、場合によってはデータをキャッシュするこ
とができる。したがって、コンピュータ・システム２０
内のすべてのバス装置３８間でコヒーレンシを維持しな
ければならない。図３のアーキテクチャでは、すべての
トランザクションが確実に、システム２０内のすべての
バス装置を介してほぼ同じ時間に同じ順序で見られるの
で、ＭＥＳＩなど通常のＳＭＰコヒーレンシ・プロトコ
ルを使用してコヒーレンシを維持することができる。
行する際に、場合によってはデータをキャッシュするこ
とができる。したがって、コンピュータ・システム２０
内のすべてのバス装置３８間でコヒーレンシを維持しな
ければならない。図３のアーキテクチャでは、すべての
トランザクションが確実に、システム２０内のすべての
バス装置を介してほぼ同じ時間に同じ順序で見られるの
で、ＭＥＳＩなど通常のＳＭＰコヒーレンシ・プロトコ
ルを使用してコヒーレンシを維持することができる。
【００５２】再び図３を参照すると分かるように、階層
Ｌ１／Ｌ２バス構造は、コンピュータ・システム２０内
のすべてのバス装置間の通信に利用できる。一実施形態
では、Ｌ１バス３２およびＬ２バス２２はそれぞれ、ア
ドレス・バスおよび関係する制御信号と、データ・バス
および関係する制御信号とを含む。アドレス・バスとデ
ータ・バスは別々のものなので、分割トランザクション
・バス・プロトコルを使用することができる。一般的に
言えば、分割トランザクション・バス・プロトコルと
は、アドレス・バス上で行われるトランザクションがデ
ータ・バス上で行われる並行トランザクションと異なる
ものでよいプロトコルである。アドレスおよびデータを
必要とするトランザクションは、アドレスおよび関係す
る制御情報がアドレス・バス上で搬送されるアドレス・
フェーズと、データ・バス上でデータが搬送されるデー
タ・フェーズとを含む。他のトランザクションに関する
追加アドレス・フェーズまたはデータ・フェーズ、ある
いはその両方を、特定のアドレス・フェーズに対応する
データ・フェーズの前に開始することができる。アドレ
ス・フェーズと対応するデータ・フェーズはいくつかの
方法で相関付けることができる。たとえば、アドレス・
トランザクションが行われるのと同じ順序でデータ・ト
ランザクションを行うことができる。別法として、ある
トランザクションのアドレス・フェーズおよびデータ・
フェーズを固有のタグまたは送信元ＩＤを介して識別す
ることができる。話を簡潔にするために、本明細書で説
明するバス・トランザクションを通常、アドレス・トラ
ンザクションと呼ぶ。したがって、図３のＬ１バス３２
およびＬ２バス２２はアドレス・バスのみを表す。デー
タ・バスも、すべてのバス装置３８と相互接続される。
データ・バスは、通常のバス構造またはデータ・スイッ
チ、あるいはバス構造とデータ・スイッチの組合せを備
えることができる。
Ｌ１／Ｌ２バス構造は、コンピュータ・システム２０内
のすべてのバス装置間の通信に利用できる。一実施形態
では、Ｌ１バス３２およびＬ２バス２２はそれぞれ、ア
ドレス・バスおよび関係する制御信号と、データ・バス
および関係する制御信号とを含む。アドレス・バスとデ
ータ・バスは別々のものなので、分割トランザクション
・バス・プロトコルを使用することができる。一般的に
言えば、分割トランザクション・バス・プロトコルと
は、アドレス・バス上で行われるトランザクションがデ
ータ・バス上で行われる並行トランザクションと異なる
ものでよいプロトコルである。アドレスおよびデータを
必要とするトランザクションは、アドレスおよび関係す
る制御情報がアドレス・バス上で搬送されるアドレス・
フェーズと、データ・バス上でデータが搬送されるデー
タ・フェーズとを含む。他のトランザクションに関する
追加アドレス・フェーズまたはデータ・フェーズ、ある
いはその両方を、特定のアドレス・フェーズに対応する
データ・フェーズの前に開始することができる。アドレ
ス・フェーズと対応するデータ・フェーズはいくつかの
方法で相関付けることができる。たとえば、アドレス・
トランザクションが行われるのと同じ順序でデータ・ト
ランザクションを行うことができる。別法として、ある
トランザクションのアドレス・フェーズおよびデータ・
フェーズを固有のタグまたは送信元ＩＤを介して識別す
ることができる。話を簡潔にするために、本明細書で説
明するバス・トランザクションを通常、アドレス・トラ
ンザクションと呼ぶ。したがって、図３のＬ１バス３２
およびＬ２バス２２はアドレス・バスのみを表す。デー
タ・バスも、すべてのバス装置３８と相互接続される。
データ・バスは、通常のバス構造またはデータ・スイッ
チ、あるいはバス構造とデータ・スイッチの組合せを備
えることができる。
【００５３】図５の実施形態では、バス装置７０は、Ｌ
１バス３２が配置されたバックプレーンに挿入できるプ
リント回路ボード上に構成することができる。このよう
に、ノード３０内に含まれるプロセッサまたは入出力イ
ンタフェース、あるいはその両方の数は、バス装置を挿
入または削除することによって変更することができる。
たとえば、図３のコンピュータ・システムは最初、少数
のバス装置３８と共に構成することができる。コンピュ
ータ・システムのユーザが必要とするコンピューティン
グ能力が増大するにつれて必要に応じて、追加バス装置
３８を追加することができる。
１バス３２が配置されたバックプレーンに挿入できるプ
リント回路ボード上に構成することができる。このよう
に、ノード３０内に含まれるプロセッサまたは入出力イ
ンタフェース、あるいはその両方の数は、バス装置を挿
入または削除することによって変更することができる。
たとえば、図３のコンピュータ・システムは最初、少数
のバス装置３８と共に構成することができる。コンピュ
ータ・システムのユーザが必要とするコンピューティン
グ能力が増大するにつれて必要に応じて、追加バス装置
３８を追加することができる。
【００５４】Ｌ１バス３２にアドレス・コントローラ７
２が結合され、データ・バスにデータ・コントローラ８
４が結合される。アドレス・コントローラ７２は、キャ
ッシュ７６とＬ１バス３２との間のインタフェースをと
る。図の実施形態では、アドレス・コントローラ７２
は、出力待ち行列７４と入力待ち行列４０とを含む。出
力待ち行列７２は、アドレス・コントローラ７２がＬ１
バス３２へのアクセスを許可されるまで、出力待ち行列
７２に接続されたプロセッサ８０からのトランザクショ
ンをバッファする。アドレス・コントローラ７２は、そ
れらのトランザクションが出力待ち行列７４に入れられ
た順に、出力待ち行列７４に記憶されているトランザク
ションを実行する（すなわち、出力待ち行列７４はＦＩ
ＦＯ待ち行列である）。アドレス・コントローラ７２に
よって実行されるトランザクションと、キャッシュ７６
およびプロセッサ８０内部のキャッシュによってスヌー
プされるＬ１バス３２から受信されたトランザクション
は、入力待ち行列４０内に置かれる。
２が結合され、データ・バスにデータ・コントローラ８
４が結合される。アドレス・コントローラ７２は、キャ
ッシュ７６とＬ１バス３２との間のインタフェースをと
る。図の実施形態では、アドレス・コントローラ７２
は、出力待ち行列７４と入力待ち行列４０とを含む。出
力待ち行列７２は、アドレス・コントローラ７２がＬ１
バス３２へのアクセスを許可されるまで、出力待ち行列
７２に接続されたプロセッサ８０からのトランザクショ
ンをバッファする。アドレス・コントローラ７２は、そ
れらのトランザクションが出力待ち行列７４に入れられ
た順に、出力待ち行列７４に記憶されているトランザク
ションを実行する（すなわち、出力待ち行列７４はＦＩ
ＦＯ待ち行列である）。アドレス・コントローラ７２に
よって実行されるトランザクションと、キャッシュ７６
およびプロセッサ８０内部のキャッシュによってスヌー
プされるＬ１バス３２から受信されたトランザクション
は、入力待ち行列４０内に置かれる。
【００５５】出力待ち行列７４と同様に、入力待ち行列
４０はＦＩＦＯ待ち行列である。前述のように、すべて
のアドレス・トランザクションは発信側ノードの各バス
装置の待ち行列４０（場合によっては、アドレス・トラ
ンザクションを開始したバス装置の入力待ち行列４０
内）に記憶される。非発信側ノードの場合、入力待ち行
列４０はバイパス経路４６によってバイパスされる。ア
ドレス・コントローラ７２は、適当なバス・サイクル中
にバイパス経路４６または入力待ち行列４０を選択する
ためにアドレス・コントローラ自体がマルチプレクサ４
２を制御できるようにする着信信号３６を受信する。追
加バッファリングが必要である場合、マルチプレクサ４
２の出力に第２の入力待ち行列（図示せず）を配置する
ことができる。したがって、Ｌ１バス３２上にアドレス
・トランザクションが発生した順にスヌープを行うため
に、アドレス・トランザクションはすべてのバス装置に
並行して与えられる。
４０はＦＩＦＯ待ち行列である。前述のように、すべて
のアドレス・トランザクションは発信側ノードの各バス
装置の待ち行列４０（場合によっては、アドレス・トラ
ンザクションを開始したバス装置の入力待ち行列４０
内）に記憶される。非発信側ノードの場合、入力待ち行
列４０はバイパス経路４６によってバイパスされる。ア
ドレス・コントローラ７２は、適当なバス・サイクル中
にバイパス経路４６または入力待ち行列４０を選択する
ためにアドレス・コントローラ自体がマルチプレクサ４
２を制御できるようにする着信信号３６を受信する。追
加バッファリングが必要である場合、マルチプレクサ４
２の出力に第２の入力待ち行列（図示せず）を配置する
ことができる。したがって、Ｌ１バス３２上にアドレス
・トランザクションが発生した順にスヌープを行うため
に、アドレス・トランザクションはすべてのバス装置に
並行して与えられる。
【００５６】データ・コントローラ８４は、データ・バ
ス、メモリ８２、キャッシュ７６との間でデータをルー
ティングする。データ・コントローラ８４は、アドレス
・コントローラ７２と同様に入力待ち行列と出力待ち行
列とを含むことができる。一実施形態では、データ・コ
ントローラ８４は複数の物理装置をバイト・スライス・
バス構成として使用する。
ス、メモリ８２、キャッシュ７６との間でデータをルー
ティングする。データ・コントローラ８４は、アドレス
・コントローラ７２と同様に入力待ち行列と出力待ち行
列とを含むことができる。一実施形態では、データ・コ
ントローラ８４は複数の物理装置をバイト・スライス・
バス構成として使用する。
【００５７】図５に示したプロセッサ８０はメモリ管理
装置（ＭＭＵ）７８を含む。ＭＭＵ７８は、プロセッサ
８０上で実行された命令コードによって生成されたデー
タ・アドレスと、命令アドレスに対して仮想アドレス・
物理アドレス変換を実行する。命令の実行に応じて生成
されるアドレスは仮想アドレスである。言い換えれば、
仮想アドレスは、ＣＰＵによって作成されるアドレスで
ある。仮想アドレスは、（ＭＭＵ７８で具体化された）
アドレス変換機構を通過し、そこから対応する物理アド
レスが作成される。物理アドレスはシステム・メモリ内
の記憶位置を識別する。
装置（ＭＭＵ）７８を含む。ＭＭＵ７８は、プロセッサ
８０上で実行された命令コードによって生成されたデー
タ・アドレスと、命令アドレスに対して仮想アドレス・
物理アドレス変換を実行する。命令の実行に応じて生成
されるアドレスは仮想アドレスである。言い換えれば、
仮想アドレスは、ＣＰＵによって作成されるアドレスで
ある。仮想アドレスは、（ＭＭＵ７８で具体化された）
アドレス変換機構を通過し、そこから対応する物理アド
レスが作成される。物理アドレスはシステム・メモリ内
の記憶位置を識別する。
【００５８】アドレス変換機構は多くの場合、アクセス
制御機能またはアクセス保護機能に結合される。たとえ
ば、アドレス変換機構を使用して、ある種のメモリ・ア
ドレスへの特定のコンピューティング・タスクのアクセ
スを許可または拒否することができる。このように、あ
るコンピューティング・タスク内のデータおよび命令
は、他のコンピューティング・タスクのデータおよび命
令から分離される。また、コンピューティング・タスク
のデータおよび命令の部分は、ハード・ディスク・ドラ
イブに「ページアウト」することができる。一部をペー
ジアウトすると、変換は無効化される。コンピューティ
ング・タスクによるその部分へのアクセス時に、変換が
失敗するためにトラップが行われる。トラップによっ
て、オペレーティング・システムはハード・ディスク・
ドライブから対応する情報を検索することができる。こ
のように、バス装置実施形態７０に関して図示したメモ
リ８２など、バス装置間で物理的に分散される実際のシ
ステム・メモリよりも多くの仮想メモリを使用すること
ができる。仮想メモリに関する他の多数の用途が良く知
られている。
制御機能またはアクセス保護機能に結合される。たとえ
ば、アドレス変換機構を使用して、ある種のメモリ・ア
ドレスへの特定のコンピューティング・タスクのアクセ
スを許可または拒否することができる。このように、あ
るコンピューティング・タスク内のデータおよび命令
は、他のコンピューティング・タスクのデータおよび命
令から分離される。また、コンピューティング・タスク
のデータおよび命令の部分は、ハード・ディスク・ドラ
イブに「ページアウト」することができる。一部をペー
ジアウトすると、変換は無効化される。コンピューティ
ング・タスクによるその部分へのアクセス時に、変換が
失敗するためにトラップが行われる。トラップによっ
て、オペレーティング・システムはハード・ディスク・
ドライブから対応する情報を検索することができる。こ
のように、バス装置実施形態７０に関して図示したメモ
リ８２など、バス装置間で物理的に分散される実際のシ
ステム・メモリよりも多くの仮想メモリを使用すること
ができる。仮想メモリに関する他の多数の用途が良く知
られている。
【００５９】次に図６を参照すると、入出力バス装置９
０の一実施形態が示されている。入出力バス装置９０は
図３のバス装置３８Ｂに対応する。入出力バス装置９０
は、Ｌ１バス３２とｍｅｚｚａｎｉｎｅバス９６とのイ
ンタフェースをとる入出力ブリッジ・コントローラ９２
を備える。同様に、入出力データ・コントローラ９４
は、システム・データ・バスとｍｅｚｚａｎｉｎｅバス
９６とのインタフェースをとる。ｍｅｚｚａｎｉｎｅバ
ス９６には、２つの周辺構成要素相互接続（ＰＣＩ）バ
ス・コントローラ９８ＡないしＢとビデオ・フレーム・
バッファ１００が結合される。ＰＣＩコントローラ９８
はｍｅｚｚａｎｉｎｅバス９６とＰＣＩバス１０２Ａな
いしＢとのインタフェースをそれぞれとる。ＰＣＩカー
ド１０４ＡないしＢおよび１０４ＣないしＤなど複数の
ＰＣＩ装置をそれぞれ、ＰＣＩバス１０２Ａおよび１０
２Ｂに結合することができる。ＰＣＩカード１０４Ａな
いしＤは、マルチメディア・インタフェース、シリアル
・ポート・インタフェース、ビデオ・インタフェースな
ど任意のタイプの周辺装置をサポートすることができ
る。
０の一実施形態が示されている。入出力バス装置９０は
図３のバス装置３８Ｂに対応する。入出力バス装置９０
は、Ｌ１バス３２とｍｅｚｚａｎｉｎｅバス９６とのイ
ンタフェースをとる入出力ブリッジ・コントローラ９２
を備える。同様に、入出力データ・コントローラ９４
は、システム・データ・バスとｍｅｚｚａｎｉｎｅバス
９６とのインタフェースをとる。ｍｅｚｚａｎｉｎｅバ
ス９６には、２つの周辺構成要素相互接続（ＰＣＩ）バ
ス・コントローラ９８ＡないしＢとビデオ・フレーム・
バッファ１００が結合される。ＰＣＩコントローラ９８
はｍｅｚｚａｎｉｎｅバス９６とＰＣＩバス１０２Ａな
いしＢとのインタフェースをそれぞれとる。ＰＣＩカー
ド１０４ＡないしＢおよび１０４ＣないしＤなど複数の
ＰＣＩ装置をそれぞれ、ＰＣＩバス１０２Ａおよび１０
２Ｂに結合することができる。ＰＣＩカード１０４Ａな
いしＤは、マルチメディア・インタフェース、シリアル
・ポート・インタフェース、ビデオ・インタフェースな
ど任意のタイプの周辺装置をサポートすることができ
る。
【００６０】入出力ブリッジ・コントローラ９２は、図
５のアドレス・コントローラ７２と同様なアドレス・コ
ントローラ９３を含む。したがって、入出力装置９０内
のアドレス・コントローラ９３は、着信信号３６を受信
し、入力待ち行列４０とバイパス経路４６とを含む。し
たがって、入出力装置９０は発信側装置と受信側装置の
どちらかとしてバス・トランザクションに参加すること
ができる。入出力装置９０は、図４のタイミング６０に
従って図３の階層Ｌ１／Ｌ２バス構造上で動作する。た
とえば、ＰＣＩカード１０４ＡはＰＣＩバス１０２Ａ上
でトランザクションを開始することができる。トランザ
クションは、ＰＣＩコントローラ９８Ａによってｍｅｚ
ｚａｎｉｎｅバス９６へ送信され、次いで入出力ブリッ
ジ・コントローラ９２によってＬ１バス３２へ送信され
る。話を明確にするためにこの例ではバス調停を無視す
る。トランザクションは、Ｌ１バス３２上へ送信される
と、入出力ブリッジ・コントローラ９２に配置されたア
ドレス・コントローラ９３内の着信待ち行列４０にも記
憶される。同様に、入出力バス装置９０上の装置は、他
のバス装置３８によって開始されたトランザクションの
宛先であってよい。その場合、入出力コントローラ９２
は、トランザクションが入出力バス装置９０と同じノー
ド上で発信されたかどうかに応じて、入力待ち行列４０
とバイパス経路４６のどちらかから着信トランザクショ
ンを受け取る。トランザクションの宛先は、１つのＰＣ
Ｉカード１０４Ａ〜Ｄでも、あるいはフレーム・バッフ
ァ１００でもよい。したがって、入出力バス装置９０
は、プロセッサ／メモリ・バス装置に関して上記で説明
したのと同様にバス・トランザクションに参加する。
５のアドレス・コントローラ７２と同様なアドレス・コ
ントローラ９３を含む。したがって、入出力装置９０内
のアドレス・コントローラ９３は、着信信号３６を受信
し、入力待ち行列４０とバイパス経路４６とを含む。し
たがって、入出力装置９０は発信側装置と受信側装置の
どちらかとしてバス・トランザクションに参加すること
ができる。入出力装置９０は、図４のタイミング６０に
従って図３の階層Ｌ１／Ｌ２バス構造上で動作する。た
とえば、ＰＣＩカード１０４ＡはＰＣＩバス１０２Ａ上
でトランザクションを開始することができる。トランザ
クションは、ＰＣＩコントローラ９８Ａによってｍｅｚ
ｚａｎｉｎｅバス９６へ送信され、次いで入出力ブリッ
ジ・コントローラ９２によってＬ１バス３２へ送信され
る。話を明確にするためにこの例ではバス調停を無視す
る。トランザクションは、Ｌ１バス３２上へ送信される
と、入出力ブリッジ・コントローラ９２に配置されたア
ドレス・コントローラ９３内の着信待ち行列４０にも記
憶される。同様に、入出力バス装置９０上の装置は、他
のバス装置３８によって開始されたトランザクションの
宛先であってよい。その場合、入出力コントローラ９２
は、トランザクションが入出力バス装置９０と同じノー
ド上で発信されたかどうかに応じて、入力待ち行列４０
とバイパス経路４６のどちらかから着信トランザクショ
ンを受け取る。トランザクションの宛先は、１つのＰＣ
Ｉカード１０４Ａ〜Ｄでも、あるいはフレーム・バッフ
ァ１００でもよい。したがって、入出力バス装置９０
は、プロセッサ／メモリ・バス装置に関して上記で説明
したのと同様にバス・トランザクションに参加する。
【００６１】次に図７を参照すると、本発明の他の実施
形態が示されている。図７は、拡張対称型プロセッサ・
システム（ＸＭＰ）１３０を示す。３つのＳＭＰノード
１２０ＡないしＣが示されている。各ＳＭＰノード１２
０はＸＭＰインタフェース１２８を備える。各ＳＭＰノ
ード１２０内には２つのアドレス・リピータ３４もあ
る。ＸＭＰインタフェース１２８およびリピータ３４は
上位バス３８に結合される。各リピータ３４は別々の下
位バス３０にも結合される。バス装置３８は下位バス３
０に結合される。バス装置３８は、図５のバス装置７０
と同様にプロセッサ／メモリ・バス装置を備えること
も、あるいは図６のバス装置９０と同様に入出力バス装
置を備えることもできる。他の実施形態は、他の様々な
バス装置構成を含むことができる。現代のコンピュータ
・システムで使用されている任意のローカル・バス型装
置を本発明内で使用することが企図される。
形態が示されている。図７は、拡張対称型プロセッサ・
システム（ＸＭＰ）１３０を示す。３つのＳＭＰノード
１２０ＡないしＣが示されている。各ＳＭＰノード１２
０はＸＭＰインタフェース１２８を備える。各ＳＭＰノ
ード１２０内には２つのアドレス・リピータ３４もあ
る。ＸＭＰインタフェース１２８およびリピータ３４は
上位バス３８に結合される。各リピータ３４は別々の下
位バス３０にも結合される。バス装置３８は下位バス３
０に結合される。バス装置３８は、図５のバス装置７０
と同様にプロセッサ／メモリ・バス装置を備えること
も、あるいは図６のバス装置９０と同様に入出力バス装
置を備えることもできる。他の実施形態は、他の様々な
バス装置構成を含むことができる。現代のコンピュータ
・システムで使用されている任意のローカル・バス型装
置を本発明内で使用することが企図される。
【００６２】図７の各ＳＭＰノード１２０は、図３に示
したＳＭＰシステムと同様に構成することができる。し
かし、図７のＳＭＰノード１２０はまた、上位バス３８
に結合されたＸＭＰインタフェース１２８を含むように
構成される。各ＳＭＰノード１２０のＸＭＰインタフェ
ース１２８は、ポイント・ツー・ポイント接続によって
他の各ＳＭＰノード１２０のＸＭＰインタフェース１２
８にも接続される。たとえば、ＳＭＰノード１２０Ａの
ＸＭＰインタフェース１２８Ａは、ポイント・ツー・ポ
イント・リンク１４２によってＳＭＰノード１２０Ｂの
ＸＭＰインタフェース１２８Ｂにポイント・ツー・ポイ
ント接続される。ＳＭＰノード１２０Ａの最上位インタ
フェース１２８Ａも、ポイント・ツー・ポイント・リン
ク１４０によって独立にＳＭＰノード１２０ＣのＸＭＰ
インタフェース１２８Ｃにポイント・ツー・ポイント接
続される。このように、各ＳＭＰノード１２０は、他の
あらゆるＳＭＰノード１２０との別々のポイント・ツー
・ポイント接続を有する。各ポイント・ツー・ポイント
接続は、２つの一方向リンクを備える。このポイント・
ツー・ポイント接続ネットワークによって、いくつかの
ＳＭＰノードをリンクし、拡張ＳＭＰ（ＸＭＰ）コンピ
ュータ・システム１３０を形成することができる。ＳＭ
Ｐノード１２０間のポイント・ツー・ポイント接続リン
キング・ネットワークによって、より深い階層およびそ
の他のアーキテクチャに関連する多数の物理的制約およ
び待ち時間問題の影響を受けずに図３の階層バス構造を
拡張することができる。
したＳＭＰシステムと同様に構成することができる。し
かし、図７のＳＭＰノード１２０はまた、上位バス３８
に結合されたＸＭＰインタフェース１２８を含むように
構成される。各ＳＭＰノード１２０のＸＭＰインタフェ
ース１２８は、ポイント・ツー・ポイント接続によって
他の各ＳＭＰノード１２０のＸＭＰインタフェース１２
８にも接続される。たとえば、ＳＭＰノード１２０Ａの
ＸＭＰインタフェース１２８Ａは、ポイント・ツー・ポ
イント・リンク１４２によってＳＭＰノード１２０Ｂの
ＸＭＰインタフェース１２８Ｂにポイント・ツー・ポイ
ント接続される。ＳＭＰノード１２０Ａの最上位インタ
フェース１２８Ａも、ポイント・ツー・ポイント・リン
ク１４０によって独立にＳＭＰノード１２０ＣのＸＭＰ
インタフェース１２８Ｃにポイント・ツー・ポイント接
続される。このように、各ＳＭＰノード１２０は、他の
あらゆるＳＭＰノード１２０との別々のポイント・ツー
・ポイント接続を有する。各ポイント・ツー・ポイント
接続は、２つの一方向リンクを備える。このポイント・
ツー・ポイント接続ネットワークによって、いくつかの
ＳＭＰノードをリンクし、拡張ＳＭＰ（ＸＭＰ）コンピ
ュータ・システム１３０を形成することができる。ＳＭ
Ｐノード１２０間のポイント・ツー・ポイント接続リン
キング・ネットワークによって、より深い階層およびそ
の他のアーキテクチャに関連する多数の物理的制約およ
び待ち時間問題の影響を受けずに図３の階層バス構造を
拡張することができる。
【００６３】次に図８を参照すると、ＳＭＰノード１２
０のより詳細な図が示されている。ＳＭＰノード１２０
は、図７のＳＭＰノード１２０ＡないしＣのうちの１つ
に対応することができる。ＳＭＰノード１２０の構造お
よび動作は、下記で詳しく説明する修正形態を除いて、
上記で図３のＳＭＰシステムに関して説明した構造およ
び動作と非常に類似している。ＳＭＰノード１２０は、
ＳＭＰノード１２０のＬ２バス２２とＸＭＰシステム１
３０内の他のＳＭＰノードとの間のインタフェースをと
るＸＭＰインタフェース１２８を含む。図３の場合と同
様に、Ｌ２バス２２には２つのリピータ・ノード３４が
接続される。各リピータ・ノードは、リピータ３４と、
Ｌ１バス３２と、２つのバス装置３８とを含む。図８で
は２つのリピータ・ノードしか示されていないが、これ
よりも多くあるいは少ないリピータ・ノードが企図され
ることを理解されたい。さらに、各リピータ・ノードご
とに２つのバス装置３８しか示されていないが、各リピ
ータ・ノードごとにこれよりも多くのリピータ・ノード
をサポートしても、あるいはこれよりも少ないリピータ
・ノードをサポートしてもよいことを理解されたい。ま
た、本発明の他の実施形態では、共用バスの代わりに、
Ｌ２バス２２は各リピータ３４を別々にＸＭＰインタフ
ェース１２８に結合するポイントツーポイント接続を備
えることができる。
０のより詳細な図が示されている。ＳＭＰノード１２０
は、図７のＳＭＰノード１２０ＡないしＣのうちの１つ
に対応することができる。ＳＭＰノード１２０の構造お
よび動作は、下記で詳しく説明する修正形態を除いて、
上記で図３のＳＭＰシステムに関して説明した構造およ
び動作と非常に類似している。ＳＭＰノード１２０は、
ＳＭＰノード１２０のＬ２バス２２とＸＭＰシステム１
３０内の他のＳＭＰノードとの間のインタフェースをと
るＸＭＰインタフェース１２８を含む。図３の場合と同
様に、Ｌ２バス２２には２つのリピータ・ノード３４が
接続される。各リピータ・ノードは、リピータ３４と、
Ｌ１バス３２と、２つのバス装置３８とを含む。図８で
は２つのリピータ・ノードしか示されていないが、これ
よりも多くあるいは少ないリピータ・ノードが企図され
ることを理解されたい。さらに、各リピータ・ノードご
とに２つのバス装置３８しか示されていないが、各リピ
ータ・ノードごとにこれよりも多くのリピータ・ノード
をサポートしても、あるいはこれよりも少ないリピータ
・ノードをサポートしてもよいことを理解されたい。ま
た、本発明の他の実施形態では、共用バスの代わりに、
Ｌ２バス２２は各リピータ３４を別々にＸＭＰインタフ
ェース１２８に結合するポイントツーポイント接続を備
えることができる。
【００６４】各リピータ３４は、内部待ち行列１２２と
バイパス経路１２４とを含む。各リピータ３４はまた、
ＸＭＰインタフェース１２８から制御信号１２６を受け
る。制御信号１２６は、リピータ３４でバイパス経路１
２４を選択するか、それとも待ち行列経路１２２を選択
するかを制御するために使用される。このバイパス／待
ち行列構造は、図３のバス装置３８に示したバイパス／
待ち行列構造に類似している。ＸＭＰシステム１３０内
の他のＳＭＰノードへトランザクションをブロードキャ
ストしなければならないとき、そのトランザクションは
発信側ＳＭＰノード１２０内の各リピータ３４の待ち行
列１２２に記憶される。純粋にローカルな（他のノード
へブロードキャストされない）トランザクションを待機
させることもできる。他のＳＭＰノードから着信したト
ランザクションは、ＸＭＰインタフェース１２８によっ
てＬ２バス２２上へブロードキャストされる。他のＳＭ
Ｐノードからのトランザクションの場合、ＸＭＰインタ
フェース１２８は、各リピータ３４でバイパス経路１２
４が選択されるような制御信号１２６をアサートする。
したがって、外部ＳＭＰノードで発信されたすべてのト
ランザクションは、バイパス経路１２４およびリピータ
３４を通じて送信され、ＳＭＰノード１２０で発信され
たすべてのトランザクションはＳＭＰノード１２０のリ
ピータ待ち行列１２２に記憶される。
バイパス経路１２４とを含む。各リピータ３４はまた、
ＸＭＰインタフェース１２８から制御信号１２６を受け
る。制御信号１２６は、リピータ３４でバイパス経路１
２４を選択するか、それとも待ち行列経路１２２を選択
するかを制御するために使用される。このバイパス／待
ち行列構造は、図３のバス装置３８に示したバイパス／
待ち行列構造に類似している。ＸＭＰシステム１３０内
の他のＳＭＰノードへトランザクションをブロードキャ
ストしなければならないとき、そのトランザクションは
発信側ＳＭＰノード１２０内の各リピータ３４の待ち行
列１２２に記憶される。純粋にローカルな（他のノード
へブロードキャストされない）トランザクションを待機
させることもできる。他のＳＭＰノードから着信したト
ランザクションは、ＸＭＰインタフェース１２８によっ
てＬ２バス２２上へブロードキャストされる。他のＳＭ
Ｐノードからのトランザクションの場合、ＸＭＰインタ
フェース１２８は、各リピータ３４でバイパス経路１２
４が選択されるような制御信号１２６をアサートする。
したがって、外部ＳＭＰノードで発信されたすべてのト
ランザクションは、バイパス経路１２４およびリピータ
３４を通じて送信され、ＳＭＰノード１２０で発信され
たすべてのトランザクションはＳＭＰノード１２０のリ
ピータ待ち行列１２２に記憶される。
【００６５】図７および図８を同時に参照すると分かる
ように、ポイントツーポイント接続１４０、１４２、１
４４を備えるポイントツーポイント・リンキング構造は
トランザクション同期構造である。したがって、各ＳＭ
Ｐノード１２０は、他の各ＳＭＰノード１２０とほぼ同
じ時間にトランザクションを送受信する。ＳＭＰノード
１２０間のリンキング構造が一方向ポイントツーポイン
ト接続を備えるので、ＳＭＰノード１２０間でのトラン
ザクションの送信に調停遅延は伴わない。この最上位リ
ンキング構造上で厳密なトランザクション順序に従うこ
とによってトランザクション順序付けが維持される。Ｓ
ＭＰノード１２０間のいくつかのポイントツーポイント
・リンク上で同時に送信されるトランザクションは、Ｓ
ＭＰノード１２０Ａから発信されたトランザクション
が、ＳＭＰノード１２０Ｂから発信されたトランザクシ
ョンよりも前に行われるものとして定義され、ＳＭＰノ
ード１２０Ｂから発信されたトランザクションが、ＳＭ
Ｐノード１２０Ｃから発信されたトランザクションより
も前に行われるものとして定義されるような規約によっ
て順序付けされる。たとえば、１トランザクション・サ
イクル中に、ＳＭＰノード１２０ＡはＳＭＰノード１２
０Ｂおよび１２０Ｃへトランザクションをブロードキャ
ストすることができる。同じサイクル中に、ＳＭＰノー
ド１２０ＢはＳＭＰノード１２０Ａおよび１２０Ｃへ異
なるトランザクションをブロードキャストすることがで
き、ＳＭＰノード１２０ＣはＳＭＰノード１２０Ａおよ
び１２０Ｂへさらに別のトランザクションをブロードキ
ャストすることができる。したがって、同じサイクル中
に、それぞれ、各ＳＭＰノード１２０Ａ、１２０Ｂ、１
２０Ｃから発信される、３つの別々のバス・トランザク
ションを、すべてのＳＭＰノードへブロードキャストす
ることができる。定義された順序付けによって、ＳＭＰ
ノード１２０Ａから発信されたトランザクションは、Ｓ
ＭＰノード１２０Ｂおよび１２０Ｃから発信されたトラ
ンザクションよりも前に各ＳＭＰノード１２０内のリピ
ータへブロードキャストされる。次に、ノード１２０Ｂ
から発信されたトランザクションが各ＳＭＰノード１２
０のＬ２バス２２上へブロードキャストされ、最後に、
ＳＭＰノード１２０Ｃから発信されたトランザクション
が各ＳＭＰノード１２０のＬ２バス２２上へブロードキ
ャストされる。他のＳＭＰノードから発信されたトラン
ザクションが特定のＳＭＰノードのＸＭＰインタフェー
スによってその特定のＳＭＰノードのＬ２バス２２へブ
ロードキャストされると、ＸＭＰインタフェース１２８
は、そのＳＭＰノード内のすべてのリピータ３４でバイ
パス経路１２４が選択されるような制御信号１２６をア
サートする。しかし、トランザクションが発信されたＳ
ＭＰノードでは、ＸＭＰインタフェース１２８は、リピ
ータ３４が待ち行列１２２を選択してトランザクション
をＬ１バス３２にドライブするような制御信号１２６を
アサートする。したがって、発信側Ｌ２ノード内のＬ２
バス２２は新しいバス・トランザクションを自由にブロ
ードキャストすることができる。
ように、ポイントツーポイント接続１４０、１４２、１
４４を備えるポイントツーポイント・リンキング構造は
トランザクション同期構造である。したがって、各ＳＭ
Ｐノード１２０は、他の各ＳＭＰノード１２０とほぼ同
じ時間にトランザクションを送受信する。ＳＭＰノード
１２０間のリンキング構造が一方向ポイントツーポイン
ト接続を備えるので、ＳＭＰノード１２０間でのトラン
ザクションの送信に調停遅延は伴わない。この最上位リ
ンキング構造上で厳密なトランザクション順序に従うこ
とによってトランザクション順序付けが維持される。Ｓ
ＭＰノード１２０間のいくつかのポイントツーポイント
・リンク上で同時に送信されるトランザクションは、Ｓ
ＭＰノード１２０Ａから発信されたトランザクション
が、ＳＭＰノード１２０Ｂから発信されたトランザクシ
ョンよりも前に行われるものとして定義され、ＳＭＰノ
ード１２０Ｂから発信されたトランザクションが、ＳＭ
Ｐノード１２０Ｃから発信されたトランザクションより
も前に行われるものとして定義されるような規約によっ
て順序付けされる。たとえば、１トランザクション・サ
イクル中に、ＳＭＰノード１２０ＡはＳＭＰノード１２
０Ｂおよび１２０Ｃへトランザクションをブロードキャ
ストすることができる。同じサイクル中に、ＳＭＰノー
ド１２０ＢはＳＭＰノード１２０Ａおよび１２０Ｃへ異
なるトランザクションをブロードキャストすることがで
き、ＳＭＰノード１２０ＣはＳＭＰノード１２０Ａおよ
び１２０Ｂへさらに別のトランザクションをブロードキ
ャストすることができる。したがって、同じサイクル中
に、それぞれ、各ＳＭＰノード１２０Ａ、１２０Ｂ、１
２０Ｃから発信される、３つの別々のバス・トランザク
ションを、すべてのＳＭＰノードへブロードキャストす
ることができる。定義された順序付けによって、ＳＭＰ
ノード１２０Ａから発信されたトランザクションは、Ｓ
ＭＰノード１２０Ｂおよび１２０Ｃから発信されたトラ
ンザクションよりも前に各ＳＭＰノード１２０内のリピ
ータへブロードキャストされる。次に、ノード１２０Ｂ
から発信されたトランザクションが各ＳＭＰノード１２
０のＬ２バス２２上へブロードキャストされ、最後に、
ＳＭＰノード１２０Ｃから発信されたトランザクション
が各ＳＭＰノード１２０のＬ２バス２２上へブロードキ
ャストされる。他のＳＭＰノードから発信されたトラン
ザクションが特定のＳＭＰノードのＸＭＰインタフェー
スによってその特定のＳＭＰノードのＬ２バス２２へブ
ロードキャストされると、ＸＭＰインタフェース１２８
は、そのＳＭＰノード内のすべてのリピータ３４でバイ
パス経路１２４が選択されるような制御信号１２６をア
サートする。しかし、トランザクションが発信されたＳ
ＭＰノードでは、ＸＭＰインタフェース１２８は、リピ
ータ３４が待ち行列１２２を選択してトランザクション
をＬ１バス３２にドライブするような制御信号１２６を
アサートする。したがって、発信側Ｌ２ノード内のＬ２
バス２２は新しいバス・トランザクションを自由にブロ
ードキャストすることができる。
【００６６】上記で図７および図８のＸＭＰアーキテク
チャに関して説明した動作から、ＳＭＰノード１２０間
でブロードキャストされるバス・トランザクションは各
ＳＭＰノード１２０のＬ２バス２２上に１度しか現れな
いことが分かる。このため、最大バス帯域幅を利用する
ことができる。さらに、最上位ポイントツーポイント・
リンク接続に関して定義された厳密な順序付けによっ
て、常に調停遅延なしで順序付きトランザクション・ブ
ロードキャストが行われる。前述のポイントツーポイン
ト・リンキング構造は、従来型の階層バス構造よりずっ
と優れたスケーリング特性および距離特性を与える。Ｓ
ＭＰノード１２０Ａから発信されたトランザクションが
ノード１２０Ｂからの同時トランザクションよりも優先
され、ＳＭＰノード１２０Ｂから発信されたトランザク
ションが、ＳＭＰノード１２０Ｃから同時に発信された
トランザクションよりも優先される定義済み最上位トラ
ンザクション順序が制限されないことを理解されたい。
言い換えれば、任意の定義済み順序を選択できるが、す
べてのトランザクションがすべてのＳＭＰノード１２０
上で同じ順序で見られるようにするには、特定の定義済
み順序を有する必要がある。
チャに関して説明した動作から、ＳＭＰノード１２０間
でブロードキャストされるバス・トランザクションは各
ＳＭＰノード１２０のＬ２バス２２上に１度しか現れな
いことが分かる。このため、最大バス帯域幅を利用する
ことができる。さらに、最上位ポイントツーポイント・
リンク接続に関して定義された厳密な順序付けによっ
て、常に調停遅延なしで順序付きトランザクション・ブ
ロードキャストが行われる。前述のポイントツーポイン
ト・リンキング構造は、従来型の階層バス構造よりずっ
と優れたスケーリング特性および距離特性を与える。Ｓ
ＭＰノード１２０Ａから発信されたトランザクションが
ノード１２０Ｂからの同時トランザクションよりも優先
され、ＳＭＰノード１２０Ｂから発信されたトランザク
ションが、ＳＭＰノード１２０Ｃから同時に発信された
トランザクションよりも優先される定義済み最上位トラ
ンザクション順序が制限されないことを理解されたい。
言い換えれば、任意の定義済み順序を選択できるが、す
べてのトランザクションがすべてのＳＭＰノード１２０
上で同じ順序で見られるようにするには、特定の定義済
み順序を有する必要がある。
【００６７】各バス装置３８および各ＳＭＰノード１２
０は、上記で図３のＳＭＰシステムに関して説明したよ
うにメモリを含むことができる。各バス装置３８および
各ＳＭＰノード１２０に配置されたメモリは、集合的に
ＸＭＰシステムのシステム・メモリを形成する。しか
し、システム・メモリのアドレス空間は、各ＳＭＰノー
ド１２０が総アドレス空間の一部を得るようにいくつか
の異なる領域に分割される。各アドレス空間部分のサイ
ズは、ＸＭＰシステム内のＳＭＰノード１２０の数に依
存する。したがって、図７および図８のＸＭＰシステム
１３０では、各ＳＭＰノード１２０ＡないしＣに総シス
テム・メモリ・アドレス空間の３分の１が割り当てられ
る。特定のＳＭＰノード１２０内のバス装置３８が、そ
の特定のＳＭＰノード１２０に割り当てられたアドレス
空間領域内のメモリ領域にアクセスした場合、トランザ
クションは、それを他のＳＭＰノード１２０へブロード
キャストすることなしにそのＳＭＰノード内のメモリか
ら処理される。したがって、ＳＭＰノード１２０間のポ
イントツーポイント・リンク構造は、特定のＳＭＰノー
ド１２０内では処理できないトランザクションに限られ
る。
０は、上記で図３のＳＭＰシステムに関して説明したよ
うにメモリを含むことができる。各バス装置３８および
各ＳＭＰノード１２０に配置されたメモリは、集合的に
ＸＭＰシステムのシステム・メモリを形成する。しか
し、システム・メモリのアドレス空間は、各ＳＭＰノー
ド１２０が総アドレス空間の一部を得るようにいくつか
の異なる領域に分割される。各アドレス空間部分のサイ
ズは、ＸＭＰシステム内のＳＭＰノード１２０の数に依
存する。したがって、図７および図８のＸＭＰシステム
１３０では、各ＳＭＰノード１２０ＡないしＣに総シス
テム・メモリ・アドレス空間の３分の１が割り当てられ
る。特定のＳＭＰノード１２０内のバス装置３８が、そ
の特定のＳＭＰノード１２０に割り当てられたアドレス
空間領域内のメモリ領域にアクセスした場合、トランザ
クションは、それを他のＳＭＰノード１２０へブロード
キャストすることなしにそのＳＭＰノード内のメモリか
ら処理される。したがって、ＳＭＰノード１２０間のポ
イントツーポイント・リンク構造は、特定のＳＭＰノー
ド１２０内では処理できないトランザクションに限られ
る。
【００６８】ＸＭＰシステム内の各ＳＭＰノード１２０
間でメモリ・コヒーレンシを維持するために、システム
・メモリ内の各キャッシュ・ラインにそのＳＭＰノード
のコヒーレンシ状態タグが付加される。このようなコヒ
ーレンシ状態タグを図８では集合的にＭＴＡＧ１５０と
呼ぶ。ＭＴＡＧ１５０は、メモリを含む各バス装置３８
上のメモリに記憶することができる。他の実施形態で
は、ＭＴＡＧをＳＲＡＭに記憶することができる。特定
のＳＭＰノード１２０内のバス装置３８がトランザクシ
ョンを開始すると、そのトランザクションはまず、その
特定のＳＭＰノードでのみ試みられる。開始側バス装置
は、検索されたＭＴＡＧコヒーレンシ状態を調べ、その
ＳＭＰノードがトランザクション・アドレスに関する有
効なアクセス権を有するかどうかを判定する。検索され
たコヒーレンシ状態が妥当なアクセス権を示している場
合、完了されるトランザクションは有効である。しか
し、コヒーレンシ状態が不適切なアクセス権を示してい
る場合、そのトランザクションはバス装置によってグロ
ーバル・トランザクションとして再発行しなければなら
ない。トランザクションがバス装置によってグローバル
・トランザクションとして発行されると、そのトランザ
クションは、発信側ＳＭＰノード１２０内のＸＭＰイン
タフェース１２８により、ポイントツーポイントＳＭＰ
ノード接続によって他の各ＳＭＰノード１２０へブロー
ドキャストされる。トランザクションがグローバル・ト
ランザクションであるべきかどうかは、トランザクショ
ン・パケットのビット・コード化部分から判定すること
ができる。
間でメモリ・コヒーレンシを維持するために、システム
・メモリ内の各キャッシュ・ラインにそのＳＭＰノード
のコヒーレンシ状態タグが付加される。このようなコヒ
ーレンシ状態タグを図８では集合的にＭＴＡＧ１５０と
呼ぶ。ＭＴＡＧ１５０は、メモリを含む各バス装置３８
上のメモリに記憶することができる。他の実施形態で
は、ＭＴＡＧをＳＲＡＭに記憶することができる。特定
のＳＭＰノード１２０内のバス装置３８がトランザクシ
ョンを開始すると、そのトランザクションはまず、その
特定のＳＭＰノードでのみ試みられる。開始側バス装置
は、検索されたＭＴＡＧコヒーレンシ状態を調べ、その
ＳＭＰノードがトランザクション・アドレスに関する有
効なアクセス権を有するかどうかを判定する。検索され
たコヒーレンシ状態が妥当なアクセス権を示している場
合、完了されるトランザクションは有効である。しか
し、コヒーレンシ状態が不適切なアクセス権を示してい
る場合、そのトランザクションはバス装置によってグロ
ーバル・トランザクションとして再発行しなければなら
ない。トランザクションがバス装置によってグローバル
・トランザクションとして発行されると、そのトランザ
クションは、発信側ＳＭＰノード１２０内のＸＭＰイン
タフェース１２８により、ポイントツーポイントＳＭＰ
ノード接続によって他の各ＳＭＰノード１２０へブロー
ドキャストされる。トランザクションがグローバル・ト
ランザクションであるべきかどうかは、トランザクショ
ン・パケットのビット・コード化部分から判定すること
ができる。
【００６９】一般的に言えば、特定の記憶位置（たとえ
ば、メモリまたはキャッシュ内）でコヒーレンシ単位
（たとえば、キャッシュライン）に関して維持されるコ
ヒーレンシ状態は、そのＳＭＰノード１２０でのコヒー
レンシ単位へのアクセス権を示す。アクセス権は、その
コヒーレンシ単位の有効性と、そのＳＭＰノード１２０
内のそのコヒーレンシ単位のコピーに関して与えられた
読取り／書込み許可を示す。一実施形態では、ＸＭＰコ
ンピュータ・システム１３０によって使用されるコヒー
レンシ状態は修正、所有、共用、無効である。修正状態
は、ＳＭＰノード１２０が、対応するコヒーレンシ単位
を更新したことを示す。したがって、他のＳＭＰノード
１２０はコヒーレンシ単位のコピーを有さない。また、
修正コヒーレンシ単位は、ＳＭＰノードによって破棄さ
れると、そのコヒーレンシ単位が属するアドレス空間領
域が割り当てられたＳＭＰノード１２０に記憶され直
す。所有状態は、そのＳＭＰノード１２０がそのコヒー
レンシ単位に責任を負うが、他のＳＭＰノードが共用コ
ピーを有することができることを示す。この場合も、コ
ヒーレンシ単位は、ＳＭＰノード１２０によって破棄さ
れると、そのコヒーレンシ単位が属するアドレス空間領
域が割り当てられたＳＭＰノード１２０に記憶され直
す。共用状態は、そのＳＭＰノード１２０が、そのコヒ
ーレンシ単位を読み取ることはできるが、所有状態を得
ないかぎり更新することはできないことを示す。他のＳ
ＭＰノード１２０もこのコヒーレンシ単位のコピーを有
することができる。最後に、無効状態は、そのＳＭＰノ
ード１２０がそのコヒーレンシ単位のコピーを有さない
ことを示す。一実施形態では、修正状態は書込み許可を
示し、無効状態を除く任意の状態は、対応するコヒーレ
ンシ単位に対する読取り許可を示す。他の受容可能なコ
ヒーレンシ構造も利用できることにも留意されたい。
ば、メモリまたはキャッシュ内）でコヒーレンシ単位
（たとえば、キャッシュライン）に関して維持されるコ
ヒーレンシ状態は、そのＳＭＰノード１２０でのコヒー
レンシ単位へのアクセス権を示す。アクセス権は、その
コヒーレンシ単位の有効性と、そのＳＭＰノード１２０
内のそのコヒーレンシ単位のコピーに関して与えられた
読取り／書込み許可を示す。一実施形態では、ＸＭＰコ
ンピュータ・システム１３０によって使用されるコヒー
レンシ状態は修正、所有、共用、無効である。修正状態
は、ＳＭＰノード１２０が、対応するコヒーレンシ単位
を更新したことを示す。したがって、他のＳＭＰノード
１２０はコヒーレンシ単位のコピーを有さない。また、
修正コヒーレンシ単位は、ＳＭＰノードによって破棄さ
れると、そのコヒーレンシ単位が属するアドレス空間領
域が割り当てられたＳＭＰノード１２０に記憶され直
す。所有状態は、そのＳＭＰノード１２０がそのコヒー
レンシ単位に責任を負うが、他のＳＭＰノードが共用コ
ピーを有することができることを示す。この場合も、コ
ヒーレンシ単位は、ＳＭＰノード１２０によって破棄さ
れると、そのコヒーレンシ単位が属するアドレス空間領
域が割り当てられたＳＭＰノード１２０に記憶され直
す。共用状態は、そのＳＭＰノード１２０が、そのコヒ
ーレンシ単位を読み取ることはできるが、所有状態を得
ないかぎり更新することはできないことを示す。他のＳ
ＭＰノード１２０もこのコヒーレンシ単位のコピーを有
することができる。最後に、無効状態は、そのＳＭＰノ
ード１２０がそのコヒーレンシ単位のコピーを有さない
ことを示す。一実施形態では、修正状態は書込み許可を
示し、無効状態を除く任意の状態は、対応するコヒーレ
ンシ単位に対する読取り許可を示す。他の受容可能なコ
ヒーレンシ構造も利用できることにも留意されたい。
【００７０】前述の動作から、ＳＭＰノード１２０間の
最上位ポイントツーポイント相互接続バスが、純粋なブ
ロードキャスト・バスであり、コヒーレンシ・スヌーピ
ング機能やコヒーレンシ・フィルタリング機能を実行し
ないことが分かる。すべてのメモリ・コヒーレンシ・ス
ヌーピングは、システム・メモリ内に記憶されているＭ
ＴＡＧを使用することによって個別のＳＭＰノード１２
０内で実行される。最上位ポイントツーポイント相互接
続システム上でグローバルに送信されたあらゆるトラン
ザクションは、各ＳＭＰノード１２０内のすべての下位
バス２２、３８上に１度しか現れない。スヌーピングお
よびフィルタリングは、グローバル・アテンションを必
要とするトランザクションのみが最上位ポイントツーポ
イント相互接続構造を介して送信されるように、各ＳＭ
Ｐノード１２０の最下位レベルで行われる。
最上位ポイントツーポイント相互接続バスが、純粋なブ
ロードキャスト・バスであり、コヒーレンシ・スヌーピ
ング機能やコヒーレンシ・フィルタリング機能を実行し
ないことが分かる。すべてのメモリ・コヒーレンシ・ス
ヌーピングは、システム・メモリ内に記憶されているＭ
ＴＡＧを使用することによって個別のＳＭＰノード１２
０内で実行される。最上位ポイントツーポイント相互接
続システム上でグローバルに送信されたあらゆるトラン
ザクションは、各ＳＭＰノード１２０内のすべての下位
バス２２、３８上に１度しか現れない。スヌーピングお
よびフィルタリングは、グローバル・アテンションを必
要とするトランザクションのみが最上位ポイントツーポ
イント相互接続構造を介して送信されるように、各ＳＭ
Ｐノード１２０の最下位レベルで行われる。
【００７１】図７および図８のＸＭＰシステム１３０の
他の実施形態では、図９に示したように、システム・メ
モリ・アドレス空間の各領域を３つのモードのうちの１
つで動作するように割り当てることができる。３つのメ
モリ・モードとは、複写モード、移行モード、通常モー
ドである。各ＳＭＰノード１２０上に配置された物理メ
モリは、図９に示したように３つのモードのうちの各モ
ードで動作するアドレス領域にマップされる。通常モー
ドで動作するシステム・メモリ領域では、グローバル・
トランザクションを送信せずに、すべてのメモリ・トラ
ンザクションがまず発信側ＳＭＰノード１２０で試みら
れる。トランザクションがグローバルに送信されるの
は、ＭＴＡＧが、メモリ・アドレスがその発行側ＳＭＰ
ノードでは有効ではないことを示す場合だけである。そ
の場合、トランザクションは、前述のようにグローバル
に再発行される。トランザクション・アドレスが、外部
ＳＭＰノード１２０にマップされているメモリ領域に対
応するものである場合、トランザクションが最初にグロ
ーバルに発行されることに留意されたい。トランザクシ
ョンが発信側ノードでローカルに試みられるのは、メモ
リ・アドレスが、そのＳＭＰノードにマップされている
メモリ領域に対応するものである場合だけである。した
がって、通常動作モードでは、トランザクションが通
常、グローバルに送信される２つの例がある。そのよう
な１つの例は、トランザクション・アドレスが、他のＳ
ＭＰノードにマップされているメモリ領域に対応するも
のであるときであり、他の例は、メモリ・アドレスが、
発信側ノードにマップされているにもかかわらず不適切
なコヒーレンシ状態を有することを、ＭＴＡＧが示して
いるときである。コヒーレンシ状態が不適切なものにな
るのはたとえば、メモリ・キャッシュ・ラインが他のＳ
ＭＰノード上のバス装置のキャッシュに読み込まれ修正
された場合である。その場合、他のＳＭＰノードによっ
てトランザクションをスヌープしなければならない。
他の実施形態では、図９に示したように、システム・メ
モリ・アドレス空間の各領域を３つのモードのうちの１
つで動作するように割り当てることができる。３つのメ
モリ・モードとは、複写モード、移行モード、通常モー
ドである。各ＳＭＰノード１２０上に配置された物理メ
モリは、図９に示したように３つのモードのうちの各モ
ードで動作するアドレス領域にマップされる。通常モー
ドで動作するシステム・メモリ領域では、グローバル・
トランザクションを送信せずに、すべてのメモリ・トラ
ンザクションがまず発信側ＳＭＰノード１２０で試みら
れる。トランザクションがグローバルに送信されるの
は、ＭＴＡＧが、メモリ・アドレスがその発行側ＳＭＰ
ノードでは有効ではないことを示す場合だけである。そ
の場合、トランザクションは、前述のようにグローバル
に再発行される。トランザクション・アドレスが、外部
ＳＭＰノード１２０にマップされているメモリ領域に対
応するものである場合、トランザクションが最初にグロ
ーバルに発行されることに留意されたい。トランザクシ
ョンが発信側ノードでローカルに試みられるのは、メモ
リ・アドレスが、そのＳＭＰノードにマップされている
メモリ領域に対応するものである場合だけである。した
がって、通常動作モードでは、トランザクションが通
常、グローバルに送信される２つの例がある。そのよう
な１つの例は、トランザクション・アドレスが、他のＳ
ＭＰノードにマップされているメモリ領域に対応するも
のであるときであり、他の例は、メモリ・アドレスが、
発信側ノードにマップされているにもかかわらず不適切
なコヒーレンシ状態を有することを、ＭＴＡＧが示して
いるときである。コヒーレンシ状態が不適切なものにな
るのはたとえば、メモリ・キャッシュ・ラインが他のＳ
ＭＰノード上のバス装置のキャッシュに読み込まれ修正
された場合である。その場合、他のＳＭＰノードによっ
てトランザクションをスヌープしなければならない。
【００７２】複写モードでは、複写メモリ領域が、各Ｓ
ＭＰノード１２０に配置されたメモリにマップされる。
したがって、各ＳＭＰノードにメモリ領域のローカル・
コピーが記憶される。したがって、複写モードでは、ト
ランザクションは常に発信側ＳＭＰノードでローカルに
試みられる。複写アドレス領域のコピーが各ＳＭＰノー
ド１２０に配置されるので、トランザクションが最初か
らグローバルに開始されることはない。グローバル・ト
ランザクションは、ＭＴＡＧが不適切なキャッシュ・コ
ヒーレンシ状態を返した場合に再発行トランザクション
として行われるに過ぎない。不適切なキャッシュ・コヒ
ーレンシ状態が発生するのは、対応するキャッシュ・ラ
イン・アドレスが他のＳＭＰノードの複写メモリ領域内
で修正された場合である。複写モードは、メモリ領域の
主読取り共用からなるアプリケーションに使用できるの
で有利である。そのようなアプリケーションには、デー
タベースが複写メモリ領域に記憶されており、通常、読
取りトランザクションしか実行されない、大規模なデー
タベースへのアクセスを含めることができる。
ＭＰノード１２０に配置されたメモリにマップされる。
したがって、各ＳＭＰノードにメモリ領域のローカル・
コピーが記憶される。したがって、複写モードでは、ト
ランザクションは常に発信側ＳＭＰノードでローカルに
試みられる。複写アドレス領域のコピーが各ＳＭＰノー
ド１２０に配置されるので、トランザクションが最初か
らグローバルに開始されることはない。グローバル・ト
ランザクションは、ＭＴＡＧが不適切なキャッシュ・コ
ヒーレンシ状態を返した場合に再発行トランザクション
として行われるに過ぎない。不適切なキャッシュ・コヒ
ーレンシ状態が発生するのは、対応するキャッシュ・ラ
イン・アドレスが他のＳＭＰノードの複写メモリ領域内
で修正された場合である。複写モードは、メモリ領域の
主読取り共用からなるアプリケーションに使用できるの
で有利である。そのようなアプリケーションには、デー
タベースが複写メモリ領域に記憶されており、通常、読
取りトランザクションしか実行されない、大規模なデー
タベースへのアクセスを含めることができる。
【００７３】メモリ領域が移行モードである場合、トラ
ンザクションは常にグローバルに送信される。したがっ
て、メモリ内でＭＴＡＧキャッシュ・コヒーレンシ状態
を維持する必要はない。移行モードは、データ構造がし
ばしば様々なＳＭＰノード１２０を介してアクセスされ
るローカル性の不十分なアプリケーションで使用できる
ので有利である。そのような移行データ構造アプリケー
ションでは、通常モードを使用した場合、ＭＴＡＧミス
の可能性が高くなる。したがって、常にトランザクショ
ンをグローバルに開始することによって、移行モードに
おいて、通常モードで必要とされる再発行トランザクシ
ョンを回避することができる。
ンザクションは常にグローバルに送信される。したがっ
て、メモリ内でＭＴＡＧキャッシュ・コヒーレンシ状態
を維持する必要はない。移行モードは、データ構造がし
ばしば様々なＳＭＰノード１２０を介してアクセスされ
るローカル性の不十分なアプリケーションで使用できる
ので有利である。そのような移行データ構造アプリケー
ションでは、通常モードを使用した場合、ＭＴＡＧミス
の可能性が高くなる。したがって、常にトランザクショ
ンをグローバルに開始することによって、移行モードに
おいて、通常モードで必要とされる再発行トランザクシ
ョンを回避することができる。
【００７４】一実施形態では、所与のメモリ・アドレス
が複写モードの領域に関するものであるか、それとも移
行モードの領域に関するものであるか、それとも通常モ
ードの領域に関するものであるかを、トランザクション
・パケット内のビット・コード化メッセージで示すこと
ができる。一実施形態では、このビット・コード化メッ
セージは、ＭＭＵによって生成される物理アドレスの最
上位ビットでよい。オペレーティング・システムは、シ
ステム・メモリの様々な領域にモードを割り当てる責任
を負うことができる。オペレーティング・システムは、
いわゆるフリーリスト上に空き物理メモリ・ページを記
録することができる。オペレーティング・システムは、
複写モードでのメモリの割り振りを簡略化するために、
どのノードでも使用されていないページに関する専用フ
リーリストを維持することができる。このようなページ
を複写モードで使用し、それによって各ＳＭＰノードに
複写メモリ領域のコピーを記憶することができる。
が複写モードの領域に関するものであるか、それとも移
行モードの領域に関するものであるか、それとも通常モ
ードの領域に関するものであるかを、トランザクション
・パケット内のビット・コード化メッセージで示すこと
ができる。一実施形態では、このビット・コード化メッ
セージは、ＭＭＵによって生成される物理アドレスの最
上位ビットでよい。オペレーティング・システムは、シ
ステム・メモリの様々な領域にモードを割り当てる責任
を負うことができる。オペレーティング・システムは、
いわゆるフリーリスト上に空き物理メモリ・ページを記
録することができる。オペレーティング・システムは、
複写モードでのメモリの割り振りを簡略化するために、
どのノードでも使用されていないページに関する専用フ
リーリストを維持することができる。このようなページ
を複写モードで使用し、それによって各ＳＭＰノードに
複写メモリ領域のコピーを記憶することができる。
【００７５】代替実施形態では、各バス装置のアドレス
・コントローラ内でアドレス・モードをプログラムする
ことができる。そのような実施形態では、トランザクシ
ョンがグローバル・トランザクションであるべきかどう
かを示すビット・コード化信号を各トランザクションの
アドレス・パケットに含めることができる。
・コントローラ内でアドレス・モードをプログラムする
ことができる。そのような実施形態では、トランザクシ
ョンがグローバル・トランザクションであるべきかどう
かを示すビット・コード化信号を各トランザクションの
アドレス・パケットに含めることができる。
【００７６】前述のように、グローバル・トランザクシ
ョンとして定義されたメモリ・トランザクションは、他
の各ＳＭＰノードとのポイントツーポイント接続上で発
信側ＳＭＰノード１２０のＸＭＰインタフェース１２８
からブロードキャストされ、発信側ＳＭＰノード１２０
内のアドレス・リピータ３４のリピータ待ち行列１２８
に置かれる。しかし、ある種のトランザクションは他の
各ＳＭＰノードにグローバルにブロードキャストする必
要がない。たとえば、入出力トランザクションは、ポイ
ントツーポイント接続上で、アドレスされた入出力バス
装置が存在するノードのみへブロードキャストすること
ができる。また、書き直しトランザクションは、書き直
すべきメモリ領域が存在するノードのみへグローバルに
ブロードキャストすることができる。たとえば、図７の
ＳＭＰノード１２０Ｂ上のバス装置３８が、ＳＭＰノー
ド１２０Ａに割り当てられたメモリ領域に対応するメモ
リ・キャッシュ・ラインを読み取り、次いでそのキャッ
シュ・ラインを修正した場合、そのキャッシュ・ライン
をＳＭＰノード１２０Ａに書き直しておかないかぎり、
他のＳＭＰノードからそのキャッシュ・ラインにアクセ
スすることはできない。そのような場合、書き直しトラ
ンザクションは、ポイントツーポイント接続１４２を介
して行うだけでよい。したがって、書き直しトランザク
ションおよび入出力トランザクションでは、必要なポイ
ントツーポイント接続しか使用されず、他のポイントツ
ーポイント接続が解放され、同じサイクル中に他の入出
力トランザクションまたは書き直しトランザクションを
実行することができる。このため、ポイントツーポイン
ト接続の全帯域幅を使用することができる。本発明の他
の実行では、他のタイプのトランザクションも、すべて
のＳＭＰノード１２０へグローバルにブロードキャスト
するのではなく個別のポイントツーポイント相互接続を
介してブロードキャストするだけでよいことに留意され
たい。
ョンとして定義されたメモリ・トランザクションは、他
の各ＳＭＰノードとのポイントツーポイント接続上で発
信側ＳＭＰノード１２０のＸＭＰインタフェース１２８
からブロードキャストされ、発信側ＳＭＰノード１２０
内のアドレス・リピータ３４のリピータ待ち行列１２８
に置かれる。しかし、ある種のトランザクションは他の
各ＳＭＰノードにグローバルにブロードキャストする必
要がない。たとえば、入出力トランザクションは、ポイ
ントツーポイント接続上で、アドレスされた入出力バス
装置が存在するノードのみへブロードキャストすること
ができる。また、書き直しトランザクションは、書き直
すべきメモリ領域が存在するノードのみへグローバルに
ブロードキャストすることができる。たとえば、図７の
ＳＭＰノード１２０Ｂ上のバス装置３８が、ＳＭＰノー
ド１２０Ａに割り当てられたメモリ領域に対応するメモ
リ・キャッシュ・ラインを読み取り、次いでそのキャッ
シュ・ラインを修正した場合、そのキャッシュ・ライン
をＳＭＰノード１２０Ａに書き直しておかないかぎり、
他のＳＭＰノードからそのキャッシュ・ラインにアクセ
スすることはできない。そのような場合、書き直しトラ
ンザクションは、ポイントツーポイント接続１４２を介
して行うだけでよい。したがって、書き直しトランザク
ションおよび入出力トランザクションでは、必要なポイ
ントツーポイント接続しか使用されず、他のポイントツ
ーポイント接続が解放され、同じサイクル中に他の入出
力トランザクションまたは書き直しトランザクションを
実行することができる。このため、ポイントツーポイン
ト接続の全帯域幅を使用することができる。本発明の他
の実行では、他のタイプのトランザクションも、すべて
のＳＭＰノード１２０へグローバルにブロードキャスト
するのではなく個別のポイントツーポイント相互接続を
介してブロードキャストするだけでよいことに留意され
たい。
【００７７】次に図１０を参照すると、前述のＸＭＰコ
ンピュータ・システム１３０の動作を示すタイミング１
６０が示されている。タイミング１６０に示したトラン
ザクションはすべてグローバル・トランザクションであ
る。したがって、タイミング１６０は、移行モードに割
り当てられたアドレス領域へのメモリ・トランザクショ
ンを示すことができる。
ンピュータ・システム１３０の動作を示すタイミング１
６０が示されている。タイミング１６０に示したトラン
ザクションはすべてグローバル・トランザクションであ
る。したがって、タイミング１６０は、移行モードに割
り当てられたアドレス領域へのメモリ・トランザクショ
ンを示すことができる。
【００７８】タイミング１６０の各列は、特定のバス・
サイクルに対応する。時間的に左から右へ増加する１０
個のバス・サイクルが１０個の列で表されている。図７
および図８も参照すると、最上位リンク接続１４０、１
４２、１４４の状態は、行１６１によって一群として表
されている。ノード１２０ＡのＬ２バスの状態は行１６
２に表されている。同様に、ノード１２０ＢないしＣ上
のＬ２バスの状態はそれぞれ、行１６３および１６４上
に表されている。行１６５ないし１６７は、各ノード１
２０ごとのバイパス／待ち行列制御信号の状態を示す。
サイクルに対応する。時間的に左から右へ増加する１０
個のバス・サイクルが１０個の列で表されている。図７
および図８も参照すると、最上位リンク接続１４０、１
４２、１４４の状態は、行１６１によって一群として表
されている。ノード１２０ＡのＬ２バスの状態は行１６
２に表されている。同様に、ノード１２０ＢないしＣ上
のＬ２バスの状態はそれぞれ、行１６３および１６４上
に表されている。行１６５ないし１６７は、各ノード１
２０ごとのバイパス／待ち行列制御信号の状態を示す。
【００７９】バス・サイクル１中には、各ノード１２０
のＬ２バス２２上に発信パケットが存在する。タイミン
グ１６０で、これらの発信パケットは、行１６２（Ｌ
２．１バス）上のＰ１（ｏ）、行１６３（Ｌ２．２バ
ス）上のＰ２（ｏ）、行１６４（Ｌ２．３バス）上のＰ
３（ｏ）として示されている。ノード１２０間の最上位
接続は一方向リンクを含むので、サイクル２の行１６１
上に示したように、同じサイクル中に、各ノード１２０
間ですべての３つの発信パケットを伝達することができ
る。またサイクル２中には、それぞれ、行１６２、１６
３、１６４のＰ４（ｏ）、Ｐ５（ｏ）、Ｐ６（ｏ）で表
したように、各ノード１２０のＬ２バス２２上に新しい
トランザクションが存在する。Ｌ２バス２２上のすべて
の発信トランザクション・パケットが、トランザクショ
ンが発信されたＳＭＰノード１２０上の各リピータ３４
内のリピータ待ち行列１２２で待機することに留意され
たい。たとえば、発信トランザクションＰ４（ｏ）は、
ＳＭＰノード１２０から発信され、したがってノード１
２０内の各リピータ３４のリピータ待ち行列１２２に記
憶される。
のＬ２バス２２上に発信パケットが存在する。タイミン
グ１６０で、これらの発信パケットは、行１６２（Ｌ
２．１バス）上のＰ１（ｏ）、行１６３（Ｌ２．２バ
ス）上のＰ２（ｏ）、行１６４（Ｌ２．３バス）上のＰ
３（ｏ）として示されている。ノード１２０間の最上位
接続は一方向リンクを含むので、サイクル２の行１６１
上に示したように、同じサイクル中に、各ノード１２０
間ですべての３つの発信パケットを伝達することができ
る。またサイクル２中には、それぞれ、行１６２、１６
３、１６４のＰ４（ｏ）、Ｐ５（ｏ）、Ｐ６（ｏ）で表
したように、各ノード１２０のＬ２バス２２上に新しい
トランザクションが存在する。Ｌ２バス２２上のすべて
の発信トランザクション・パケットが、トランザクショ
ンが発信されたＳＭＰノード１２０上の各リピータ３４
内のリピータ待ち行列１２２で待機することに留意され
たい。たとえば、発信トランザクションＰ４（ｏ）は、
ＳＭＰノード１２０から発信され、したがってノード１
２０内の各リピータ３４のリピータ待ち行列１２２に記
憶される。
【００８０】バス・サイクル３中に、サイクル２で最上
位接続を介して伝達された１つのトランザクションが、
ＳＭＰノード１２０へブロードキャストされる。定義済
みの順序付けによって、どのトランザクションを最初に
ブロードキャストするかが決定される。単一の定義済み
順序付け方式を一貫して使用して、バス・トランザクシ
ョンが各ノードに同じ順序で現れるようにしなければな
らない。タイミング１６０で示した実施形態の場合、順
序付け方式は、ノード１２０からのトランザクションが
ノード１２０Ｂからのトランザクションよりも優先さ
れ、ノード１２０Ｂからのトランザクションがノード１
２０Ｃからのトランザクションよりも優先される方式で
ある。したがって、サイクル３では、行１６３および１
６４上のＰ１（ｉ）で表したように、トランザクション
Ｐ１がノード１２０Ｂおよび１２０ＣのＬ２バス２２上
の着信トランザクションとしてブロードキャストされ
る。トランザクションＰ２およびＰ３はＸＭＰインタフ
ェース１２８内で待機する。しかし、トランザクション
Ｐ１はノード１２０ＡのＬ２バス２２上ではブロードキ
ャストされない。というのは、ノード１２０Ａは、トラ
ンザクションＰ１が発信されたノードであるからであ
る。その代わり、サイクル３中の行１６５上に示したよ
うに、ノード１２０Ａ内の制御信号１２６がアサートさ
れる。制御信号１２６がアサートされると、各リピータ
・ノード３４は次のサイクルで、トランザクションＰ１
をそれぞれのリピータ待ち行列１２２から着信パケット
Ｐ１（ｉ）としてブロードキャストする。行１６６およ
び１６７上に示したように、ノード１２０Ｂおよび１２
０Ｃ内の制御信号１２６はサイクル３中アサートされな
いままであり、これによって、これらのノード内のリピ
ータ３４は、リピータ待ち行列１２２ではなくリピータ
・バイパス経路１２４を選択し、次のサイクルでＰ１
（ｉ）トランザクションをＬ１バス３２へブロードキャ
ストするよう指示される。したがって、Ｐ１（ｉ）は、
同じサイクル中にすべてのノード１２０内のすべてのバ
ス装置３８から見られる。また、タイミング１６０のバ
ス・サイクル３中の行１６２上のＰ７（ｏ）で表したよ
うに、発信側ノード１２０Ａ内のＬ２バス２２はバス・
サイクル３中に、他の発信トランザクションを自由に送
信することができる。また、バス・サイクル３中には、
タイミング１６０上の行１６１に示したように、バス・
サイクル２から得た発信トランザクションＰ４（ｏ）、
Ｐ５（ｏ）、Ｐ６（ｏ）が最上位ポイントツーポイント
接続上で同時にブロードキャストされる。
位接続を介して伝達された１つのトランザクションが、
ＳＭＰノード１２０へブロードキャストされる。定義済
みの順序付けによって、どのトランザクションを最初に
ブロードキャストするかが決定される。単一の定義済み
順序付け方式を一貫して使用して、バス・トランザクシ
ョンが各ノードに同じ順序で現れるようにしなければな
らない。タイミング１６０で示した実施形態の場合、順
序付け方式は、ノード１２０からのトランザクションが
ノード１２０Ｂからのトランザクションよりも優先さ
れ、ノード１２０Ｂからのトランザクションがノード１
２０Ｃからのトランザクションよりも優先される方式で
ある。したがって、サイクル３では、行１６３および１
６４上のＰ１（ｉ）で表したように、トランザクション
Ｐ１がノード１２０Ｂおよび１２０ＣのＬ２バス２２上
の着信トランザクションとしてブロードキャストされ
る。トランザクションＰ２およびＰ３はＸＭＰインタフ
ェース１２８内で待機する。しかし、トランザクション
Ｐ１はノード１２０ＡのＬ２バス２２上ではブロードキ
ャストされない。というのは、ノード１２０Ａは、トラ
ンザクションＰ１が発信されたノードであるからであ
る。その代わり、サイクル３中の行１６５上に示したよ
うに、ノード１２０Ａ内の制御信号１２６がアサートさ
れる。制御信号１２６がアサートされると、各リピータ
・ノード３４は次のサイクルで、トランザクションＰ１
をそれぞれのリピータ待ち行列１２２から着信パケット
Ｐ１（ｉ）としてブロードキャストする。行１６６およ
び１６７上に示したように、ノード１２０Ｂおよび１２
０Ｃ内の制御信号１２６はサイクル３中アサートされな
いままであり、これによって、これらのノード内のリピ
ータ３４は、リピータ待ち行列１２２ではなくリピータ
・バイパス経路１２４を選択し、次のサイクルでＰ１
（ｉ）トランザクションをＬ１バス３２へブロードキャ
ストするよう指示される。したがって、Ｐ１（ｉ）は、
同じサイクル中にすべてのノード１２０内のすべてのバ
ス装置３８から見られる。また、タイミング１６０のバ
ス・サイクル３中の行１６２上のＰ７（ｏ）で表したよ
うに、発信側ノード１２０Ａ内のＬ２バス２２はバス・
サイクル３中に、他の発信トランザクションを自由に送
信することができる。また、バス・サイクル３中には、
タイミング１６０上の行１６１に示したように、バス・
サイクル２から得た発信トランザクションＰ４（ｏ）、
Ｐ５（ｏ）、Ｐ６（ｏ）が最上位ポイントツーポイント
接続上で同時にブロードキャストされる。
【００８１】バス・サイクル４中に、行１６２および１
６４上のＰ２（ｉ）で示したように、定義済みの順序に
従って、トランザクションＰ２がノード１２０Ａおよび
１２０ＣのＬ２バス２２上の着信トランザクションとし
てブロードキャストされる。トランザクションＰ３ない
しＰ６はＸＭＰインタフェース１２８内で待機する。し
かし、トランザクションＰ２はノード１２０ＢのＬ２バ
ス２２上ではブロードキャストされない。というのは、
ノード１２０Ｂは、トランザクションＰ２が発信された
ノードであるからである。その代わり、サイクル３中の
行１６６上に示したように、ノード１２０Ｂ内の制御信
号１２６がアサートされる。制御信号１２６がアサート
されると、各リピータ・ノード３４は次のサイクルで、
トランザクションＰ２をそれぞれのリピータ待ち行列１
２２から着信パケットＰ２（ｉ）としてブロードキャス
トする。行１６５および１６７上に示したように、ノー
ド１２０Ａおよび１２０Ｃ内の制御信号１２６はサイク
ル４中アサートされず、これによって、これらのノード
内のリピータ３４は、リピータ待ち行列１２２ではなく
リピータ・バイパス経路１２４を選択し、次のサイクル
でＰ２（ｉ）トランザクションをＬ１バス３２へブロー
ドキャストするよう指示される。したがって、Ｐ２
（ｉ）は、同じサイクル中にすべてのノード１２０内の
すべてのバス装置３８から見られる。また、タイミング
１６０のバス・サイクル４中の行１６３上のＰ８（ｏ）
で表したように、発信側ノード１２０Ｂ内のＬ２バス２
２はバス・サイクル４中に、他の発信トランザクション
を自由に送信することができる。また、バス・サイクル
４中には、タイミング１６０上の行１６１に示したよう
に、バス・サイクル３から得た発信トランザクションＰ
７（ｏ）が最上位ポイントツーポイント接続上でブロー
ドキャストされる。
６４上のＰ２（ｉ）で示したように、定義済みの順序に
従って、トランザクションＰ２がノード１２０Ａおよび
１２０ＣのＬ２バス２２上の着信トランザクションとし
てブロードキャストされる。トランザクションＰ３ない
しＰ６はＸＭＰインタフェース１２８内で待機する。し
かし、トランザクションＰ２はノード１２０ＢのＬ２バ
ス２２上ではブロードキャストされない。というのは、
ノード１２０Ｂは、トランザクションＰ２が発信された
ノードであるからである。その代わり、サイクル３中の
行１６６上に示したように、ノード１２０Ｂ内の制御信
号１２６がアサートされる。制御信号１２６がアサート
されると、各リピータ・ノード３４は次のサイクルで、
トランザクションＰ２をそれぞれのリピータ待ち行列１
２２から着信パケットＰ２（ｉ）としてブロードキャス
トする。行１６５および１６７上に示したように、ノー
ド１２０Ａおよび１２０Ｃ内の制御信号１２６はサイク
ル４中アサートされず、これによって、これらのノード
内のリピータ３４は、リピータ待ち行列１２２ではなく
リピータ・バイパス経路１２４を選択し、次のサイクル
でＰ２（ｉ）トランザクションをＬ１バス３２へブロー
ドキャストするよう指示される。したがって、Ｐ２
（ｉ）は、同じサイクル中にすべてのノード１２０内の
すべてのバス装置３８から見られる。また、タイミング
１６０のバス・サイクル４中の行１６３上のＰ８（ｏ）
で表したように、発信側ノード１２０Ｂ内のＬ２バス２
２はバス・サイクル４中に、他の発信トランザクション
を自由に送信することができる。また、バス・サイクル
４中には、タイミング１６０上の行１６１に示したよう
に、バス・サイクル３から得た発信トランザクションＰ
７（ｏ）が最上位ポイントツーポイント接続上でブロー
ドキャストされる。
【００８２】前述の動作は、バス装置から発信されるあ
らゆるバス・トランザクションに適用することができ
る。タイミング１６０には、各ノード１２０内のＬ１バ
ス３２上のトランザクションは示されていないことに留
意されたい。図４にタイミング６０で示した動作は、各
ノード１２０内のＬ２／Ｌ１バス動作に適用することが
できる。タイミング１６０から、所与のトランザクショ
ン・パケットが、Ｌ２バス２０またはＬ１バス３２上に
発信パケットと着信パケットのどちらかとして（この両
方として現れることはない）１度しか現れないことは明
らかである。したがって、図７のコンピュータ・システ
ム１３０内の各バス上にはすべてのトランザクション・
パケットが１度しか現れない。タイミング１６０から、
この実施形態ではＬ２バス２２の全帯域幅を使用するこ
とができることも明らかである。タイミング１６０は、
ＸＭＰコンピュータ・システム１３０内の各バス装置
が、ＸＭＰコンピュータ・システム１３０内の他のあら
ゆるバス装置と同じバス・サイクル中に同じ順序で特定
の各トランザクションを見ることも示している。
らゆるバス・トランザクションに適用することができ
る。タイミング１６０には、各ノード１２０内のＬ１バ
ス３２上のトランザクションは示されていないことに留
意されたい。図４にタイミング６０で示した動作は、各
ノード１２０内のＬ２／Ｌ１バス動作に適用することが
できる。タイミング１６０から、所与のトランザクショ
ン・パケットが、Ｌ２バス２０またはＬ１バス３２上に
発信パケットと着信パケットのどちらかとして（この両
方として現れることはない）１度しか現れないことは明
らかである。したがって、図７のコンピュータ・システ
ム１３０内の各バス上にはすべてのトランザクション・
パケットが１度しか現れない。タイミング１６０から、
この実施形態ではＬ２バス２２の全帯域幅を使用するこ
とができることも明らかである。タイミング１６０は、
ＸＭＰコンピュータ・システム１３０内の各バス装置
が、ＸＭＰコンピュータ・システム１３０内の他のあら
ゆるバス装置と同じバス・サイクル中に同じ順序で特定
の各トランザクションを見ることも示している。
【００８３】当業者には、上記の開示を完全に理解した
後、多数の変形形態および修正形態が明らかになろう。
特許請求の範囲は、すべてのそのような変形形態および
修正形態を包含するものと解釈されるものである。
後、多数の変形形態および修正形態が明らかになろう。
特許請求の範囲は、すべてのそのような変形形態および
修正形態を包含するものと解釈されるものである。
【図１】階層バス構造を使用する対称型マルチプロセッ
サ・コンピュータ・システムのブロック図である。
サ・コンピュータ・システムのブロック図である。
【図２】図１のコンピュータ・システムの動作を示すタ
イミングである。
イミングである。
【図３】本発明の一実施形態による階層バス構造を使用
する対称型マルチプロセッサ・コンピュータ・システム
のブロック図である。
する対称型マルチプロセッサ・コンピュータ・システム
のブロック図である。
【図４】図３のコンピュータ・システムの動作を示すタ
イミングである。
イミングである。
【図５】本発明の一実施形態に関するプロセッサ／メモ
リ・バス装置のブロック図である。
リ・バス装置のブロック図である。
【図６】本発明の一実施形態による入出力ブリッジ・バ
ス装置のブロック図である。
ス装置のブロック図である。
【図７】本発明の一実施形態による拡張対称型マルチプ
ロセッサ・コンピュータ・システムのブロック図であ
る。
ロセッサ・コンピュータ・システムのブロック図であ
る。
【図８】図７の拡張対称型マルチプロセッサ・コンピュ
ータ・システムのＳＭＰノードのブロック図である。
ータ・システムのＳＭＰノードのブロック図である。
【図９】本発明の一実施形態で使用されるいくつかの異
なるアドレス指定モードの図である。
なるアドレス指定モードの図である。
【図１０】図７の拡張対称型マルチプロセッサ・コンピ
ュータ・システムの動作を示すタイミングである。
ュータ・システムの動作を示すタイミングである。
２０ コンピュータ・システム ２２ 上位バス ３０ 装置ノード ３２ 下位装置バス ３４ リピータ ３６ 着信信号 ３８ バス装置 ４０ 着信待ち行列 ４２ マルチプレクサ ４４ 発信相互接続経路 ４６ バイパス経路 ４８ プロセッサ／メモリ要素 ５０ 入出力要素
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１２月１９日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図９】
【図７】
【図１０】
【図８】
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ. (72)発明者 マーク・ディ・ヒル アメリカ合衆国・53705・ウィスコンシン 州・マディソン・チャンバーレイン アヴ ェニュ・2124 (72)発明者 アショク・シンガル アメリカ合衆国・94062・カリフォルニア 州・レッドウッド シティ・レイクミード ウェイ・711
Claims (29)
- 【請求項１】 マルチプロセッサ・コンピュータ・シス
テム内のノードであって、 前記ノードで発信されたものではない着信トランザクシ
ョンを受信し、前記ノードで発信された発信トランザク
ションを送信するリピータと、 バスと、 前記バスによって前記リピータに結合され、第１の着信
待ち行列と第１のプロセッサ要素とを含む第１のバス装
置とを備え、 前記第１のプロセッサ要素が、前記リピータから前記着
信トランザクションを受信し、かつ前記第１の着信待ち
行列から前記発信トランザクションを受信することを特
徴とするノード。 - 【請求項２】 前記リピータが、前記第１のプロセッサ
要素がいつ前記第１の着信待ち行列からトランザクショ
ンを受信するかを制御する着信制御信号を生成すること
を特徴とする請求項１に記載のノード。 - 【請求項３】 前記第１のプロセッサ要素が、マルチプ
ロセッサ・コンピュータ・システム内の他の装置によっ
て前記各発信トランザクションが受信されるのとほぼ同
じ時間に前記第１の着信待ち行列から前記各発信トラン
ザクションを受信することを特徴とする請求項１に記載
のノード。 - 【請求項４】 前記第１のプロセッサ要素が、マルチプ
ロセッサ・コンピュータ・システム内の他の装置によっ
て前記各発信トランザクションが受信されるのと同じ順
序で前記第１の着信待ち行列から前記各発信トランザク
ションを受信することを特徴とする請求項１に記載のノ
ード。 - 【請求項５】 前記第１のプロセッサ要素がＳＰＡＲＣ
プロセッサを備えることを特徴とする請求項１に記載の
ノード。 - 【請求項６】 前記第１のプロセッサ要素がさらに、前
記ＳＰＡＲＣプロセッサに結合されたレベル２キャッシ
ュ・メモリを備えることを特徴とする請求項５に記載の
ノード。 - 【請求項７】 前記第１のプロセッサ要素が、 プロセッサと、 前記プロセッサに結合され前記バスに結合されたレベル
２キャッシュ・メモリと、 前記プロセッサに結合され、かつ前記レベル２キャッシ
ュ・メモリに結合され、前記着信トランザクションに関
連するデータを記憶するメモリ装置とを備えることを特
徴とする請求項１に記載のノード。 - 【請求項８】 さらに、前記バスによって前記リピータ
に結合され、第２の着信待ち行列を含む第２のバス装置
を備えることを特徴とする請求項１に記載のノード。 - 【請求項９】 前記第２のバス装置がさらに、第２のプ
ロセッサ要素を含み、前記第２のプロセッサ要素が、前
記リピータから前記着信トランザクションを受信し、前
記第２の着信待ち行列から前記発信トランザクションを
受信することを特徴とする請求項８に記載のノード。 - 【請求項１０】 前記第２のバス装置がさらに、入出力
（Ｉ／Ｏ）要素を含み、前記入出力要素が、前記リピー
タから前記着信トランザクションを受信し、前記第２の
着信待ち行列から前記発信トランザクションを受信する
ことを特徴とする請求項８に記載のノード。 - 【請求項１１】 前記入出力要素が、 入出力バス・ブリッジと、 前記入出力バス・ブリッジによって前記バスに結合さ
れ、複数の入出力装置をサポートするように構成された
入出力バスとを備えることを特徴とする請求項１０に記
載のノード。 - 【請求項１２】 前記入出力バスが、周辺構成要素相互
接続（ＰＣＩ）バスを備えることを特徴とする請求項１
１に記載のノード。 - 【請求項１３】 マルチプロセッサ・コンピュータ・シ
ステムであって、 トランザクションを送信するように構成された上位バス
と、 前記上位バスに結合され、前記トランザクションを前記
上位バスへ発信するように構成され、さらに前記上位バ
ス上の前記トランザクションを受信するように構成され
た第１のリピータ・ノードと、 前記上位バスに結合され、前記トランザクションを前記
上位バスへ発信するように構成され、さらに前記上位バ
ス上の前記トランザクションを受信するように構成され
た第２のリピータ・ノードとを備え、 前記第１のリピータ・ノードが、 第１の下位バスと、 前記第１の下位バスに結合され、かつ前記上位バスに結
合され、前記第２のリピータ・ノードから前記トランザ
クションが発信されたときに前記トランザクションを前
記上位バスから前記第１の下位バスへブロードキャスト
し、前記第１のリピータ・ノードから前記トランザクシ
ョンが発信されたときには前記トランザクションを前記
上位バスから前記下位バスへブロードキャストしない、
第１のリピータと、 前記第１の下位バスに結合され、前記第１の下位バスに
結合された第１の着信待ち行列と、前記第１の着信待ち
行列に結合されかつ前記第１の下位バスに結合された第
１の装置要素とを備える第１のバス装置とを備えること
を特徴とするマルチプロセッサ・コンピュータ・システ
ム。 - 【請求項１４】 前記第１のリピータが、着信制御信号
を生成し、前記第１の装置要素が、前記着信制御信号を
受信し、前記着信制御信号の状態に応じて、前記トラン
ザクションを前記第１の下位バスから受信するか、それ
とも前記第１の着信待ち行列から受信するかを選択する
ことを特徴とする請求項１３に記載のマルチプロセッサ
・コンピュータ・システム。 - 【請求項１５】 前記第１のリピータ・ノードから発信
された前記トランザクションが前記第１の着信待ち行列
に記憶されることを特徴とする請求項１４に記載のマル
チプロセッサ・コンピュータ・システム。 - 【請求項１６】 前記第２のリピータ・ノードが、 第２の下位バスと、 前記第２の下位バスに結合され、かつ前記上位バスに結
合された第２のリピータと、 前記第２の下位バスに結合された第２のバス装置とを備
えることを特徴とする請求項１３に記載のマルチプロセ
ッサ・コンピュータ・システム。 - 【請求項１７】 前記第１のリピータ・ノードから発信
された前記トランザクションが、前記第２のリピータ・
ノードによって受信され、前記第２の下位バス上でブロ
ードキャストされ、前記第１の装置要素が、前記第２の
バス装置が第１のリピータ・ノードから発信された前記
各トランザクションを受信するのとほぼ同じ時間に、第
１のリピータ・ノードから発信された前記各トランザク
ションを受信するように、前記第１のリピータが前記第
１の着信制御信号をアサートすることを特徴とする請求
項１６に記載のマルチプロセッサ・コンピュータ・シス
テム。 - 【請求項１８】 前記第１のバス装置が、前記第１の装
置要素が第１のリピータ・ノードから発信された前記ト
ランザクションを受信するのとほぼ同じ時間に前記第１
の下位バス上で新しいトランザクションを開始すること
を特徴とする請求項１７に記載のマルチプロセッサ・コ
ンピュータ・システム。 - 【請求項１９】 前記第２のリピータ・ノードが、 第２の下位バスと、 前記第２の下位バスに結合され、かつ前記上位バスに結
合された第２のリピータと、 前記第２の下位バスに結合された第２のバス装置とを備
え、 前記トランザクションのうちの特定のトランザクション
が、前記第１の下位バス、前記第２の下位バス、前記上
位バスのそれぞれ上に１度しか現れないことを特徴とす
る請求項１３に記載のマルチプロセッサ・コンピュータ
・システム。 - 【請求項２０】 マルチプロセッサ・コンピュータ・シ
ステムであって、 複数のリピータ・ノードと、 それぞれ、下位レベル・バスを備える、 前記複数のリピータ・ノードの個別のリピータ・ノード
を電気的に相互接続する上位バスと、 前記下位バスと前記上位バスとの間でトランザクション
を伝達するために前記下位バスを前記上位バスに結合
し、着信制御信号を生成するリピータと、 前記下位バスに結合され、それぞれ、前記着信制御信号
を受信し、それぞれ、 前記下位バスに結合され、前記下位バスからのトランザ
クションを選択的に受信する着信待ち行列と、 前記下位バスに結合され、他のバス装置と通信するため
にトランザクションを開始し受信する装置要素と、 前記装置要素を選択的に前記下位バスに結合するバイパ
ス経路とを備え、 前記装置要素が、前記着信信号の状態に応じて前記着信
待ち行列と前記バイパス経路のどちらかから着信トラン
ザクションを受信する、少なくとも１つのバス装置とを
備え、 トランザクションが、前記発信側リピータ・ノード内の
前記少なくとも１つのバス装置のうちの開始側バス装置
によって前記複数のリピータ・ノードのうちの発信側リ
ピータ・ノードで発信され、前記トランザクションが、
前記開始側バス装置によって、発信側リピータ・ノード
に配置された下位バス上の発信トランザクションとして
ブロードキャストされ、 前記発信トランザクションが、発信側リピータ・ノード
に配置された前記少なくとも１つのバス装置の各バス装
置の着信待ち行列に着信トランザクションとして記憶さ
れ、前記発信トランザクションが、前記発信側リピータ
・ノードに配置されたリピータによって前記上位バスへ
バス・トランザクションとしてブロードキャストされ、 前記バス・トランザクションが、前記複数のリピータ・
ノードのうちの各非発信側リピータ・ノード内のリピー
タによって受信され、各非発信側リピータ・ノードに配
置された下位バス上の着信トランザクションとしてブロ
ードキャストされ、 各非発信側リピータ・ノード内の前記リピータが、各非
発信側リピータ・ノードに配置された各装置要素が前記
着信トランザクションを前記バイパス経路から受信する
ように前記着信制御信号をドライブし、 前記発信側リピータ・ノード内の前記リピータが、前記
発信側リピータ・ノードに配置された各装置要素が前記
着信トランザクションを前記着信待ち行列から受信する
ように前記着信制御信号をドライブすることを特徴とす
るマルチプロセッサ・コンピュータ・システム。 - 【請求項２１】 メモリを有する複数の処理ノードを有
するマルチプロセッサ・コンピュータ・システムのシス
テム・メモリ・アドレス空間のメモリ・マッピング方法
であって、 領域の数が前記マルチプロセッサ・コンピュータ・シス
テム内の処理ノードの数に等しく、その各領域に囲まれ
るシステム・メモリ・アドレス空間の量が前記処理ノー
ドの数に反比例するように、システム・メモリ・アドレ
ス空間を複数の領域に分割し、 前記領域のうちの割り当てられた領域に対応するローカ
ル・アドレス空間を有する前記各処理ノードに、前記領
域のうちのそれぞれの異なる領域を割り当て、 前記マルチプロセッサ・コンピュータ・システム内の他
の処理ノードへ前記ローカル・アドレス空間トランザク
ションをブロードキャストせずに、前記領域のうちの対
応する領域が割り当てられたノード内でローカル・アド
レス空間トランザクションを試み、 前記ローカル・アドレス空間トランザクションに関する
メモリ・アクセス権を検査し、 前記検査によってアクセス権が不適切であると判定され
た場合に前記マルチプロセッサ・コンピュータ・システ
ム内の前記すべての処理ノードへ前記ローカル・アドレ
ス空間トランザクションを再発行することを含むことを
特徴とする方法。 - 【請求項２２】 さらに、 各処理ノードに関する前記ローカル・アドレス空間の一
部分を、そのノードに配置された物理メモリにマップす
ることと、 各処理ノードごとの前記ローカル・アドレス空間の前記
一部分に関するメモリ・コヒーレンシ状態情報を維持す
ることとを含むことを特徴とする請求項２１に記載のメ
モリ・マッピング方法。 - 【請求項２３】 前記検査が、前記メモリ・コヒーレン
シ状態情報を検索することを含むことを特徴とする請求
項２２に記載のメモリ・マッピング方法。 - 【請求項２４】 前記維持が、 前記物理メモリをコヒーレンシ単位に分割することと、 各コヒーレンシ単位ごとに前記コヒーレンシ状態情報を
維持することとを含むことを特徴とする請求項２２に記
載のメモリ・マッピング方法。 - 【請求項２５】 前記検査がさらに、キャッシュ・コヒ
ーレンシ・プロトコルに従って、前記アクセス権が不適
切なものであるかどうかを判定することを含むことを特
徴とする請求項２３に記載のメモリ・マッピング方法。 - 【請求項２６】 メモリを有する複数の処理ノードを有
するマルチプロセッサ・コンピュータ・システムのシス
テム・メモリ・アドレス空間のメモリ・マッピング方法
であって、 システム・メモリ・アドレス空間を複数の動作領域に分
割することと、 特定の動作モード、すなわち通常モードと移行モードと
複写モードのいずれかを各動作領域に割り当て、 さらに、マッピング領域の数が、前記マルチプロセッサ
・コンピュータ・システム内の処理ノードの数に等し
く、前記各マッピング領域に囲まれるシステム・メモリ
・アドレス空間の量が、前記処理ノードの数に反比例す
る、システム・メモリ・アドレス空間を複数のマッピン
グ領域に分割し、 前記マッピング領域のうちの割り当てられた領域に対応
するローカル・アドレス空間を有する前記各処理ノード
に、前記マッピング領域のうちのそれぞれの異なるマッ
ピング領域を割り当て、 前記マッピング領域のうちの対応する領域が割り当てら
れたノード内でローカル・アドレス空間トランザクショ
ンを試みることを含み、 前記ローカル・アドレス空間トランザクションが通常モ
ードまたは複写モードに割り当てられた動作領域に対応
するものである場合、前記ローカル・アドレス空間トラ
ンザクションを前記マルチプロセッサ・コンピュータ・
システム内の他の処理ノードへブロードキャストせずに
前記ローカル・アドレス空間トランザクションが試みら
れ、 前記ローカル・アドレス空間トランザクションが移行モ
ードに割り当てられた動作領域に対応するものである場
合、前記ローカル・アドレス空間トランザクションが前
記マルチプロセッサ・コンピュータ・システム内のすべ
ての処理ノードへブロードキャストされることを特徴と
する方法。 - 【請求項２７】 さらに、 前記ローカル・アドレス空間トランザクションが通常モ
ードまたは複写モードに割り当てられた動作領域に対応
するものである場合に前記ローカル・アドレス空間トラ
ンザクションに関するメモリ・アクセス権を検査するこ
とと、 前記検査によってアクセス権が不適切であると判定され
た場合に前記マルチプロセッサ・コンピュータ・システ
ム内の前記すべての処理ノードへ前記ローカル・アドレ
ス空間トランザクションを再発行することとを含むこと
を特徴とする請求項２６に記載のメモリ・マッピング方
法。 - 【請求項２８】 さらに、複写モードに割り当てられた
動作領域を各処理ノードに割り当てることを含み、複写
モードに割り当てられた前記動作領域が、各処理ノード
内で複製されることを特徴とする請求項２６に記載のメ
モリ・マッピング方法。 - 【請求項２９】 さらに、前記複写モードに割り当てら
れた動作領域に割り当てることのできる前記マッピング
領域の部分を示すフリーリストを維持することを含むこ
とを特徴とする請求項２６に記載のメモリ・マッピング
方法。
Applications Claiming Priority (6)
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|---|---|---|---|
| US08/675,361 US5796605A (en) | 1996-07-02 | 1996-07-02 | Extended symmetrical multiprocessor address mapping |
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| US08/675,362 US5805839A (en) | 1996-07-02 | 1996-07-02 | Efficient technique for implementing broadcasts on a system of hierarchical buses |
| US08/675361 | 1996-07-02 | ||
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|---|---|
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|---|---|---|---|
| JP9211430A Pending JPH10187631A (ja) | 1996-07-02 | 1997-07-02 | 拡張された対称マルチプロセッサ・アーキテクチャ |
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| JP (1) | JPH10187631A (ja) |
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1997
- 1997-06-30 DE DE69728086T patent/DE69728086D1/de not_active Expired - Lifetime
- 1997-06-30 EP EP20030079201 patent/EP1408416A2/en not_active Withdrawn
- 1997-06-30 EP EP97304797A patent/EP0817095B1/en not_active Expired - Lifetime
- 1997-07-02 JP JP9211430A patent/JPH10187631A/ja active Pending
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Also Published As
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| EP0817095B1 (en) | 2004-03-17 |
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