JPH10149342A - プリフェッチ動作を実行するマルチプロセス・システム - Google Patents

Abstract

(57)【要約】 【課題】 複数の処理ノードを有するマルチプロセッサ
で効率よ事前取り出しを行う。 【解決手段】 処理ノード内のシステム・インタフェー
スは、コンピュータ・システムによって課された順序付
け制約に従うために、事前取り出し動作に関する早期完
了方式を使用する。あるトランザクションに関する事前
取り出しコヒーレンシ活動が、そのトランザクションと
同じサブノードからの他のトランザクションに関するコ
ヒーレンシ活動よりも前に完了する場合、そのトランザ
クションに割り当てられている早期完了方式が実行され
る。ドロップ方式では、そのトランザクションに対応す
るデータは破棄される。

Description

【発明の詳細な説明】

【０００１】関連特許出願の相互参照本特許出願は、開
示が引用によって本明細書に組み込まれた、下記の関連
特許出願に関係するものである。 １．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「ＥｘｔｅｎｄｉｎｇＴｈｅ Ｃｏｈｅｒｅｎｃｅ Ｄ
ｏｍａｉｎ Ｂｅｙｏｎｄ Ａ Ｃｏｍｐｕｔｅｒ Ｓ
ｙｓｔｅｍ Ｂｕｓ」（参照番号Ｐ９９０）。 ２．本出願と同時出願されたＨａｇｅｒｓｔｅｎの「Ｍ
ｅｔｈｏｄ ＡｎｄＡｐｐａｒａｔｕｓ Ｏｐｔｉｍｉ
ｚｉｎｇ Ｇｌｏｂａｌ Ｄａｔａ Ｒｅｐｌｉｅｓ
Ｉｎ Ａ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番
号Ｐ９９１）。 ３．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄ ＡｎｄＡｐｐａｒａｔｕｓ Ｐｒｏｖ
ｉｄｉｎｇ Ｓｈｏｒｔ Ｌａｔｅｎｃｙ Ｒｏｕｎｄ
−Ｒｏｂｉｎ Ａｒｂｉｔｒａｔｉｏｎ Ｆｏｒ Ａｃ
ｃｅｓｓ ＴｏＡ Ｓｈａｒｅｄ Ｒｅｓｏｕｒｃｅ」
（参照番号Ｐ９９２）。 ４．本出願と同時出願されたＳｉｎｇｈａｌ等の「Ｉｍ
ｐｌｅｍｅｎｔｉｎｇＳｎｏｏｐｉｎｇ Ｏｎ Ａ Ｓ
ｐｌｉｔ−Ｔｒａｎｓａｃｔｉｏｎ Ｃｏｍｐｕｔｅｒ
Ｓｙｓｔｅｍ Ｂｕｓ」（参照番号Ｐ９９３）。 ５．本出願と同時出願されたＳｉｎｇｈａｌ等の「Ｓｐ
ｌｉｔ Ｔｒａｎｓａｃｔｉｏｎ Ｓｎｏｏｐｉｎｇ
Ｂｕｓ Ｐｒｏｔｏｃｏｌ」（参照番号Ｐ９８９）。 ６．本出願と同時出願されたＨｅｌｌｅｒ等の「Ｉｎｔ
ｅｒｃｏｎｎｅｃｔｉｏｎ Ｓｕｂｓｙｓｔｅｍ Ｆｏ
ｒ Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ Ｃｏｍｐｕｔ
ｅｒ Ｓｙｓｔｅｍ Ｗｉｔｈ Ａ Ｓｍａｌｌ Ｎｕ
ｍｂｅｒ ＯｆＰｒｏｃｅｓｓｏｒｓ Ｕｓｉｎｇ Ａ
Ｓｗｉｔｃｈｉｎｇ Ａｒｒａｎｇｅｍｅｎｔ Ｏｆ
Ｌｉｍｉｔｅｄ Ｄｅｇｒｅｅ」（参照番号Ｐ１６０
９）。 ７．本出願と同時出願されたＷａｄｅ等の「Ｓｙｓｔｅ
ｍ Ａｎｄ Ｍｅｔｈｏｄ Ｆｏｒ Ｐｅｒｆｏｒｍｉ
ｎｇ Ｄｅａｄｌｏｃｋ Ｆｒｅｅ Ｍｅｓｓａｇｅ
Ｔｒａｎｓｆｅｒ Ｉｎ Ｃｙｃｌｉｃ Ｍｕｌｔｉ−
Ｈｏｐ Ｄｉｇｉｔａｌ Ｃｏｍｐｕｔｅｒ Ｎｅｔｗ
ｏｒｋ」（参照番号Ｐ１５７２）。 ８．本出願と同時出願されたＣａｓｓｉｄａｙ等の「Ｓ
ｙｎｃｈｒｏｎｉｚａｔｉｏｎ Ｓｙｓｔｅｍ Ａｎｄ
Ｍｅｔｈｏｄ Ｆｏｒ Ｐｌｅｓｉｏｃｈｒｏｎｏｕ
ｓ Ｓｉｇｎａｌｉｎｇ」（参照符号Ｐ１５９３）。 ９．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄｓ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏ
ｒ Ａ Ｃｏｈｅｒｅｎｃｅ Ｔｒａｎｓｆｏｒｍｅｒ
Ｆｏｒ Ｃｏｎｎｅｃｔｉｎｇ Ｃｏｍｐｕｔｅｒ
Ｓｙｓｔｅｍ Ｃｏｈｅｒｅｎｃｅ Ｄｏｍａｉｎｓ」
（参照番号Ｐ１５１９）。 １０．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄｓ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏ
ｒ Ａ Ｃｏｈｅｒｅｎｃｅ Ｔｒａｎｓｆｏｒｍｅｒ
Ｗｉｔｈ Ｌｉｍｉｔｅｄ Ｍｅｍｏｒｙ Ｆｏｒ
Ｃｏｎｎｅｃｔｉｎｇ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅ
ｍ Ｃｏｈｅｒｅｎｃｅ Ｄｏｍａｉｎｓ」（参照番号
Ｐ１５３０）。 １１．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄｓ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏ
ｒ Ｓｈａｒｉｎｇ Ｄａｔａ Ｏｂｊｅｃｔｓ Ｉｎ
Ａ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番号Ｐ
１４６３）。 １２．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄｓ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏ
ｒ Ａ Ｄｉｒｅｃｔｏｒｙ−Ｌｅｓｓ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ Ｐｒｏｔｏｃｏｌ Ｉｎ Ａ Ｄｉｓ
ｔｒｉｂｕｔｅｄ Ｓｈａｒｅｄ Ｍｅｍｏｒｙ Ｃｏ
ｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番号Ｐ１５３
１）。 １３．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｈｙｂｒｉｄ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｐｒｏ
ｔｏｃｏｌ Ｉｎ Ａ Ｄｉｓｔｒｉｂｕｔｅｄ Ｓｈ
ａｒｅｄ Ｍｅｍｏｒｙ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔ
ｅｍ」（参照番号Ｐ１５５０）。 １４．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｅｔｈｏｄｓ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏ
ｒ Ｓｕｂｓｔａｎｔｉａｌｌｙ Ｍｅｍｏｒｙ−Ｌｅ
ｓｓ Ｃｏｈｅｒｅｎｃｅ Ｔｒａｎｓｆｏｒｍｅｒ
Ｆｏｒ Ｃｏｎｎｅｃｔｉｎｇ Ｃｏｍｐｕｔｅｒ Ｓ
ｙｓｔｅｍ」（参照番号Ｐ１５２９）。 １５．本出願と同時出願されたＨａｇｅｒｓｔｅｎの
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｉｎｃｌｕｄｉｎｇ Ａｎ ＥｎｈａｎｃｅｄＢｌｏ
ｃｋｉｎｇ Ｍｅｃｈａｎｉｓｍ Ｆｏｒ Ｒｅａｄ
Ｔｏ Ｓｈａｒｅ Ｔｒａｎｓａｃｔｉｏｎｓ Ｉｎ
Ａ ＮＵＭＡ Ｍｏｄｅ」（参照番号Ｐ１７８６）。 １６．本出願と同時出願されたＧｕｚｏｖｓｋｉｙ等の
「ＥｎｃｏｄｉｎｇＭｅｔｈｏｄ Ｆｏｒ Ｄｉｒｅｃ
ｔｏｒｙ Ｓｔａｔｅ Ｉｎ ＣａｃｈｅＣｏｈｅｒｅ
ｎｔ Ｄｉｓｔｒｉｂｕｔｅｄ Ｓｈａｒｅｄ Ｍｅｍ
ｏｒｙ Ｓｙｓｔｅｍ」（参照番号Ｐ１５２０）。 １７．本出願と同時出願されたＮｅｓｈｅｉｍ等の「Ｓ
ｏｆｔｗａｒｅ Ｕｓｅ Ｏｆ Ａｄｄｒｅｓｓ Ｔｒ
ａｎｓｌａｔｉｏｎ Ｍｅｃｈａｎｉｓｍ」（参照番号
Ｐ１５６０）。 １８．本出願と同時出願されたＬｏｗｅｎｓｔｅｉｎ等
の「Ｄｉｒｅｃｔｏｒｙ−Ｂａｓｅｄ，Ｓｈａｒｅｄ−
Ｍｅｍｏｒｙ，Ｓｃａｌｅａｂｌｅ Ｍｕｌｔｉｐｒｏ
ｃｅｓｓｏｒ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｈａ
ｖｉｎｇ Ｄｅａｄｌｏｃｋ−ｆｒｅｅ Ｔｒａｎｓａ
ｃｔｉｏｎ Ｆｌｏｗ Ｓａｎｓ Ｆｌｏｗ Ｃｏｎｔ
ｒｏｌ Ｐｒｏｔｏｃｏｌ」（参照番号Ｐ１５６１）。 １９．本出願と同時出願されたＮｅｓｈｅｉｍの「Ｍａ
ｉｎｔａｉｎｉｎｇＡ Ｓｅｑｕｅｎｔｉａｌ Ｓｔｏ
ｒｅｄ Ｏｒｄｅｒ （ＳＳＯ） Ｉｎ ＡＮｏｎ−Ｓ
ＳＯ Ｍａｃｈｉｎｅ」（参照番号Ｐ１５６２）。 ２０．本出願と同時出願されたＷｏｎｇ−Ｃｈａｎの
「Ｎｏｄｅ Ｔｏ Ｎｏｄｅ Ｉｎｔｅｒｒｕｐｔ Ｍ
ｅｃｈａｎｉｓｍ Ｉｎ Ａ Ｍｕｌｔｉｐｒｏｃｅｓ
ｓｏｒ Ｓｙｓｔｅｍ」（参照番号Ｐ１５８７）。 ２１．１９９６年４月８日に出願された、「Ｄｅｔｅｒ
ｍｉｎｉｓｔｉｃ Ｄｉｓｔｒｉｂｕｔｅｄ Ｍｕｌｔ
ｉｃａｃｈｅ Ｃｏｈｅｒｅｎｃｅ Ｐｒｏｔｏｃｏ
ｌ」と題するＨａｇｅｒｓｔｅｎ等の出願第０８／６３
０７０３号。 ２２．１９９５年１２月２２日に出願された、「Ａ Ｈ
ｙｂｒｉｄ ＮＵＭＡＣｏｍａ Ｃａｓｈｉｎｇ Ｓｙ
ｓｔｅｍ Ａｎｄ Ｍｅｔｈｏｄｓ ＦｏｒＳｅｌｅｃ
ｔｉｎｇ Ｂｅｔｗｅｅｎ Ｔｈｅ Ｃａｃｈｉｎｇ
Ｍｏｄｅｓ」と題するＨａｇｅｒｓｔｅｎ等の出願第０
８／５７７２８３号。 ２３．１９９５年１２月２２日に出願された、「Ａ Ｈ
ｙｂｒｉｄ ＮＵＭＡＣｏｍａ Ｃａｓｈｉｎｇ Ｓｙ
ｓｔｅｍ Ａｎｄ Ｍｅｔｈｏｄｓ ＦｏｒＳｅｌｅｃ
ｔｉｎｇ Ｂｅｔｗｅｅｎ Ｔｈｅ Ｃａｃｈｉｎｇ
Ｍｏｄｅｓ」と題するＷｏｏｄ等の出願第０８／５７５
７８７号。 ２４．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｆｌｕｓｉｎｇ Ｏｆ Ｃａｃｈｅ Ｍｅｍｏｒｙ
Ｉｎ Ａ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番
号Ｐ１４１６）。 ２５．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「ＥｆｆｉｃｉｅｎｔＡｌｌｏｃａｔｉｏｎ Ｏｆ Ｃ
ａｃｈｅ Ｍｅｍｏｒｙ Ｓｐａｃｅ ＩｎＡ Ｃｏｍ
ｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番号Ｐ１５７６）。 ２６．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「ＥｆｆｉｃｉｅｎｔＳｅｌｅｃｔｉｏｎ Ｏｆ Ｍｅ
ｍｏｒｙ Ｓｔｏｒａｇｅ Ｍｏｄｅｓ Ｉｎ Ａ Ｃ
ｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番号Ｐ１７２
６）。 ２７．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｓｋｉｐ−ｌｅｖｅｌ Ｗｒｉｔｅ−ｔｈｒｏｕｇｈ
Ｉｎ Ａ Ｍｕｌｔｉ−ｌｅｖｅｌ Ｍｅｍｏｒｙ
Ｏｆ Ａ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ」（参照番
号Ｐ１７３６）。 ２８．本出願と同時出願されたＨａｇｅｒｓｔｅｎの
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｃｏｎｆｉｇｕｒｅｄ ｔｏ ＰｅｒｆｏｒｍＥｆｆ
ｉｃｉｅｎｔ Ｗｒｉｔｅ Ｏｐｅｒａｔｉｏｎｓ」
（参照番号Ｐ１５００）。 ２９．本出願と同時出願されたＨａｇｅｒｓｔｅｎの
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｃｏｎｆｉｇｕｒｅｄ ｔｏ ＰｅｒｆｏｒｍＥｆｆ
ｉｃｉｅｎｔ Ｂｌｏｃｋ Ｃｏｐｙ Ｏｐｅｒａｔｉ
ｏｎｓ」（参照番号Ｐ１５１５）。 ３０．本出願と同時出願されたＨａｇｅｒｓｔｅｎの
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｉｎｃｌｕｄｉｎｇ Ａｎ Ａｐｐａｒａｔｕｓ Ｆ
ｏｒ Ｏｐｔｉｍｉｚｉｎｇ Ｓｐｉｎ−Ｌｏｃｋ Ｏ
ｐｅｒａｔｉｏｎｓ」（参照番号Ｐ１５２５）。 ３１．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｃｏｎｆｉｇｕｒｅｄ ｔｏ Ｄｅｔｅｃｔａｎｄ
Ｅｆｆｉｃｉｅｎｔｌｙ Ｐｒｏｖｉｄｅ ｆｏｒ Ｍ
ｉｇｒａｔｏｒｙ Ｄａｔａ Ａｃｃｅｓｓ Ｐａｔｔ
ｅｒｎｓ」（参照番号Ｐ１５５５）。 ３２．本出願と同時出願されたＨａｇｅｒｓｔｅｎの
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｃｏｎｆｉｇｕｒｅｄ ｔｏ Ｓｔｏｒｅ Ｃｏｈｅ
ｒｅｎｃｙ Ｓｔａｔｅ Ｗｉｔｈｉｎ Ｍｕｌｔｉｐ
ｌｅ Ｓｕｂｎｏｄｅｓ ｏｆ ａ Ｐｒｏｃｅｓｓｉ
ｎｇ Ｎｏｄｅ」（参照番号Ｐ１５２７）。 ３３．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｃｏｎｆｉｇｕｒｅｄ ｔｏ Ｐｅｒｆｏｒｍ Ｓｙ
ｎｃｈｒｏｎｉｚａｔｉｏｎ Ｏｐｅｒａｔｉｏｎｓ」
（参照番号Ｐ１５５１）。 ３４．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｈａｖｉｎｇ Ｃｏｈｅｒｅｎｃｙ−Ｒｅｌａｔｅｄ
Ｅｒｒｏｒ Ｌｏｇｇｉｎｇ Ｃａｐａｂｉｌｉｔｉ
ｅｓ」（参照番号Ｐ１７１９）。 ３５．本出願と同時出願されたＨａｇｅｒｓｔｅｎの
「Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ Ｅ
ｍｐｌｏｙｉｎｇ Ａ Ｔｈｒｅｅ−Ｈｏｐ Ｃｏｍｍ
ｕｎｉｃａｔｉｏｎ Ｐｒｏｔｏｃｏｌ」（参照番号Ｐ
１７８５）。 ３６．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ
Ｃｏｎｆｉｇｕｒｅｄ ｔｏ Ｐｅｒｆｏｒｍ Ｓｏ
ｆｔｗａｒｅ Ｉｎｉｔｉａｔｅｄ Ｐｒｅｆｅｔｃｈ
Ｏｐｅｒａｔｉｏｎｓ」（参照番号Ｐ１７８７）。 ３７．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｃｏｍｐｕｔ
ｅｒ Ｓｙｓｔｅｍ Ｅｍｐｌｏｙｉｎｇ Ｌｏｃａｌ
ａｎｄ Ｇｌｏｂａｌ Ｓｐａｃｅｓ ａｎｄ Ｍｕ
ｌｔｉｐｌｅＡｃｃｅｅ Ｍｏｄｅｓ」（参照番号Ｐ１
７８４）。 ３８．本出願と同時出願されたＨａｇｅｒｓｔｅｎ等の
「Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ Ｅ
ｍｐｌｏｙｉｎｇ Ａ ＣｏｈｅｒｅｎｃｙＰｒｏｔｏ
ｃｏｌ Ｉｎｃｌｕｄｉｎｇ Ａ Ｒｅｐｌｙ Ｃｏｕ
ｎｔ」（参照番号Ｐ１５７０）。

【０００２】

【発明の属する技術分野】本発明は、マルチプロセッサ
・コンピュータ・システムに関し、詳細には、マルチプ
ロセッサ・コンピュータ・システム内のプリフェッチ方
法、すなわち事前取り出し方法に関する。

【０００３】

【従来の技術】多重処理コンピュータ・システムは、コ
ンピューティング・タスクを実行するために使用できる
２つ以上のプロセッサを含む。１つのプロセッサ上で特
定のコンピューティング・タスクを実行し、同時に他の
プロセッサが、関係のないコンピューティング・タスク
を実行することができる。別法として、特定のコンピュ
ーティング・タスクの構成要素を複数のプロセッサ間で
分散し、コンピューティング・タスク全体を実行するの
に必要な時間を短縮することができる。一般的に言え
ば、プロセッサは、１つまたは複数のオペランドに対す
る演算を実行して結果を生成するように構成された装置
である。演算は、プロセッサによって実行される命令に
応答して実行される。

【０００４】市販の多重処理コンピュータ・システムで
広く使用されているアーキテクチャは、対称型マルチプ
ロセッサ（ＳＭＰ）アーキテクチャである。通常、ＳＭ
Ｐコンピュータ・システムは、キャッシュ階層を通じて
共用バスに接続された複数のプロセッサを備える。共用
バスにはメモリも接続され、メモリはシステム内のプロ
セッサ間で共用される。メモリ内の特定のメモリ位置へ
のアクセスは、他の特定のメモリ位置へのアクセスと同
様な時間で行われる。メモリ内の各位置に一様にアクセ
スできるので、この構造はしばしば、一様なメモリ・ア
ーキテクチャ（ＵＭＡ）と呼ばれる。

【０００５】プロセッサは多くの場合、内部キャッシュ
と共に構成され、ＳＭＰコンピュータ・システム内のプ
ロセッサと共用バスとの間のキャッシュ階層には通常、
１つまたは複数のキャッシュが含まれる。特定のメイン
・メモリ・アドレスに存在するデータの複数のコピーを
これらのキャッシュに記憶することができる。特定のア
ドレスが所与の時間に１つのデータ値しか記憶しない共
用メモリ・モデルを維持するために、共用バス・コンピ
ュータ・システムはキャッシュ・コヒーレンシを使用す
る。一般的に言えば、特定のメモリ・アドレスに記憶さ
れているデータに対する演算の効果がキャッシュ階層内
のデータの各コピーに反映される場合、その演算はコヒ
ーレントである。たとえば、特定のメモリ・アドレスに
記憶されているデータを更新したときには、前のデータ
のコピーを記憶しているキャッシュにその更新を供給す
ることができる。別法として、特定のメモリ・アドレス
へのその後のアクセスによって、更新済みコピーがメイ
ン・メモリから転送されるように、前のデータのコピー
をキャッシュ内で無効化することができる。共用バス・
システムの場合、通常、スヌープ・バス・プロトコルが
使用される。共用バス上で実行される各コヒーレント・
トランザクションは、キャッシュ内のデータと突き合わ
せて調べられる（あるいは「スヌープ」される）。影響
を受けるデータのコピーが見つかった場合、コヒーレン
ト・トランザクションに応答して、そのデータを含むキ
ャッシュ・ラインの状態を更新することができる。

【０００６】残念なことに、共用バス・アーキテクチャ
は、多重処理コンピュータ・システムの有用性を制限す
るいくつかの欠点を有する。バスはピーク帯域幅を与え
ることができる（たとえば、バスを介して転送できるバ
イト数／秒）。バスに追加プロセッサを取り付けると、
プロセッサにデータおよび命令を供給するのに必要な帯
域幅がピーク・バス帯域幅を超えることがある。いくつ
かのプロセッサが使用可能なバス帯域幅を待たなければ
ならないので、プロセッサの帯域幅要件が使用可能なバ
ス帯域幅を超えるとコンピュータ・システムの性能が影
響を受ける。

【０００７】また、共用バスにより多くのプロセッサを
追加するとバスに対する容量負荷が増大し、場合によっ
てはバスの物理長が増加する。容量負荷が増大しバス長
が延びると、バスを横切って信号が伝搬する際の遅延が
長くなる。伝搬遅延が長くなるので、トランザクション
の実行時間が長くなる。したがって、より多くのプロセ
ッサを追加するほど、バスのピーク帯域幅が減少する。

【０００８】これらの問題は、プロセッサの動作周波数
および性能が引き続き向上していることによってさらに
深刻化する。より高い周波数およびより高度なプロセッ
サ・マイクロアーキテクチャによって性能が向上するの
で、帯域幅要件は、プロセッサの数が同じであっても前
のプロセッサ世代より高くなる。したがって、前に多重
処理コンピュータ・システムに十分な帯域幅を与えたバ
スが、より高性能のプロセッサを使用する同様なコンピ
ュータ・システムには不十分であることがある。

【０００９】多重処理コンピュータ・システム用の他の
構造は、分散共用メモリ・アーキテクチャである。分散
共用メモリ・アーキテクチャは、内部にプロセッサおよ
びメモリが存在する複数のノードを含む。複数のノード
は、その間の結合されたネットワークを介して通信す
る。全体的に考えると、複数のノード内に含まれるメモ
リは、コンピュータ・システムの共用メモリを形成す
る。通常、ディレクトリを使用して、どのノードが特定
のアドレスに対応するデータのキャッシュ・コピーを有
するかが識別される。ディレクトリを調べることによっ
てコヒーレンシ活動を生成することができる。

【００１０】分散共用メモリ・システムは、スケーリン
グ可能であり、共用バス・アーキテクチャの制限を解消
する。多くのプロセッサ・アクセスはノード内で完了す
るので、通常、ノードがネットワーク上で有する帯域幅
要件は、共用バス・アーキテクチャが共用バス上で与え
なければならない帯域幅要件よりもずっと低い。ノード
は、高いクロック周波数および帯域幅で動作し、必要に
応じてネットワークにアクセスすることができる。ノー
ドのローカル帯域幅に影響を与えずにネットワークに追
加ノードを追加することができる。その代わり、ネット
ワーク帯域幅のみが影響を受ける。

【００１１】

【発明が解決しようとする課題】残念なことに、分散供
給メモリ・コンピュータ・システム内のリモート・ノー
ドに記憶されているメモリへのアクセスは一般に、ロー
カル・メモリへのアクセスよりもずっと低速である。そ
のようなアクセスを開始したプロセッサは通常、リモー
ト・ノードからデータを検索する際に費やされる時間の
かなりの部分にわたって停止する。そのため、開始側プ
ロセッサが経験する停止のためにコンピュータ・システ
ムの性能が低下する。そのような停止を低減させるハー
ドウェア技法を実施することが望ましい。

【００１２】さらに、使用するハードウェア技法は、シ
ステムに対して指定された順序付け制約に従わなければ
ならない。順序付け制約は、ノード内のプロセッサによ
って使用されるプロセッサ・アーキテクチャによって課
すことも、あるいはノード内のインタフェース・ハード
ウェアによって課すことも、あるいは分散供給メモリ・
コンピュータ・システムの仕様によって課すこともでき
る。たとえば、コンピュータ・システムによって使用さ
れるコヒーレンシ機構は、順序付け制約の遵守に依存す
ることができる。順序付け制約に違反すると、コヒーレ
ンシ機構が故障する恐れがある。残念なことに、順序付
け制約のために、特定のデータにアクセスする際に追加
遅延が生じることが多い。第１に、順序付け制約のため
の遅延を経験する可能性がある。それに続いて、影響を
受けるデータの、リモート・ノードからの検索に伴う遅
延を経験する可能性がある。

【００１３】

【課題を解決するための手段】上記で概略的に述べた問
題は主として、本発明によるコンピュータ・システムに
よって解決される。このコンピュータ・システムは、そ
れぞれ、サブノードとして分割された、複数の処理ノー
ドを含む。特定のサブノードからのトランザクション
は、そのサブノードから与えられる順に実行される。し
たがって、他の処理ノードとのコヒーレンシ活動を実行
するためにサブノードからの第１のトランザクションが
遅延すると、そのサブノードからのその後のトランザク
ションも遅延する。その後のトランザクションに割り当
てられた事前取り出し方法に応じてその後のトランザク
ションに対するコヒーレンシ活動を開始することもでき
る。このように、システムの順序付け制約に関連する遅
延を、その後のトランザクションに応答して実行する必
要があるコヒーレンシ活動に関連する遅延と並行して経
験することができる。全体的に、特定のプロセッサが経
験する遅延を低減させることができる。したがって、プ
ロセッサが経験する停止が低減するために、コンピュー
タ・システムの性能を向上させることができる。

【００１４】処理ノード内のシステム・インタフェース
は、コンピュータ・システムによって課された順序付け
制約に従うために、事前取り出し動作に関する早期完了
方式を使用する。あるトランザクションに関する事前取
り出しコヒーレンシ活動が、そのトランザクションと同
じサブノードからの他のトランザクションに関するコヒ
ーレンシ活動よりも前に完了する場合、そのトランザク
ションに割り当てられている早期完了方式が実行され
る。ドロップ方式では、そのトランザクションに対応す
るデータは破棄される。それに続いて、トランザクショ
ンが再発行され、再び適当なコヒーレンシ活動が実行さ
れる。事前取り出しコヒーレンシ活動に応答して受け取
ったデータがローカル・メモリに記憶される書込み方式
も定義される。それに続いて、再発行されたトランザク
ションは、ローカル・メモリに記憶されているデータを
見つけ、ローカル処理ノード内で完了することができ
る。最後に、コヒーレンシ活動が完了したことが示され
るクリア方式を実行することができる。クリア方式が使
用されるのは、事前取り出しにおいてデータが返されな
いときである。

【００１５】概して、本発明は、第１の処理サブノード
とシステム・インタフェースとを備える事前取り出し装
置を企図するものである。第１の処理サブノードは、ト
ランザクションを実行するように構成される。システム
・インタフェースは、第１の処理サブノードからトラン
ザクションを受け取るように結合され、第１のトランザ
クションに応答してシステム・インタフェースによって
開始されたコヒーレンシ活動が未処理である場合に、第
１の処理サブノードによって実行される第１のトランザ
クションの後に続く、第１の処理サブノードによって実
行される第２のトランザクションを遅延させるように構
成される。また、システム・インタフェースはさらに、
第１のトランザクションに応答してシステム・インタフ
ェースによって開始されたコヒーレンシ活動が未処理で
ある場合に、第２のトランザクションに対する事前取り
出しコヒーレンシ活動を開始するように構成される。

【００１６】本発明はさらに、事前取り出し方法を企図
するものである。ある処理サブノードからトランザクシ
ョンが受取られる。このトランザクションに応答してコ
ヒーレンシ要求が生成される。コヒーレンシ要求は、ト
ランザクションに対応する再発行待ち行列が空である場
合、第１のコヒーレンシ要求を含む。あるいは、コヒー
レンシ要求は、再発行待ち行列が少なくとも１つの他の
トランザクションを含む場合、第２のコヒーレンシ要求
を含む。

【００１７】本発明は、さらに、第１の処理ノードと第
２の処理ノードとを備えるコンピュータ・システムを企
図するものである。第１の処理ノードは、処理サブノー
ドと、処理サブノードに対応する再発行待ち行列とを含
む。また、第１の処理ノードは、処理サブノードからの
トランザクションが再発行待ち行列の先頭にある場合、
そのトランザクションに応答してコヒーレンシ要求を実
行するように構成される。第１の処理ノードは、他のト
ランザクションが再発行待ち行列の先頭にある場合は、
トランザクションに応答して事前取り出しコヒーレンシ
要求を実行するように構成される。第２の処理ノード
は、第１の処理ノードからコヒーレンシ要求を受け取る
ように結合され、コヒーレンシ要求に関するホーム・ノ
ードを備える。

【００１８】本発明の他の目的および利点は、下記の詳
細な説明を読み添付の図面を参照したときに明らかにな
ろう。

【００１９】本発明では様々な修正形態および変更形態
が可能であるが、本発明の特定の実施形態が、一例とし
て図示され、本明細書に詳しく記載されている。しか
し、図面および詳細な説明が、開示した特定の形態に本
発明を制限するものではなく、本発明が、添付の特許請
求の範囲で定義した本発明の趣旨および範囲内のすべて
の修正形態、等価物、変更形態をカバーするものである
ことを理解されたい。

【００２０】

【発明の実施の形態】次に、図１を参照すると、多重処
理コンピュータ・システム１０の一実施形態のブロック
図が示されている。コンピュータ・システム１０は、ポ
イント・ツー・ポイント・ネットワーク１４によって相
互接続された複数のＳＭＰノード１２Ａないし１２Ｄを
含む。本明細書で特定の参照符号とその後に続く文字で
参照された要素は、集合的に参照符号のみで参照する。
たとえば、ＳＭＰノード１２Ａないし１２Ｄを集合的に
ＳＭＰノード１２と呼ぶ。図の実施形態では、各ＳＭＰ
ノード１２は、複数のプロセッサと、外部キャッシュ
と、ＳＭＰバスと、メモリと、システム・インタフェー
スとを含む。たとえば、ＳＭＰノード１２Ａは、プロセ
ッサ１６Ａないし１６Ｂを含む複数のプロセッサと共に
構成される。プロセッサ１６は外部キャッシュ１８に接
続され、外部キャッシュ１８はさらにＳＭＰバス２０に
結合される。また、メモリ２２およびシステム・インタ
フェース２４はＳＭＰバス２０に結合される。さらに、
ＳＭＰバス２０に１つまたは複数の入出力（Ｉ／Ｏ）イ
ンタフェース２６を結合することができる。入出力イン
タフェース２６は、シリアル・ポートおよびパラレル・
ポート、ディスク・ドライブ、モデム、プリンタなどの
周辺装置とのインタフェースをとるために使用される。
他のＳＭＰノード１２Ｂないし１２Ｄを同様に構成する
ことができる。

【００２１】一般的に言えば、ＳＭＰノード１２Ａない
し１２Ｄは、トランザクションの順序の定義を、ＳＭＰ
バス２０上でトランザクションが開始される順序として
定義している。首尾良く開始される（すなわち、下記で
定義する無視信号がアサートされない）トランザクショ
ンは、それが開始することによって画定される順序付け
を保持する。トランザクションはいくつかのケースで
は、ＳＭＰバス２０上に与えられる順序とは異なる順序
で完了するが、このように所定の順序とは異なる順序で
完了するトランザクションは、異なる順序での完了時に
未処理である他のトランザクションとは無関係である。

【００２２】（下記の図１６に示した）特定の一実施形
態では、複数のプロセッサ１６が、ＳＭＰバス２０に結
合されたサブノードとして構成される。所与のサブノー
ドから与えられたトランザクションの順序が維持され
る。システム・インタフェース２４は、そのサブノード
から与えられるその後のトランザクションを遅延させる
ことによって（無視信号を介して）特定のトランザクシ
ョンを遅延させたときの順序を維持する。また、システ
ム・インタフェース２４は、前に同じサブノードからの
トランザクションを遅延させたために遅延しているトラ
ンザクションに対して「事前取り出し方法」を適用する
ように構成される。事前取り出し方法は、トランザクシ
ョンを完了するためにネットワーク１４上でトラフィッ
クを開始する必要があるときに適用され、トランザクシ
ョンが事前取り出しされていない（すなわち、トランザ
クションが通常どうりに応答されている）場合にトラン
ザクションに応答して実行されるコヒーレンシ活動とは
異なるものでよい。

【００２３】たとえば、あるサブノードが遅延させてい
る特定のトランザクションに続いてそのサブノードから
与えられた読取りトランザクションも遅延される。読取
りトランザクションに対応するデータがＳＭＰノード１
２Ａないし１２Ｄに記憶されていない場合、その読取り
トランザクションの結果、データが事前取り出しされ
る。それに続いて、（特定のトランザクションが完了し
た後に）読取りトランザクションが再発行される。再発
行時には、最初に読取りトランザクションが与えられた
ときに、対応するデータが事前取り出しされているの
で、読取りトランザクションが完了することができる。
データを取り出すために必要な時間が、最初の遅延を発
生させた特定のトランザクションを完了するために必要
な時間と重なるので有利である。言い換えれば、順序付
け制約の結果として読取りトランザクションが経験する
遅延が、読取りトランザクションからアクセスされたデ
ータを取り出すための遅延と重なる。プロセッサ１６の
全体的な停止が低減されるので、性能を向上させること
ができる。

【００２４】システム・インタフェース２４の特定の一
実施形態は、各サブノードごとに再発行待ち行列を使用
する。再発行待ち行列の先頭にあるトランザクション
は、ＳＭＰバス２０上に最初に与えられた、再発行待ち
行列内のトランザクションのうちのサブノードからの１
番目のトランザクションである。その後のトランザクシ
ョンは、待ち行列内の他の位置を占める。待ち行列の先
頭にあるトランザクションは、そのトランザクション用
の通常の方法を使用して実行される（たとえば、トラン
ザクションに応答して実行されるコヒーレンシ活動が図
１５で定義されている）。待ち行列内の他の位置のトラ
ンザクションは、そのトランザクション用の事前取り出
し方法を使用して実行することができる。

【００２５】本明細書では、「プリフェッチ、すなわち
事前取り出し」の語は、トランザクションが他の何らか
の状況のために遅延する場合でも、トランザクションに
応答して１つまたは複数の必要なグローバル・コヒーレ
ンシ動作を実行することを指す。遅延を生じさせていた
状況が解決すると、トランザクションを再開することが
できる。再開時に、トランザクションの開始側はデータ
を容易に使用することができ、あるいは事前取り出し活
動のためにコヒーレンシ単位が適当な状態になる。

【００２６】一般的に言えば、メモリ動作とは、データ
を送信元から宛先へ転送させる動作である。送信元また
は宛先、あるいはその両方は、開始側内の記憶位置で
も、あるいはメモリ内の記憶位置でもよい。送信元また
は宛先は、メモリ内の記憶位置であるとき、メモリ動作
と共に搬送されるアドレスを介して指定される。メモリ
動作は、読取り動作でも、あるいは書込み動作でもよ
い。読取り動作では、データが開始側の外側の送信元か
ら開始側内の宛先へ転送される。逆に、書込み動作で
は、データが開始側内の送信元から開始側の外側の宛先
へ転送される。図１に示したコンピュータ・システムで
は、メモリ動作は、ＳＭＰバス２０上の１つまたは複数
のトランザクションと、ネットワーク１４上の１つまた
は複数のコヒーレンシ動作を含むことができる。

【００２７】アーキテクチャの概要 各ＳＭＰノード１２は基本的に、メモリ２２を共用メモ
リとして有するＳＭＰシステムである。プロセッサ１６
は、高性能プロセッサである。一実施形態では、各プロ
セッサ１６は、ＳＰＡＲＣプロセッサ・アーキテクチャ
のバージョン９に適合するＳＰＡＲＣプロセッサであ
る。しかし、プロセッサ１６が任意のプロセッサ・アー
キテクチャを使用できることに留意されたい。

【００２８】通常、プロセッサ１６は、内部命令キャッ
シュと内部データ・キャッシュとを含む。したがって、
外部キャッシュ１８はＬ２キャッシュと呼ばれる（レベ
ル２を表す。内部キャッシュはレベル１キャッシュであ
る）。プロセッサ１６が内部キャッシュと共に構成され
ていない場合、外部キャッシュ１８はレベル１キャッシ
ュである。「レベル」の語が、特定のキャッシュがプロ
セッサ１６内の処理コアにどのくらい近接しているかを
識別するために使用されることに留意されたい。レベル
１は、処理コアに最も近く、レベル２は２番目に近く、
以下同様である。外部キャッシュ１８は、それに結合さ
れたプロセッサ１６から頻繁にアクセスされるメモリ・
アドレスに迅速にアクセスする。外部キャッシュ１８が
様々な特定のキャッシュ構成として構成できることに留
意されたい。たとえば、外部キャッシュ１８によってセ
ットアソシエーティブ構成または直接マップ構成を使用
することができる。

【００２９】ＳＭＰバス２０は、プロセッサ１６（キャ
ッシュ１８を通じた通信）とメモリ２２とシステム・イ
ンタフェース２４と入出力インタフェース２６との間の
通信に適応する。一実施形態では、ＳＭＰバス２０は、
アドレス・バスおよび関連する制御信号、ならびにデー
タ・バスおよび関連する制御信号を含む。アドレス・バ
スとデータ・バスが別々のものなので、ＳＭＰバス２０
上で分割トランザクション・バス・プロトコルを使用す
ることができる。一般的に言えば、分割トランザクショ
ン・バス・プロトコルは、アドレス・バス上で行われる
トランザクションが、データ・バス上で行われる並行ト
ランザクションとは異なるものでよいプロトコルであ
る。アドレスとデータを使用するトランザクションは、
アドレス・バス上でアドレスおよび関連する制御情報が
搬送されるアドレス・フェーズと、データ・バス上でデ
ータが搬送されるデータ・フェーズとを含む。特定のア
ドレス・フェーズに対応するデータ・フェーズの前に、
他のトランザクションに関する追加アドレス・フェーズ
または追加データ・フェーズ、あるいはその両方を開始
することができる。アドレス・フェーズと対応するデー
タ・フェーズは、多数の方法で相関付けることができ
る。たとえば、データ・トランザクションをアドレス・
トランザクションと同じ順序で行うことができる。別法
として、トランザクションのアドレス・フェーズとデー
タ・フェーズを固有のタグを介して識別することができ
る。

【００３０】メモリ２２は、プロセッサ１６によって使
用されるデータおよび命令コードを記憶するように構成
される。メモリ２２は、ダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）を備えることが好ましい。た
だし、任意のタイプのメモリを使用することができる。
メモリ２２は、他のＳＭＰノード１２内の図示した同様
なメモリと共に、分散共用メモリ・システムを形成す
る。分散共用メモリのアドレス空間の各アドレスは、そ
のアドレスのホーム・ノードと呼ばれる特定のノードに
割り当てられる。ホーム・ノードとは異なるノード内の
プロセッサは、ホーム・ノードのアドレスにあるデータ
にアクセスし、場合によってはデータをキャッシュする
ことができる。したがって、ＳＭＰノード１２どうしの
間と、特定のＳＭＰノード１２Ａないし１２Ｄ内のプロ
セッサ１６とキャッシュ１８との間に、コヒーレンシが
維持される。システム・インタフェース２４はノード間
コヒーレンシを与え、それに対してＳＭＰバス２０上の
スヌーピングはノード内コヒーレンシを与える。

【００３１】システム・インタフェース２４は、ノード
間コヒーレンシを維持するだけでなく、他のＳＭＰノー
ド１２との間のデータ転送を必要とするＳＭＰバス２０
上のアドレスを検出する。システム・インタフェース２
４は、転送を実行し、トランザクションのための対応す
るデータをＳＭＰバス２０上に与える。図の実施形態で
は、システム・インタフェース２４はポイント・ツー・
ポイント・ネットワーク１４に結合される。しかし、代
替実施形態では他のネットワークを使用できることに留
意されたい。ポイント・ツー・ポイント・ネットワーク
では、ネットワーク上の各ノード間に個別の接続が存在
する。特定のノードは、専用リンクを介して第２のノー
ドと直接通信する。特定のノードは、第３のノードと通
信するときは、第２のノードと通信するために使用した
リンクとは異なるリンクを使用する。

【００３２】図１では４つのＳＭＰノード１２が示され
ているが、任意の数のノードを使用するコンピュータ・
システム１０の実施形態が企図されることに留意された
い。

【００３３】図２Ａおよび２Ｂは、コンピュータ・シス
テム１０の一実施形態によってサポートされる分散メモ
リ・アーキテクチャの概念図である。具体的には、図２
Ａおよび２Ｂは、図１の各ＳＭＰノード１２がデータを
キャッシュしメモリ・アクセスを実行する代替方法を示
す。コンピュータ・システム１０がそのようなアクセス
をサポートする方法に関する詳細については、下記で詳
しく説明する。

【００３４】次に、図２Ａを参照すると、コンピュータ
・システム１０の一実施形態によってサポートされる第
１のメモリ・アーキテクチャ３０を示す論理図が示され
ている。アーキテクチャ３０は、複数のプロセッサ３２
Ａないし３２Ｄと、複数のキャッシュ３４Ａないし３４
Ｄと、複数のメモリ３６Ａないし３６Ｄと、相互接続ネ
ットワーク３８とを含む。複数のメモリ３６は分散共用
メモリを形成する。アドレス空間内の各アドレスは、１
つのメモリ３６内の位置に対応する。

【００３５】アーキテクチャ３０は非一様メモリ・アー
キテクチャ（ＮＵＭＡ）である。ＮＵＭＡアーキテクチ
ャでは、第１のメモリ・アドレスにアクセスするのに必
要な時間の長さが、第２のメモリ・アドレスにアクセス
するのに必要な時間の長さと大幅に異なることがある。
アクセス時間は、アクセスの開始側と、アクセスされた
データを記憶しているメモリ３６Ａないし３６Ｄの位置
に依存する。たとえば、プロセッサ３２Ａが、メモリ３
６Ａに記憶されている第１のメモリ・アドレスにアクセ
スする場合、このアクセス時間は、メモリ３６Ｂないし
３６Ｄのうちの１つに記憶されている第２のメモリ・ア
ドレスへのアクセスのアクセス時間よりもずっと短い。
すなわち、プロセッサ３２Ａによるメモリ３６Ａへのア
クセスはローカルに（たとえば、ネットワーク３８上で
の転送なしに）完了することができ、それに対してメモ
リ３６Ｂへのプロセッサ３２Ａアクセスはネットワーク
３８を介して実行される。通常、ネットワーク３８を通
じたアクセスは、ローカル・メモリ内で完了するアクセ
スよりも低速である。たとえば、ローカル・アクセスは
数百ナノ秒で完了することができ、それに対してネット
ワークを介したアクセスは数マイクロ秒を占有する可能
性がある。

【００３６】リモート・ノードに記憶されているアドレ
スに対応するデータは任意のキャッシュ３４にキャッシ
ュすることができる。しかし、キャッシュ３４がそのよ
うなリモート・アドレスに対応するデータを放棄した
後、リモート・アドレスへのその後のアクセスはネット
ワーク３８上での転送を介して完了する。

【００３７】ＮＵＭＡアーキテクチャは、主として特定
のローカル・メモリに対応するアドレスを使用するソフ
トウェア・アプリケーションに優れた性能特性を付与す
ることができる。一方、より多くのランダム・アクセス
・パターンを有しメモリ・アクセスを特定のローカル・
メモリ内のアドレスに制限しないソフトウェア・アプリ
ケーションは、特定のプロセッサ３２がリモート・ノー
ドへの反復アクセスを実行するときに大量のネットワー
ク・トラフィックを経験する。

【００３８】次に図２Ｂを参照すると、図１のコンピュ
ータ・システム１０によってサポートされる第２のメモ
リ・アーキテクチャ４０を示す論理図が示されている。
アーキテクチャ４０は、複数のプロセッサ４２Ａないし
４２Ｄと、複数のキャッシュ４４Ａないし４４Ｄと、複
数のメモリ４６Ａないし４６Ｄと、ネットワーク４８と
を含む。しかし、メモリ４６はキャッシュ４４とネット
ワーク４８との間に論理的に結合される。メモリ４６
は、より大規模なキャッシュ（たとえば、レベル３のキ
ャッシュ）として働き、対応するプロセッサ４２からア
クセスされるアドレスを記憶する。メモリ４６は、対応
するプロセッサ４２から作用を受けているデータを「ア
トラクトする」と言われる。図２Ａに示したＮＵＭＡア
ーキテクチャとは異なり、アーキテクチャ４０は、ロー
カル・プロセッサがリモート・データにアクセスする際
にリモート・データをローカル・メモリに記憶すること
によってネットワーク４８上のアクセスの数を低減させ
る。

【００３９】アーキテクチャ４０をキャッシュ専用メモ
リ・アーキテクチャ（ＣＯＭＡ）と呼ぶ。メモリ４６の
組合せで形成された分散共用メモリ内の複数の位置は、
特定のアドレスに対応するデータを記憶することができ
る。特定の記憶位置に特定のアドレスの永久的なマッピ
ングが割り当てられることはない。その代わり、特定の
アドレスに対応するデータを記憶する位置は、その特定
のアドレスにアクセスするプロセッサ４２に基づいて動
的に変化する。逆に、ＮＵＭＡアーキテクチャでは、メ
モリ４６内の特定の記憶位置が特定のアドレスに割り当
てられる。アーキテクチャ４０は、アーキテクチャ上で
実行中のアプリケーションによって実行されるメモリ・
アクセス・パターンに調整し、メモリ４６どうしの間で
コヒーレンシが維持される。

【００４０】好ましい実施形態では、コンピュータ・シ
ステム１０は、図２Ａおよび２Ｂに示した両方のメモリ
・アーキテクチャをサポートする。具体的には、メモリ
・アドレスに、１つのＳＭＰノード１２Ａないし１２Ｄ
からＮＵＭＡ方式でアクセスし、同時に他のＳＭＰノー
ド１２Ａないし１２ＤからＣＯＭＡ方式でアクセスする
ことができる。一実施形態では、ＳＭＰバス２０上のア
ドレスのあるビットが、他のＳＭＰノード１２を、与え
られたアドレスのホーム・ノードとして識別している場
合に、ＮＵＭＡアクセスが検出される。そうでない場合
は、ＣＯＭＡアクセスが仮定される。他の詳細を下記に
与える。

【００４１】一実施形態では、ＣＯＭＡアーキテクチャ
は、ハードウェア技法とソフトウェア技法の組合せを使
用して実施される。ハードウェアは、ページのローカル
にキャッシュされたコピー間のコヒーレンシを維持し、
ソフトウェア（たとえば、コンピュータ・システム１０
で使用されるオペレーティング・システム）は、キャッ
シュされたページを割り振り、割り振り解除する責任を
負う。

【００４２】図３は、一般に、図１に示したＳＭＰノー
ド１２Ａに適用する、ＳＭＰノード１２Ａの一実施形態
の詳細を示す。他のノード１２も同様に構成することが
できる。図１の各ＳＭＰノード１２の特定の代替実施形
態も可能であることに留意されたい。図３に示したＳＭ
Ｐノード１２Ａの実施形態は、サブノード５０Ａやサブ
ノード５０Ｂなど複数のサブノードを含む。各サブノー
ド５０は、２つのプロセッサ１６および対応するキャッ
シュ１８と、メモリ部分５６と、アドレス・コントロー
ラ５２と、データ・コントローラ５４とを含む。サブノ
ード５０内のメモリ部分５６は集合的に、図１のＳＭＰ
ノード１２Ａのメモリ２２を形成する。他のサブノード
（図示せず）はさらに、ＳＭＰバス２０に結合され入出
力インタフェース２６を形成する。

【００４３】図３に示したように、ＳＭＰバス２０は、
アドレス・バス５８とデータ・バス６０とを含む。アド
レス・コントローラ５２はアドレス・バス５８に結合さ
れ、データ・コントローラ５４はデータ・バス６０に結
合される。図３は、システム・インタフェース論理ブロ
ック６２と、変換記憶域６４と、ディレクトリ６６と、
メモリ・タグ（ＭＴＡＧ）６８とを含むシステム・イン
タフェース２４も示す。論理ブロック６２は、アドレス
・バス５８とデータ・バス６０の両方に結合され、下記
で詳しく説明するようにある種の状況でアドレス・バス
５８上で無視信号７０をアサートする。論理ブロック６
２は、変換記憶域６４、ディレクトリ６６、ＭＴＡＧ６
８、ネットワーク１４にも結合される。

【００４４】図３の実施形態では、各サブノード５０
は、ＳＭＰバス２０が配置されたバックプレーンに挿入
できるプリント回路ボード上に構成される。このよう
に、ＳＭＰノード１２内に含まれるプロセッサまたは入
出力インタフェース２６あるいはその両方の数は、サブ
ノード５０を挿入しあるいは取り外すことによって変更
することができる。たとえば、コンピュータ・システム
１０は最初、少数のサブノード５０と共に構成すること
ができる。コンピュータ・システム１０のユーザが必要
とするコンピューティング・パワーが増大するにつれて
必要に応じて追加サブノード５０を追加することができ
る。

【００４５】アドレス・コントローラ５２は、キャッシ
ュ１８とＳＭＰ２０のアドレス部分との間のインタフェ
ースを形成する。図の実施形態では、アドレス・コント
ローラ５２は、出力待ち行列７２といくつかの入力待ち
行列７４とを含む。出力待ち行列７２は、アドレス・コ
ントローラ５２がアドレス・バス５８へのアクセスを許
可されるまで出力待ち行列に接続されたプロセッサから
のトランザクションをバッファする。アドレス・コント
ローラ５２は、出力待ち行列７２に記憶されているトラ
ンザクションを、それらが出力待ち行列７２に入れられ
た順に実行する（すなわち、出力待ち行列７２はＦＩＦ
Ｏ待ち行列である）。アドレス・コントローラ５２によ
って実行されるトランザクション、ならびにキャッシュ
１８およびプロセッサ１６の内部のキャッシュによって
スヌープされるアドレス・バス５８から受取られるトラ
ンザクションは、入力待ち行列７４に入れられる。

【００４６】出力待ち行列７２と同様に、入力待ち行列
７４はＦＩＦＯ待ち行列である。すべてのアドレス・ト
ランザクションは、各サブノード５０の入力待ち行列７
４（場合によっては、アドレス・トランザクションを開
始したサブノード５０の入力待ち行列７４内）に記憶さ
れる。したがって、アドレス・トランザクションは、ス
ヌーピングのために、アドレス・トランザクションがア
ドレス・バス５８上で行われる順にキャッシュ１８およ
びプロセッサ１６に与えられる。トランザクションがア
ドレス・バス５８上で行われる順序は、ＳＭＰノード１
２Ａの順序である。しかし、完全なシステムは１つのグ
ローバル・メモリ順序を有することが予期される。この
ように順序が予期されるため、ネットワーク１４上の動
作の順序によってグローバル順序を確立する必要がある
ので、コンピュータ・システム１０が使用するＮＵＭＡ
アーキテクチャとＣＯＭＡアーキテクチャの両方で問題
が生じる。２つのノードがあるアドレスに対するトラン
ザクションを実行する場合、そのアドレスのホーム・ノ
ードで対応するコヒーレンシ動作が行われる順序は、各
ノード内で見られる２つのトランザクションの順序を定
義する。たとえば、同じアドレスに対して２つの書込み
トランザクションが実行される場合、そのアドレスのホ
ーム・ノードに２番目に到着する書込み動作は２番目に
完了する書込みトランザクションであるべきである。す
なわち、両方の書込みトランザクションによって更新さ
れるバイト位置は、両方のトランザクションの完了時に
第２の書込みトランザクションから与えられる値を記憶
する。しかし、第２のトランザクションを実行するノー
ドは実際には、ＳＭＰバス２０上で最初に第２のトラン
ザクションを行わせることができる。無視信号７０によ
って、ＳＭＰノード１２の残りの部分が第２のトランザ
クションに反応することなしに、第２のトランザクショ
ンをシステム・インタフェース２４へ転送することがで
きる。

【００４７】したがって、システム・インタフェース論
理ブロック６２は、アドレス・コントローラ５２の出力
待ち行列／入力待ち行列構造によって課される順序付け
制約と共に効果的に動作するために、無視信号７０を使
用する。アドレス・バス５８上にトランザクションが与
えられ、システム・インタフェース論理ブロック６２
が、このトランザクションに応答してリモート・トラン
ザクションを実行すべきであることを検出すると、論理
ブロック６２は無視信号７０をアサートする。あるトラ
ンザクションに対して無視信号７０をアサートすると、
アドレス・コントローラ５２は入力待ち行列７４へのそ
のトランザクションの格納を抑制する。したがって、無
視されたトランザクションに続いて行われ、ＳＭＰノー
ド１２Ａ内でローカルに完了する他のトランザクション
は、入力待ち行列７４の順序付け規則を破らずに、無視
されたトランザクションに対して所定の順序とは異なる
順序で完了することができる。具体的には、ネットワー
ク１４上のコヒーレンシ活動に応答してシステム・イン
タフェース２４によって実行されるトランザクション
を、無視されたトランザクションの後に続けて実行し完
了することができる。リモート・トランザクションから
応答が受け取ったときに、システム・インタフェース論
理ブロック６２によって、無視されたトランザクション
をアドレス・バス５８上で再発行することができる。そ
れによって、トランザクションは、入力待ち行列７４に
入れられ、再発行時に行われるトランザクションと共に
順序正しく完了することができる。

【００４８】一実施形態では、特定のアドレス・コント
ローラ５２からのトランザクションが無視された後、そ
の特定のアドレス・コントローラ５２からのその後のコ
ヒーレント・トランザクションも無視される。特定のプ
ロセッサ１６からのトランザクションは、アドレス・バ
ス５８上に与えられることによって課される順序付け要
件にはかかわらず、互いに重要な順序付け関係を有する
ことができる。たとえば、トランザクションは、ＳＰＡ
ＲＣアーキテクチャに含まれるＭＥＭＢＡＲ命令などの
メモリ同期命令によって他のトランザクションから分離
することができる。プロセッサ１６は、トランザクショ
ンを、それらが互いに実行される順に搬送する。トラン
ザクションは、出力待ち行列７２内で順序付けされ、し
たがって、特定の出力待ち行列７２から発行されるトラ
ンザクションは順序正しく実行されるはずである。特定
のアドレス・コントローラ５２からのその後のトランザ
クションを無視することによって、特定の出力待ち行列
７２に関するインオーダー規則を保存することができ
る。さらに、特定のプロセッサからのすべてのトランザ
クションを順序付けなくて済むことに留意されたい。し
かし、アドレス・バス５８上で、どのトランザクション
を順序付けなければならないかと、どのトランザクショ
ンを順序付けなくてもよいかを判定することは困難であ
る。したがって、この実施形態で、論理ブロック６２は
特定の出力待ち行列７２からのすべてのトランザクショ
ンの順序を維持する。この規則の例外を許容するサブノ
ード５０の他の実施形態が可能であることに留意された
い。

【００４９】データ・コントローラ５４は、データ・バ
ス６０、メモリ部分５６、キャッシュ１８との間でデー
タをルーティングする。データ・コントローラ５４は、
アドレス・コントローラ５２と同様な入力待ち行列と出
力待ち行列とを含むことができる。一実施形態では、デ
ータ・コントローラ５４は、バイト・スライス・バス構
成の複数の物理装置を使用する。

【００５０】図３に示したプロセッサ１６は、メモリ管
理装置（ＭＭＵ）７６Ａないし７６Ｂを含む。ＭＭＵ７
６は、プロセッサ１６上で実行される命令コードによっ
て生成されたデータ・アドレスと、命令アドレスに対し
て、仮想アドレス・物理アドレス変換を実行する。命令
の実行に応答して生成されるアドレスは仮想アドレスで
ある。言い換えれば、仮想アドレスは、命令コードのプ
ログラマによって作成されるアドレスである。仮想アド
レスは（ＭＭＵ７６内で具体化される）アドレス変換機
構を通過し、アドレス変換機構から対応する物理アドレ
スが作成される。物理アドレスは、メモリ２２内の記憶
位置を識別する。

【００５１】アドレス変換は多数の理由で実行される。
たとえば、アドレス変換機構を使用して、あるメモリ・
アドレスに対する特定のコンピューティング・タスクの
アクセスを許可または拒否することができる。このよう
に、あるコンピューティング・タスク内のデータおよび
命令は、他のコンピューティング・タスクのデータおよ
び命令から分離される。また、コンピューティング・タ
スクのデータおよび命令の各部分は、ハード・ディスク
・ドライブに「ページアウト」することができる。ある
部分がページアウトされると、その変換は無効化され
る。コンピューティング・タスクによるその部分へのア
クセス時には、変換が失敗しているために割り込みが行
われる。この割り込みによって、オペレーティング・シ
ステムは、ハード・ディスク・ドライブから対応する情
報を検索することができる。このように、メモリ２２内
の実際のメモリよりも多くの仮想メモリを使用すること
ができる。仮想メモリの他の多くの用途が良く知られて
いる。

【００５２】再び、図１に示したコンピュータ・システ
ム１０を、図３に示したＳＭＰノード１２Ａ実施形態と
共に参照すると分かるように、ＭＭＵ７６によって算出
される物理アドレスは、プロセッサ１６が配置されたＳ
ＭＰノード１２に関連付けられたメモリ２２内の位置を
定義するローカル物理アドレス（ＬＰＡ）である。ＭＴ
ＡＧ６８は、メモリ２２内の各「コヒーレンシ単位」ご
とにコヒーレンシ状態を記憶する。ＳＭＰバス２０上で
アドレス変換が実行されると、システム・インタフェー
ス論理ブロック６２は、アクセスされたコヒーレンシ単
位に関する、ＭＴＡＧ６８に記憶されているコヒーレン
シ状態を調べる。ＳＭＰノード１２がこのアクセスを実
行するのに十分な、このコヒーレンシ単位へのアクセス
権を有することをコヒーレンシ状態が示している場合、
アドレス変換は続行する。しかし、トランザクションを
完了する前にコヒーレンシ活動を実行すべきであること
をコヒーレンシ状態が示している場合、システム・イン
タフェース論理ブロック６２は無視信号７０をアサート
する。論理ブロック６２は、ネットワーク１４上でコヒ
ーレンシ動作を実行し、適当なコヒーレンシ状態を得
る。適当なコヒーレンシ状態が得られると、論理ブロッ
ク６２は、無視されたトランザクションをＳＭＰバス２
０上で再発行する。それに続いて、トランザクションが
完了する。

【００５３】一般的に言えば、特定の記憶位置（たとえ
ば、キャッシュまたはメモリ２２）でコヒーレンシ単位
に対して維持されるコヒーレンシ状態は、そのＳＭＰノ
ード１２でのコヒーレンシ単位へのアクセス権を示す。
このアクセス権は、コヒーレンシ単位の妥当性と、その
ＳＭＰノード１２内でコヒーレンシ単位のコピーに対し
て与えられている読取り／書込み許可を示す。一実施形
態では、コンピュータ・システム１０によって使用され
るコヒーレンシ状態は、修正、所有、共用、無効であ
る。修正状態は、ＳＭＰノード１２が対応するコヒーレ
ンシ単位を更新したことを示す。したがって、他のＳＭ
Ｐノード１２はこのコヒーレンシ単位のコピーを有さな
い。また、修正されたコヒーレンシ単位は、ＳＭＰノー
ド１２から放棄されると、再びホーム・ノードに記憶さ
れる。所有状態は、このコヒーレンシ単位に対してＳＭ
Ｐノード１２が責任を負うが、他のＳＭＰノード１２が
コピーを共用している可能性があることを示す。この場
合も、コヒーレンシ単位は、ＳＭＰノード１２から放棄
されると、再びホーム・ノードに記憶される。共用状態
は、ＳＭＰノード１２がコヒーレンシ単位を読み取るこ
とはできるが、所有状態を得ないかぎり更新することは
できないことを示す。また、他のＳＭＰノード１２もこ
のコヒーレンシ単位のコピーを有する可能性がある。最
後に、無効状態は、ＳＭＰノード１２がコヒーレンシ単
位のコピーを有さないことを示す。一実施形態では、修
正状態は、書込み許可を示すが、無効状態を除く状態
は、対応するコヒーレンシ単位への読取り許可を示す。

【００５４】本明細書では、コヒーレンシ単位は、コヒ
ーレンシのために単位とみなされるメモリのいくつかの
連続バイトである。たとえば、コヒーレンシ単位内の１
バイトが更新された場合、コヒーレンシ単位全体が更新
されたとみなされる。特定の一実施形態では、コヒーレ
ンシ単位はキャッシュ・ラインであり、連続６４バイト
を備える。しかし、コヒーレンシ単位が任意の数のバイ
トを備えることができることが理解されよう。

【００５５】システム・インタフェース２４は、変換記
憶域６４を使用してローカル物理アドレスからグローバ
ル・アドレス（ＧＡ）への変換を記憶する変換機構も含
む。グローバル・アドレス内のあるビットは、そのグロ
ーバル・アドレスに関するコヒーレンシ情報が記憶され
ているアドレスのホーム・ノードを識別する。たとえ
ば、コンピュータ・システム１０の実施形態は、図１の
ＳＭＰノードなど４つのＳＭＰノード１２を使用するこ
とができる。そのような実施形態では、グローバル・ア
ドレスの２ビットがホーム・ノードを識別する。グロー
バル・アドレスの最上位部分のビットはホーム・ノード
を識別するために使用されることが好ましい。同じビッ
トが、ローカル物理アドレスではＮＵＭＡアクセスを識
別するために使用される。ＬＰＡのビットが、ローカル
・ノードがホーム・ノードではないことを示す場合、そ
のＬＰＡはグローバル・アドレスであり、トランザクシ
ョンはＮＵＭＡモードで実行される。したがって、オペ
レーティング・システムは、ＮＵＭＡタイプ・ページの
場合はＭＭＵ７６にグローバル・アドレスを置く。逆
に、オペレーティング・システムは、ＣＯＭＡタイプ・
ページの場合にはＭＭＵ７６にＬＰＡを置く。ＬＰＡ
が、ＧＡに等しくてよい（ホームが、ＬＰＡが与えられ
たノードのメモリ２２内にある、ＮＵＭＡアドレスなら
びにグローバル・アドレスの場合）ことに留意された
い。また、ＬＰＡは、他のＳＭＰノード１２にホームを
有するデータのコピーを記憶するために使用される記憶
位置を識別するときはＧＡに変換することができる。

【００５６】特定のホーム・ノードのディレクトリ６６
は、どのＳＭＰノード１２が、コピー間のコヒーレンシ
が維持できるようにホーム・ノードに割り当てられた所
与のグローバル・アドレスに対応するデータのコピーを
有するかを識別する。また、ホーム・ノードのディレク
トリ６６は、コヒーレンシ単位を所有するＳＭＰノード
１２を識別する。したがって、キャッシュ１８とプロセ
ッサ１６との間のローカル・コヒーレンシはスヌーピン
グを介して維持され、それに対してシステム・ワイド
（またはグローバル）コヒーレンシはＭＴＡＧ６８およ
びディレクトリ６６を使用して維持される。ディレクト
リ６６は、ＳＭＰノード１２Ａに割り当てられた（すな
わち、ＳＭＰノード１２Ａがホーム・ノードである）コ
ヒーレンシ単位に対応するコヒーレンシ情報を記憶す
る。

【００５７】図３の実施形態では、ディレクトリ６６お
よびＭＴＡＧ６８が各コヒーレンシ単位ごとに情報を記
憶することに留意されたい。逆に、変換記憶域６４は、
ページに関して定義されたローカル物理・グローバル変
換を記憶する。ページは、複数のコヒーレンシ単位を含
み、通常、サイズが数キロバイト、あるいは場合によっ
ては数メガバイトである。

【００５８】したがって、ソフトウェアは、ページごと
にローカル物理アドレスとグローバル・アドレスとの間
の変換を作成する（それによって、リモートに記憶され
ているグローバル・ページのコピーを記憶するローカル
・メモリ・ページを割り振る）。したがって、メモリ２
２のブロックはページごとにも特定のグローバル・アド
レスに割り振られる。しかし、前述のように、コヒーレ
ンシ状態およびコヒーレンシ活動はコヒーレンシ単位上
で実行される。したがって、メモリの特定のグローバル
・アドレスにページが割り振られたときに、ページに対
応するデータは必ずしも、割り振られたメモリへ転送さ
れるわけではない。その代わり、プロセッサ１６がペー
ジ内の様々なコヒーレンシ単位にアクセスすると、それ
らのコヒーレンシ単位はコヒーレンシ単位の所有者から
転送される。このように、ＳＭＰノード１２Ａから実際
にアクセスされたデータは、対応するメモリ２２へ転送
される。ＳＭＰノード１２Ａからアクセスされないデー
タは転送できず、そのため、メモリ２２内のページの割
り振り時にデータのページを転送する実施形態と比べて
ネットワーク１４上の全体的な帯域幅使用度が低減す
る。

【００５９】一実施形態では、変換記憶域６４、または
ディレクトリ６６、またはＭＴＡＧ６８、あるいはそれ
らの組合せはそれぞれ、関連する変換、ディレクトリ、
ＭＴＡＧ情報の一部しか記憶しないキャッシュでよいこ
とに留意されたい。変換、ディレクトリ、ＭＴＡＧ情報
の全体は、メモリ２２内のテーブルまたは専用メモリ記
憶域（図示せず）に記憶される。アクセスに必要な情報
が、対応するキャッシュにない場合、テーブルはシステ
ム・インタフェース２４からアクセスされる。

【００６０】次に、図４を参照すると、例示的なディレ
クトリ・エントリ７１が示されている。ディレクトリ・
エントリ７１は、図３に示したディレクトリ６６の一実
施形態によって使用することができる。ディレクトリ６
６の他の実施形態は、異なるディレクトリ・エントリを
使用することができる。ディレクトリ・エントリ７１
は、有効ビット７３と、書き直しビット７５と、所有者
フィールド７７と、共用者フィールド７９とを含む。デ
ィレクトリ・エントリ７１は、ディレクトリ・エントリ
のテーブル内に存在し、対応するコヒーレンシ単位を識
別するグローバル・アドレスを介してテーブル内に配置
される。具体的には、コヒーレンシ単位に関連付けられ
たディレクトリ・エントリ７１は、コヒーレンシ単位を
識別するグローバル・アドレスで形成されたオフセット
位置にあるディレクトリ・エントリのテーブル内に記憶
される。

【００６１】有効ビット７３は、セットされると、ディ
レクトリ・エントリ７１が有効である（すなわち、その
ディレクトリ・エントリ７１は、対応するコヒーレンシ
単位に関するコヒーレンシ情報を記憶している）ことを
示す。有効ビット７３は、クリアされると、そのディレ
クトリ・エントリ７１が無効であることを示す。

【００６２】所有者フィールド７７は、１つのＳＭＰノ
ード１２をコヒーレンシ単位の所有者として識別する。
所有側ＳＭＰノード１２Ａないし１２Ｄは、コヒーレン
シ単位を修正状態と所有状態のどちらかで維持する。通
常、所有側ＳＭＰノード１２Ａないし１２Ｄは、コヒー
レンシ単位を修正状態で得る（下記の図１５を参照され
たい）。それに続いて、所有側ＳＭＰノード１２Ａない
し１２Ｄは、コヒーレンシ単位のコピーを他のＳＭＰノ
ード１２Ａないし１２Ｄに与える際に所有状態に遷移す
ることができる。他のＳＭＰノード１２Ａないし１２Ｄ
はコヒーレンシ単位を共用状態で得る。一実施形態で
は、所有者フィールド７７は、４つのＳＭＰノード１２
Ａないし１２Ｄのうちの１つをコヒーレンシ単位の所有
者として識別するようにコード化された２つのビットを
備える。

【００６３】共用者フィールド７９は、各ＳＭＰノード
１２Ａないし１２Ｄに割り当てられた１つのビットを含
む。ＳＭＰノード１２Ａないし１２Ｄがコヒーレンシ単
位の共用コピーを維持している場合、共用者フィールド
７９内の対応するビットがセットされる。逆に、ＳＭＰ
ノード１２Ａないし１２Ｄがコヒーレンシ単位の共用コ
ピーを維持していない場合、共用者フィールド７９内の
対応するビットはクリアされる。このように、共用者フ
ィールド７９は、図１のコンピュータ・システム１０内
に存在するコヒーレンシ単位のすべての共用コピーを示
す。

【００６４】書き直しビット７５は、セットされると、
所有者フィールド７７を介してコヒーレンシ単位の所有
者として識別されたＳＭＰノード１２Ａないし１２Ｄが
コヒーレンシ単位の更新済みコピーをホームＳＭＰノー
ド１２に書き込んだことを示す。ビット７５は、クリア
されると、所有側ＳＭＰノード１２Ａないし１２Ｄがコ
ヒーレンシ単位の更新済みコピーをホームＳＭＰノード
１２Ａないし１２Ｄに書き込んでいないことを示す。

【００６５】次に図５を参照すると、システム・インタ
フェース２４の一実施形態のブロック図が示されてい
る。図５に示したように、システム・インタフェース２
４は、ディレクトリ６６と、変換記憶域６４と、ＭＴＡ
Ｇ６８とを含む。変換記憶域６４は、グローバル・アド
レスからローカル物理アドレス（ＧＡ２ＬＰＡ）への変
換装置８０およびローカル物理アドレスからグローバル
・アドレス（ＬＰＡ２ＧＡ）への変換装置８２として示
されている。

【００６６】システム・インタフェース２４は、ＳＭＰ
バス２０またはネットワーク１４上で実行すべきトラン
ザクションを記憶するための入力待ち行列と出力待ち行
列も含む。具体的には、図の実施形態では、システム・
インタフェース２４は、ヘッダ・パケットをネットワー
ク１４との間でバッファするための入力ヘッダ待ち行列
８４と出力ヘッダ待ち行列８６とを含む。ヘッダ・パケ
ットは、実行すべき動作を識別し、その後に続くデータ
・パケットの数およびフォーマットを指定する。出力ヘ
ッダ待ち行列８６は、ネットワーク１４上で送信すべき
ヘッダ・パケットをバッファし、入力ヘッダ待ち行列８
４は、システム・インタフェース２４が、受け取ったヘ
ッダ・パケットを処理するまで、ネットワーク１４から
受け取ったヘッダ・パケットをバッファする。同様に、
データ・パケットは、データがそれぞれ、ＳＭＰデータ
・バス６０およびネットワーク１４上で転送されるまで
入力データ待ち行列８８および出力データ待ち行列９０
にバッファされる。

【００６７】ＳＭＰ出力待ち行列９２、ＳＭＰ入力待ち
行列９４、ＳＭＰ入出力入力待ち行列（ＰＩＱ）９６
は、アドレス・バス５８との間でアドレス・トランザク
ションをバッファするために使用される。ＳＭＰ出力待
ち行列９２は、アドレス・バス５８上のシステム・イン
タフェース２４から与えられるトランザクションをバッ
ファする。無視されたトランザクションに関するコヒー
レンシ活動の完了に応答して待機させられた再発行トラ
ンザクションは、ＳＭＰ出力待ち行列９２にバッファさ
れる。また、ネットワーク１４から受け取ったコヒーレ
ンシ活動に応答して生成されたトランザクションは、Ｓ
ＭＰ出力待ち行列９２にバッファされる。ＳＭＰ入力待
ち行列９４は、システム・インタフェース２４によって
処理されるコヒーレンシ関連トランザクションを記憶す
る。逆にＳＭＰ ＰＩＱ９６は、他のＳＭＰノード１２
に存在する入出力インタフェースへ搬送される入出力ト
ランザクションを記憶する。入出力トランザクションは
一般に、非コヒーレントとみなされ、したがってコヒー
レンシ活動を生成しない。

【００６８】ＳＭＰ入力待ち行列９４およびＳＭＰ Ｐ
ＩＱ９６は、トランザクション・フィルタ９８から、待
機させるべきトランザクションを受け取る。トランザク
ション・フィルタ９８はＭＴＡＧ６８およびＳＭＰアド
レス・バス５８に結合される。トランザクション・フィ
ルタ９８は、他のＳＭＰノード１２上の入出力インタフ
ェースを識別する入出力トランザクションをアドレス・
バス５８上で検出した場合、そのトランザクションをＳ
ＭＰ ＰＩＱ９６に入れる。ＬＰＡアドレスへのコヒー
レント・トランザクションがトランザクション・フィル
タ９８によって検出された場合、ＭＴＡＧ６８から得た
対応するコヒーレンシ状態が調べられる。トランザクシ
ョン・フィルタ９８は、コヒーレンシ状態に応じて、無
視信号７０をアサートすることができ、コヒーレンシ・
トランザクションをＳＭＰ入力待ち行列９４で待機させ
ることができる。コヒーレント・トランザクションを実
行するのに十分な、コヒーレンシ単位へのアクセス権
が、ＳＭＰノード１２Ａによって維持されていないこと
をＭＴＡＧ６８が示している場合には、無視信号７０が
アサートされ、コヒーレンシ・トランザクションが待機
させられる。逆に、ＳＭＰノード１２Ａによって十分な
アクセス権が維持されていることをＭＴＡＧ６８が示し
ている場合、無視信号７０がアサート解除されコヒーレ
ンシ・トランザクションは生成されない。

【００６９】ＳＭＰ入力待ち行列９４およびＳＭＰ Ｐ
ＩＱ９６からのトランザクションは、システム・インタ
フェース２４内の要求エージェント１００によって処理
される。ＬＰＡ２ＧＡ変換装置８２は、要求エージェン
ト１００による動作の前に、トランザクションのアドレ
ス（ＬＰＡアドレスである場合）を、ＳＭＰアドレス・
バス５８上に与えられるローカル物理アドレスから、対
応するグローバル・アドレスに変換する。要求エージェ
ント１００は次いで、グローバル・アドレスによって識
別されたホーム・ノードへ送られる特定のコヒーレンシ
要求を指定するヘッダ・パケットを生成する。このコヒ
ーレンシ要求は出力ヘッダ待ち行列８６に入れられる。
それに続いて、コヒーレンシ応答が入力ヘッダ待ち行列
８４で受取られる。要求エージェント１００は、入力ヘ
ッダ待ち行列８４から得たコヒーレンシ応答を処理し、
場合によっては（下記で説明するように）ＳＭＰ出力待
ち行列９２に関する再発行トランザクションを生成す
る。

【００７０】システム・インタフェース２４には、ホー
ム・エージェント１０２とスレーブ・エージェント１０
４とが含まれる。ホーム・エージェント１０２は、入力
ヘッダ待ち行列８４から受け取ったコヒーレンシ要求を
処理する。ホーム・エージェント１０２は、特定のグロ
ーバル・アドレスに関してディレクトリ６６に記憶され
ているコヒーレンシ情報から、他のＳＭＰノード１２内
の１つまたは複数のスレーブ・エージェントへコヒーレ
ンシ・デマンドを送信すべきかどうかを判定する。一実
施形態では、ホーム・エージェント１０２は、影響を受
けるコヒーレンシ単位に対応するコヒーレンシ情報をブ
ロックする。言い換えれば、そのコヒーレンシ単位に関
連するその後の要求は、コヒーレンシ要求に対応するコ
ヒーレンシ活動が完了するまで実行されない。一実施形
態によれば、ホーム・エージェント１０２は、（入力ヘ
ッダ待ち行列８４を介して）コヒーレンシ要求を開始し
た要求エージェントからコヒーレンシ完了を受け取る。
コヒーレンシ完了は、コヒーレンシ活動が完了したこと
を示す。ホーム・エージェント１０２は、コヒーレンシ
完了を受け取ると、影響を受けるコヒーレンシ単位に対
応するコヒーレンシ情報上のブロックを削除する。コヒ
ーレンシ情報がコヒーレンシ活動が完了するまでブロッ
クされるので、ホーム・エージェント１０２が、コヒー
レンシ要求の受取時にただちに実行されたコヒーレンシ
活動に応じてコヒーレンシ情報を更新できることに留意
されたい。

【００７１】スレーブ・エージェント１０４は、コヒー
レンシ・デマンドを入力ヘッダ待ち行列８４を介して他
のＳＭＰノード１２のホーム・エージェントから受け取
る。スレーブ・エージェント１０４は、特定のコヒーレ
ンシ・デマンドに応答して、コヒーレンシ・トランザク
ションをＳＭＰ出力待ち行列９２で待機させる。一実施
形態では、コヒーレンシ・トランザクションによって、
キャッシュ１８およびプロセッサ１６の内部のキャッシ
ュは、影響を受けるコヒーレンシ単位を無効化すること
ができる。コヒーレンシ単位がキャッシュ内で修正され
た場合、修正済みデータはシステム・インタフェース２
４へ転送される。代わりに、コヒーレンシ・トランザク
ションによって、キャッシュ１８およびプロセッサ１６
の内部のキャッシュは、コヒーレンシ単位のコヒーレン
シ状態を共用に変更することができる。スレーブ・エー
ジェント１０４は、コヒーレンシ・デマンドに応答して
活動を完了した後、コヒーレンシ・デマンドに対応する
コヒーレンシ要求を開始した要求エージェントへコヒー
レンシ応答を送る。コヒーレンシ応答は、出力ヘッダ待
ち行列８６で待機させられる。コヒーレンシ・デマンド
に応答して活動を実行する前に、コヒーレンシ・デマン
ドと共に受け取ったグローバル・アドレスがＧＡ２ＬＰ
Ａ変換装置８０を介してローカル物理アドレスに変換さ
れる。

【００７２】一実施形態によれば、要求エージェント１
００、ホーム・エージェント１０２、スレーブ・エージ
ェント１０４によって実行されるコヒーレンシ・プロト
コルは書込み無効化ポリシーを含む。言い換えれば、Ｓ
ＭＰノード１２内のプロセッサ１６があるコヒーレンシ
単位を更新すると、他のＳＭＰノード１２内に記憶され
ているそのコヒーレンシ単位のコピーは無効化される。
しかし、他の実施形態では他の書込みポリシーを使用す
ることができる。たとえば、書込み更新ポリシーを使用
することができる。書込み更新ポリシーによれば、ある
コヒーレンシ単位が更新されると、更新済みデータは各
ＳＭＰノード１２に記憶されているそのコヒーレンシ単
位の各コピーへ送られる。

【００７３】次に図６を参照すると、要求エージェント
１００に対応するＳＭＰノード１２内のＳＭＰバス２０
上の特定のトランザクションに応答して、第１のＳＭＰ
ノード１２Ａないし１２Ｄ（「要求側ノード」）の要求
エージェント１００と第２のＳＭＰノード１２Ａないし
１２Ｄ（「ホーム・ノード」）のホーム・エージェント
１０２と第３のＳＭＰノード１２Ａないし１２Ｄ（「ス
レーブ・ノード」）のスレーブ・エージェント１０４と
の間で実行される通常のコヒーレンシ活動を示す図が示
されている。図１に示すようなコンピュータ・システム
１０の一実施形態によって使用される特定のコヒーレン
シ活動を、下記で図１１ないし１５に関して詳しく説明
する。この説明の残りの部分全体にわたって、参照符号
１００、１０２、１０４は、要求エージェント、ホーム
・エージェント、スレーブ・エージェントを識別するた
めに使用される。エージェントが他のエージェントと通
信する際、２つのエージェントがそれぞれの異なるＳＭ
Ｐノード１２Ａないし１２Ｄに存在することが多いこと
を理解されたい。

【００７４】要求エージェント１００は、ＳＭＰバス２
０からトランザクションを受け取ると、トランザクショ
ンに適したコヒーレンシ要求を形成し、トランザクショ
ンのアドレスに対応するホーム・ノードへコヒーレンシ
要求を送る（参照符号１１０）。コヒーレンシ要求は、
要求エージェント１００から要求されたアクセス権なら
びに影響を受けるコヒーレンシ単位のグローバル・アド
レスを示す。要求されたアクセス権は、要求エージェン
ト１００に対応するＳＭＰノード１２で試みられている
トランザクションの実行を可能にするのに十分なもので
ある。

【００７５】ホーム・エージェント１０２は、コヒーレ
ンシ要求を受け取ると、関連するディレクトリ６６にア
クセスし、どのＳＭＰノード１２が、影響を受けるコヒ
ーレンシ単位のコピーを記憶しているかを判定する。ま
た、ホーム・エージェント１０２はコヒーレンシ単位の
所有者を判定する。ホーム・エージェント１０２は、影
響を受けるコヒーレンシ単位のコピーを記憶している各
ノードのスレーブ・エージェント１０４と、影響を受け
るコヒーレンシ単位に対する所有コヒーレンシ状態を有
するノードのスレーブ・エージェント１０４へのコヒー
レンシ・デマンドを生成することができる（参照符号１
１２）。コヒーレンシ・デマンドは、受取側ＳＭＰノー
ド１２内の影響を受けるコヒーレンシ単位の新しいコヒ
ーレンシ状態を示す。コヒーレンシ要求が未処理なの
で、ホーム・エージェント１０２は、影響を受けるコヒ
ーレンシ単位に関連するその後のコヒーレンシ要求がホ
ーム・エージェント１０２によって開始されないよう
に、影響を受けるコヒーレンシ単位に対応するコヒーレ
ンシ情報をブロックする。また、ホーム・エージェント
１０２は、コヒーレンシ要求が完了したことを反映する
ようにコヒーレンシ情報を更新する。

【００７６】ホーム・エージェント１０２は、要求エー
ジェント１００へコヒーレンシ応答を送ることもできる
（参照符号１１４）。コヒーレンシ応答は、スレーブ・
エージェント１０４から発行されるコヒーレンシ応答の
数を示すことができる。別法として、ある種のトランザ
クションは、スレーブ・エージェント１０４との対話な
しで完了することができる。たとえば、ホーム・エージ
ェント１０２を含むＳＭＰノード１２内の入出力インタ
フェース２６を目標とする入出力トランザクションは、
ホーム・エージェント１０２によって完了することがで
きる。ホーム・エージェント１０２は、関連するＳＭＰ
バス２０に関するトランザクションを待機させ（参照符
号１１６）、次いで、トランザクションが完了したこと
を示す応答を送ることができる。

【００７７】スレーブ・エージェント１０４は、ホーム
・エージェント１０２からのコヒーレンシ・デマンドに
応答して、関連するＳＭＰバス２０上に与えるトランザ
クションを待機させることができる（参照符号１１
８）。また、スレーブ・エージェント１０４は要求エー
ジェント１００へコヒーレンシ応答を送る（参照符号１
２０）。コヒーレンシ応答は、特定のコヒーレンシ要求
に応答して受け取ったコヒーレンシ・デマンドがそのス
レーブによって完了したことを示す。コヒーレンシ応答
は、コヒーレンシ・デマンドが完了したとき、あるいは
コヒーレンシ・デマンドが、対応するＳＭＰノード１２
上で確実に完了し、影響を受けるコヒーレンシ単位に対
する状態変化がコヒーレンシ・デマンドが完了するより
も前に実行される、コヒーレンシ・デマンドが完了する
よりも前の時間に、スレーブ・エージェント１０４によ
って送られる。

【００７８】要求エージェント１００は、影響を受ける
各スレーブ・エージェント１０４からコヒーレンシ応答
を受け取ると、ホーム・エージェント１０２へコヒーレ
ンシ完了を送る（参照符号１２２）。ホーム・エージェ
ント１０２は、コヒーレンシ完了を受け取ると、対応す
るコヒーレンシ情報からブロックを削除する。要求エー
ジェント１００は、再発行トランザクションを、ＳＭＰ
バス２０上で実行できるように待機させ、ＳＭＰノード
１２内でトランザクションを完了することができる（参
照符号１２４）。

【００７９】コヒーレンシ要求を発行した要求エージェ
ント１００によって各コヒーレンシ要求に固有のタグが
割り当てられることに留意されたい。その後に続くコヒ
ーレンシ・デマンド、コヒーレンシ応答、コヒーレンシ
完了はこのタグを含む。このように、特定のコヒーレン
シ要求に関するコヒーレンシ活動は、関連する各エージ
ェントによって識別することができる。さらに、非コヒ
ーレント・トランザクション（たとえば、入出力トラン
ザクション）に応答して非コヒーレント動作を実行でき
ることに留意されたい。非コヒーレント動作は、要求側
ノードとホーム・ノードしか使用しないものでよい。さ
らに、ホーム・エージェント１０２によって各コヒーレ
ンシ要求に異なる固有のタグを割り当てることができ
る。それぞれの異なるタグは、ホーム・エージェント１
０２を識別し、要求側のタグの代わりにコヒーレンシ完
了を表すために使用される。

【００８０】次に図７を参照すると、ＳＭＰバス２０上
でのリード・ツー・オウン・トランザクションに応答し
たコンピュータ・システム１０の例示的な実施形態に関
するコヒーレンシ活動を示す図が示されている。リード
・ツー・オウン・トランザクションが実行されるのは、
プロセッサ１６によって要求された特定のデータに関し
てキャッシュ・ミスが検出され、プロセッサ１６がコヒ
ーレンシ単位への書込み許可を要求したときである。ス
トア・キャッシュ・ミスはたとえば、リード・ツー・オ
ウン・トランザクションを生成することができる。

【００８１】要求エージェント１００、ホーム・エージ
ェント１０２、いくつかのスレーブ・エージェント１０
４を図７に示す。ＳＭＰバス２０からリード・ツー・オ
ウン・トランザクションを受け取ったノードは、影響を
受けるコヒーレンシ単位を無効状態で記憶する（たとえ
ば、コヒーレンシ単位はそのノードには記憶されな
い）。要求ノード１００の下付き文字「ｉ」は無効状態
を示す。ホーム・ノードは、コヒーレンシ単位を共用状
態で記憶し、いくつかのスレーブ・エージェント１０４
に対応するノードもコヒーレンシ単位を共用状態で記憶
する。ホーム・エージェント１０２およびスレーブ・エ
ージェント１０４の下付き文字「ｓ」は、それらのノー
ドでの共用状態を示す。リード・ツー・オウン動作は、
要求されたコヒーレンシ単位を要求側ノードへ転送させ
る。要求側ノードはコヒーレンシ単位を修正状態で受け
取る。

【００８２】要求エージェント１００は、ＳＭＰバス２
０からリード・ツー・オウン・トランザクションを受け
取ると、コヒーレンシ単位のホーム・ノードへリード・
ツー・オウン・コヒーレンシ要求を送る（参照符号１３
０）。受取側ホーム・ノードのホーム・エージェント１
０２は、１つまたは複数の他のノードに関する共用状態
を検出する。スレーブ・エージェントが所有状態ではな
く共用状態であるので、ホーム・ノードは、要求された
データを直接供給することができる。ホーム・エージェ
ント１０２は、要求されたコヒーレンシ単位に対応する
データを含むデータ・コヒーレンシ応答を要求エージェ
ント１００へ送る（参照符号１３２）。データ・コヒー
レンシ応答は、要求エージェント１００がデータの所有
権を得る前に他のノードのスレーブ・エージェントから
受取るべき肯定応答の数も示す。ホーム・エージェント
１０２は、要求側ＳＭＰノード１２Ａないし１２Ｄがコ
ヒーレンシ単位の所有者であり、他のＳＭＰノード１２
Ａないし１２Ｄがそれぞれ無効であることを示すように
ディレクトリ６６を更新する。要求エージェント１００
からのコヒーレンシ完了の受取時に、コヒーレンシ単位
に関するコヒーレンシ情報がブロック解除されると、デ
ィレクトリ６６は各ＳＭＰノード１２でのコヒーレンシ
単位の状態に一致する。

【００８３】ホーム・エージェント１０２は、影響を受
けるコヒーレンシ単位の共用コピーを維持している各ス
レーブ・エージェント１０４へ無効化コヒーレンシ・デ
マンドを送る（参照符号１３４Ａ、１３４Ｂ、１３４
Ｃ）。無効化コヒーレンシ・デマンドは、受取側スレー
ブ・エージェントにノード内の対応するコヒーレンシ単
位を無効化させ、無効化が完了したことを示す肯定コヒ
ーレンシ応答を要求側ノードへ送らせる。各スレーブ・
エージェント１０４は、コヒーレンシ単位の無効化を完
了し、それに続いて肯定コヒーレンシ応答を送る（参照
符号１３６Ａ、１３６Ｂ、１３６Ｃ）。一実施形態で
は、各肯定応答は、コヒーレンシ単位に関して要求エー
ジェント１００によって受取られる応答の総数のカウン
トを含む。

【００８４】要求エージェント１００は、スレーブ・エ
ージェント１０４から各肯定コヒーレンシ応答を受信し
ホーム・エージェント１０２からデータ・コヒーレンシ
応答を受け取った後、ホーム・エージェント１０２へコ
ヒーレンシ完了を送る（参照符号１３８）。要求エージ
ェント１００は、そのローカル・メモリ内のコヒーレン
シ単位を無効化し、ホーム・エージェント１０２は、対
応するコヒーレンシ情報に対するブロックを解除する。
データ・コヒーレンシ応答１３２および肯定コヒーレン
シ応答１３６が、特に各ノード内の未処理のトランザク
ションの数に応じて任意の順序で受け取ることができる
ことに留意されたい。

【００８５】次に図８を参照すると、要求エージェント
１００によって使用される例示的な状態マシンを示すフ
ローチャート１４０が示されている。要求エージェント
１００は、フローチャート１４０で表した状態マシンの
複数の独立のコピーを含むことができ、そのため、複数
の要求を並行して処理することができる。

【００８６】要求エージェント１００は、ＳＭＰ入力待
ち行列９４からトランザクションを受け取ると、要求準
備完了状態１４２を開始する。要求準備完了状態１４２
では、要求エージェント１００は、影響を受けるコヒー
レンシ単位のグローバル・アドレスで識別されるホーム
・ノードに存在するホーム・エージェント１０２へコヒ
ーレンシ要求を送る。要求エージェント１００は、コヒ
ーレンシ要求を送ると、要求アクティブ状態１４４に遷
移する。要求アクティブ状態１４４中に、要求エージェ
ント１００はスレーブ・エージェント１０４から（およ
び任意選択でホーム・エージェント１０２から）コヒー
レンシ応答を受け取る。各コヒーレンシ応答が受取られ
ると、要求エージェント１００は、コヒーレンシ活動を
開始したトランザクションのタイプに応じて新しい状態
に遷移する。また、要求活動状態１４２は、タイマを使
用して、所定のタイムアウト期間内にコヒーレンシ応答
が受け取られなかったことを検出することができる。ホ
ーム・エージェント１０２によって指定された応答の数
を受け取る前にタイマが満了した場合、要求エージェン
ト１００はエラー状態に遷移する（図示せず）。さら
に、ある種の実施形態は、読取り転送が失敗したことを
示す応答を使用することができる。そのような応答が受
け取った場合、要求エージェント１００は、要求準備完
了状態１４２に遷移し再び読取りを試みる。

【００８７】エラーやタイムアウトなしで応答が受け取
った場合、状態は読取りトランザクションに関しては要
求エージェント１００によって読取り完了状態１４６に
遷移する。読取りトランザクションの場合、受取られる
応答のうちの１つに、要求されたコヒーレンシ単位に対
応するデータを含めることができることに留意された
い。要求エージェント１００は、ＳＭＰバス２０上で読
取りトランザクションを再発行し、さらにホーム・エー
ジェント１０２へコヒーレンシ完了を送る。それに続い
て、要求エージェント１００はアイドル状態１４８に遷
移する。次いで、図８に示した状態マシンを使用して、
要求エージェント１００によって新しいトランザクショ
ンを処理することができる。

【００８８】逆に、書込みトランザクションには書込み
アクティブ状態１５０および無視書込み再発行状態１５
２が使用される。コンピュータ・システム１０のある種
の書込みトランザクションでは、ネットワーク１４上で
コヒーレンシ活動が開始されても、無視信号７０はアサ
ートされない。たとえば、入出力書込みトランザクショ
ンは無視されない。書込みデータは、システム・インタ
フェース２４へ転送され、そこに記憶される。ＳＭＰバ
ス２０上での書込みトランザクションのデータ・フェー
ズよりも前にコヒーレンシ応答が受け取った場合にシス
テム・インタフェース２４へデータを転送できるよう
に、非無視書込みトランザクションには書込みアクティ
ブ状態１５０が使用される。対応するデータが受け取っ
た後、要求エージェント１００は書込み完了状態１５４
に遷移する。書込み完了状態１５４中に、コヒーレンシ
完了応答がホーム・エージェント１０２へ送られる。そ
れ続いて、要求エージェント１００がアイドル状態１４
８に遷移する。

【００８９】無視された書込みトランザクションは、無
視書込み再発行状態１５２への遷移を介して処理され
る。無視書込み再発行状態１５２中に、要求エージェン
ト１００は、無視された書込みトランザクションをＳＭ
Ｐバス２０上で再発行する。このように、書込みデータ
を送信側プロセッサ１６から転送することができ、対応
する書込みトランザクションをプロセッサ１６によって
解除することができる。要求エージェント１００は、書
込みデータをコヒーレンシ完了と共に送信すべきかどう
かに応じて、無視書込みアクティブ状態１５６と無視書
込み完了状態１５８のどちらかに遷移する。無視書込み
アクティブ状態１５６は、書込みアクティブ状態１５０
と同様に、ＳＭＰバス２０からのデータ転送を待つため
に使用される。無視書込み完了状態１５８中に、ホーム
・エージェント１０２へコヒーレンシ完了が送られる。
それに続いて、要求エージェント１００がアイドル状態
１４８に遷移する。要求エージェント１００は、ＳＭＰ
入力待ち行列９４からトランザクションを受け取ると、
アイドル状態１４８から要求準備完了状態１４２に遷移
する。

【００９０】次に図９を参照すると、ホーム・エージェ
ント１０２に関する例示的な状態マシンを示すフローチ
ャート１６０が示されている。ホーム・エージェント１
０２は、それに対する複数の未処理の要求を処理できる
ように、フローチャート１６０で表した状態マシンの複
数の独立のコピーを含むことができる。しかし、一実施
形態によれば、複数の未処理の要求が同じコヒーレンシ
単位に影響を与えることはない。

【００９１】ホーム・エージェント１０２は、要求受取
状態１６２でコヒーレンシ要求を受け取る。この要求
は、コヒーレント要求とその他のトランザクション要求
のどちらかとして分類することができる。一実施形態に
よれば、他のトランザクション要求には、入出力読取り
要求および入出力書込み要求と、割り込み要求と、管理
要求を含めることができる。非コヒーレント要求は、状
態１６４の間にＳＭＰバス２０上でトランザクションを
送ることによって処理される。それに続いて、コヒーレ
ンシ完了が送られる。コヒーレンシ完了の受取時に、入
出力書込みトランザクションおよび割り込み許可トラン
ザクションによって、ホーム・ノード内のＳＭＰバス２
０上でデータ・トランザクションが送られる（データ専
用状態１６５）。データが転送されると、ホーム・エー
ジェント１０２はアイドル状態１６６に遷移する。別法
として、コヒーレンシ完了の受取時に、入出力読取りト
ランザクション、管理トランザクション、割り込み拒否
トランザクションによって、アイドル状態への遷移が行
われる。

【００９２】逆に、ホーム・エージェント１０２は、コ
ヒーレンシ要求を受け取ると検査状態１６８に遷移す
る。検査状態１６８は、コヒーレンシ要求の影響を受け
るコヒーレンシ単位に関してコヒーレンシ活動が進行中
であるかどうかを検出するために使用される。コヒーレ
ンシ活動が進行中である（すなわち、コヒーレンシ情報
がブロックされている）場合、ホーム・エージェント１
０２は、進行中のコヒーレンシ活動が完了するまで検査
状態１６８のままである。それに続いて、ホーム・エー
ジェント１０２は設定状態１７０に遷移する。

【００９３】設定状態１７０中に、ホーム・エージェン
ト１０２は、ブロックすべき影響を受けるコヒーレンシ
単位に対応するコヒーレンシ情報を記憶するディレクト
リ・エントリの状況を設定する。ブロック状況によっ
て、影響を受けるコヒーレンシ単位へのその後の活動の
進行が妨げられ、コンピュータ・システム１０のコヒー
レンシ・プロトコルが簡略化される。ホーム・エージェ
ント１０２は、受け取ったコヒーレンシ要求に対応する
トランザクションの読取り特性または書込み特性に応じ
て、読取り状態１７２または書込み応答状態１７４に遷
移する。

【００９４】ホーム・エージェント１０２は、読取り状
態１７２中に、読取りトランザクションに関して更新さ
れるコヒーレンシ・デマンドをスレーブ・エージェント
１０４に発行する。ホーム・エージェント１０２は、要
求エージェント１００からコヒーレンシ完了が受取られ
るまで読取り状態１７２のままであり、その後、ブロッ
ク状況クリア状態１７６に遷移する。読取りを求めるコ
ヒーレンシ要求が失敗する可能性のある実施形態では、
ホーム・エージェント１０２は、読取りトランザクショ
ンの失敗を示すコヒーレンシ完了を受け取ると、影響を
受けるディレクトリ・エントリの状態をコヒーレンシ要
求の前の状態に復元する。

【００９５】書込み状態１７４中に、ホーム・エージェ
ント１０２は要求エージェント１００へコヒーレンシ応
答を送る。ホーム・エージェント１０２は、要求エージ
ェント１００からコヒーレンシ完了が受取られるまで応
答書込み状態１７４のままである。コヒーレンシ完了と
共にデータが受け取った場合、ホーム・エージェント１
０２は書込みデータ状態１７８に遷移する。別法とし
て、ホーム・エージェント１０２は、データを含まない
コヒーレンシ完了を受け取ったときに、ブロック状況ク
リア状態１７６に遷移する。

【００９６】ホーム・エージェント１０２は、受け取っ
た書込みデータを転送するために、書込みデータ状態１
７８中にＳＭＰバス２０上で書込みトランザクションを
発行する。たとえば、書込みストリーム動作（後述）に
よって、データがホーム・エージェント１０２へ転送さ
れる。ホーム・エージェント１０２は、受け取ったデー
タを、記憶するためにメモリ２２へ送る。それに続い
て、ホーム・エージェント１０２はブロック状況クリア
状態１７６に遷移する。

【００９７】ホーム・エージェント１０２は、ブロック
状況クリア状態１７６で受け取ったコヒーレンシ要求の
影響を受けるコヒーレンシ単位に対応するコヒーレンシ
情報のブロック状況をクリアする。それに続いて、コヒ
ーレンシ情報にアクセスすることができる。非ブロック
・コヒーレンシ情報内に存在する状態は、前に受け取っ
たコヒーレンシ要求によって開始されたコヒーレンシ活
動を反映する。ホーム・エージェント１０２は、対応す
るコヒーレンシ情報のブロック状況をクリアすることに
よって、アイドル状態１６６に遷移する。ホーム・エー
ジェント１０２は、コヒーレンシ要求を受け取ると、ア
イドル状態１６６から受取要求状態１６２に遷移する。

【００９８】次に図１０を参照すると、スレーブ・エー
ジェント１０４に関する例示的な状態マシンを示すフロ
ーチャート１８０が示されている。スレーブ・エージェ
ント１０４は、受取状態１８２中にコヒーレンシ・デマ
ンドを受け取る。スレーブ・エージェント１０４は、コ
ヒーレンシ・デマンドに応答して、ＳＭＰバス２０上に
与えられるトランザクションを待機させる。このトラン
ザクションによって、キャッシュ１８およびプロセッサ
１６の内部のキャッシュの状態が、受け取ったコヒーレ
ンシ・デマンドに応じて変化する。スレーブ・エージェ
ント１０４は、このトランザクションを要求発送状態１
８４の間待機させる。

【００９９】応答発送状態１８６中に、スレーブ・エー
ジェント１０４は、トランザクションを開始した要求エ
ージェント１００へコヒーレンシ応答を送る。様々な実
施形態によれば、スレーブ・エージェント１０４が、Ｓ
ＭＰバス２０に関するトランザクションを待機させ、あ
るいはＳＭＰバス２０上のトランザクションが首尾良く
完了したときに要求発送状態１８４から応答発送状態１
８６に遷移できることに留意されたい。スレーブ・エー
ジェント１０４は、コヒーレンシ応答を送った後、アイ
ドル状態１８８に遷移する。スレーブ・エージェント１
０４は、コヒーレンシ・デマンドを受け取るとアイドル
状態１８８から受取状態１８２に遷移することができ
る。

【０１００】次に図１１ないし１４を参照すると、例示
的なコヒーレンシ要求タイプ、コヒーレンシ・デマンド
・タイプ、コヒーレンシ応答タイプ、コヒーレンシ完了
タイプをリストしたいくつかの表が示されている。図１
１ないし１４の表に示したタイプは、コンピュータ・シ
ステム１０の一実施形態によって使用することができ
る。他の実施形態は、他の数組のタイプを使用すること
ができる。

【０１０１】図１１は、コヒーレンシ要求のタイプをリ
ストした表１９０である。第１の列１９２は、下記の図
１５で使用される各要求タイプのコードをリストしたも
のである。第２の列１９４は、コヒーレンシ要求タイプ
をリストしたものであり、第３の列１９６は、コヒーレ
ンシ要求の送信元を示すものである。図１２ないし１４
では、同様な列がコヒーレンシ・デマンド、コヒーレン
シ応答、コヒーレンシ完了に使用される。「Ｒ」は要求
エージェント１００を示し、「Ｓ」はスレーブ・エージ
ェント１０４を示し、「Ｈ」はホーム・エージェント１
０２を示す。

【０１０２】リード・ツー・シェア要求は、特定のＳＭ
Ｐノードにコヒーレンシ単位が存在せず、ＳＭＰバス２
０からコヒーレンシ単位へのトランザクションの性質
上、コヒーレンシ単位への読取りアクセスが必要である
ときに実行される。たとえば、キャッシュ可能読取りト
ランザクションではリード・ツー・シェア要求が実行さ
れる。一般的に言えば、リード・ツー・シェア要求と
は、共用状態のコヒーレンシ単位のコピーを求める要求
である。同様に、リード・ツー・オウン要求とは、所有
状態のコヒーレンシ単位のコピーを求める要求である。
他のＳＭＰノード内のコヒーレンシ単位のコピーは無効
状態に変更すべきである。リード・ツー・オウン要求
は、たとえばキャッシュ可能書込みトランザクションの
キャッシュ・ミスに応答して実行することができる。

【０１０３】読取りストリームおよび書込みストリーム
とは、コヒーレンシ単位全体の読取りまたは書込みを求
める要求である。これらの動作は通常、ブロック・コピ
ー動作に使用される。プロセッサ１６およびキャッシュ
１８は、読取りストリーム要求または書込みストリーム
要求に応答して与えられたデータはキャッシュしない。
その代わり、読取りストリーム要求の場合には、コヒー
レンシ単位がプロセッサ１６へのデータとして与えら
れ、書込みストリーム要求の場合にはメモリ２２にデー
タが書き込まれる。リード・ツー・シェア要求、リード
・ツー・オウン要求、読取りストリーム要求をＣＯＭＡ
動作（たとえば、ＲＴＳ、ＲＴＯ、ＲＳ）またはＮＵＭ
Ａ動作（たとえば、ＲＴＳＮ、ＲＴＯＮ、ＲＳＮ）とし
て実行できることに留意されたい。

【０１０４】書き直し要求は、コヒーレンシ単位のホー
ム・ノードにコヒーレンシ単位が書き込まれるときに実
行される。ホーム・ノードは、コヒーレンシ単位を書き
直す許可と共に応答する。コヒーレンシ単位は次いで、
コヒーレンシ完了と共にホーム・ノードに渡される。

【０１０５】無効要求は、他のＳＭＰノード内のコヒー
レンシ単位のコピーを無効化するために実行される。無
効化要求が生成される例示的なケースは、共用または所
有されているコヒーレンシ単位への書込みストリーム・
トランザクションである。書込みストリーム・トランザ
クションではコヒーレンシ単位が更新され、したがって
他のＳＭＰノード内のコヒーレンシ単位のコピーが無効
化される。

【０１０６】入出力読取りトランザクションおよび入出
力書込みトランザクションに応答して入出力読取り要求
および入出力書込み要求が送られる。入出力トランザク
ションは非コヒーレントである（すなわち、トランザク
ションはキャッシュされず、トランザクションに対して
コヒーレンシは維持されない）。入出力ブロック・トラ
ンザクションでは、通常の入出力トランザクションより
も大きな、データの一部が転送される。一実施形態で
は、ブロック入出力動作で６４バイトの情報が転送さ
れ、それに対して非ブロック入出力トランザクションで
８バイトが転送される。

【０１０７】フラッシュ要求では、コヒーレンシ単位の
コピーが無効化される。修正されたコピーはホーム・ノ
ードへ返される。割り込み要求は、リモートＳＭＰノー
ド内の特定の装置への割り込みを知らせるために使用さ
れる。割り込みは特定のプロセッサ１６に与えることが
でき、そのプロセッサは、割り込みに応答して所定のア
ドレスに記憶されている割り込みサービス・ルーチンを
実行することができる。管理パケットは、ノード間であ
る種のリセット信号を送るために使用される。

【０１０８】図１２は、例示的なコヒーレンシ・デマン
ド・タイプをリストした表１９８である。表１９０と同
様に、表１９８には列１９２、１９４、１９６が含まれ
る。リード・ツー・シェア・デマンドは、コヒーレンシ
単位の所有者へ搬送され、それによってその所有者は要
求側ノードへデータを送る。同様に、リード・ツー・オ
ウン・デマンドおよび読取りストリーム・デマンドによ
って、コヒーレンシ単位の所有者は要求側ノードへデー
タを送る。また、リード・ツー・オウン・デマンドによ
って、所有者は所有者ノード内のコヒーレンシ単位の状
態を無効に変更する。読取りストリーム・デマンドおよ
びリード・ツー・シェア・デマンドによって、所有者ノ
ードにおける状態が（修正から）所有に変更される。

【０１０９】無効化デマンドでは、対応するコヒーレン
シ単位は転送されない。その代わり、無効化デマンドで
はコヒーレンシ単位のコピーが無効化される。最後に、
管理デマンドは管理要求に応答して搬送される。各デマ
ンドが要求エージェント１００からの要求に応答してホ
ーム・エージェント１０２によって開始されることを留
意されたい。

【０１１０】図１３は、コンピュータ・システム１０の
一実施形態によって使用される例示的な応答タイプをリ
ストした表２００である。図１１および１２と同様に、
図１３はコヒーレンシ応答に関する列１９２、１９４、
１９６を含む。

【０１１１】データ応答とは、要求されたデータを含む
応答である。所有者スレーブ・エージェントは通常、コ
ヒーレンシ要求に関するデータ応答を与える。しかし、
ホーム・エージェントは入出力読取り要求に関するデー
タを与えることができる。

【０１１２】肯定応答は、特定のコヒーレンシ要求に関
連するコヒーレンシ・デマンドが完了したことを示す。
スレーブ・エージェントは通常、肯定応答を与えるが、
ホーム・エージェントは、ホーム・ノードがコヒーレン
シ単位の所有者であるときに肯定応答を（データと共
に）与える。

【０１１３】スレーブ所有なし応答、アドレス・マップ
なし応答、エラー応答は、エラーが検出されたときにス
レーブ・エージェント１０４によって搬送される。スレ
ーブ所有なし応答は、コヒーレンシ単位の所有者および
スレーブがもはやコヒーレンシ単位を所有していないと
きにホーム・エージェント１０２によってスレーブが識
別された場合に送られる。アドレス・マップなし応答
は、所有権を主張している装置が、対応するＳＭＰバス
２０上にはないデマンドを、スレーブが受け取った場合
に、送られる。スレーブ・エージェントによって検出さ
れた他のエラー条件はエラー応答を介して示される。

【０１１４】ホーム・エージェント１０２は、スレーブ
・エージェント１０４が使用できるエラー応答以外のエ
ラー応答を与えることができる。対応する要求がホーム
・エージェント１０２によるサービスを必要としていな
いことを示すために、ホーム・エージェント１０２によ
って否定肯定（ＮＡＣＫ）および否定応答（ＮＯＰＥ）
が使用される。ＮＡＣＫトランザクションを使用して、
対応する要求がホーム・ノードによって拒否されたこと
を示すことができる。たとえば、割り込み要求は、受取
側ノードによって割り込みが拒否された場合にＮＡＣＫ
を受け取る。受取側ノードによって割り込みが受け入れ
られた場合には肯定応答（ＡＣＫ）が搬送される。ＮＯ
ＰＥトランザクションは、受取側ノードによって記憶さ
れていないコヒーレンシ単位のための対応するフラッシ
ュ要求が搬送されたことを示すために使用される。

【０１１５】図１４は、コンピュータ・システム１０の
一実施形態による例示的なコヒーレンシ完了タイプを示
す表２０２である。図１４は、図１１ないし１３と同様
に、コヒーレンシ完了に関する列１９２、１９４、１９
６を含む。

【０１１６】データなしの完了は、特定の要求が完了し
たことを示す、要求エージェント１００からホーム・エ
ージェント１０２への信号として使用される。ホーム・
エージェント１０２は、これに応答して、対応するコヒ
ーレンシ情報をブロック解除する。ＳＭＰバス２０上の
異なるトランザクションに対応する２種類のデータ完了
が含まれている。一方のタイプの再発行トランザクショ
ンでは、ＳＭＰバス２０上でデータ・フェーズしか使用
されない。この再発行トランザクションは、一実施形態
では入出力書込みトランザクションおよび割り込みトラ
ンザクションに使用することができる。他方のタイプの
再発行トランザクションではアドレス・フェーズとデー
タ・フェーズの両方が使用される。書込みストリームや
書き直しなどのコヒーレント書込みは、アドレス・フェ
ーズとデータ・フェーズの両方を含む再発行トランザク
ションを使用することができる。最後に、要求された状
態を得ることに失敗した読取り要求に関する、失敗を示
す完了が含まれている。

【０１１７】次に図１５を参照すると、ＳＭＰバス２０
上の様々なトランザクションに対するコヒーレンシ活動
を示す表２１０が示されている。表２１０は、他のＳＭ
Ｐノード１２へ要求を送らせるトランザクションを示
す。ＳＭＰノード内で完了するトランザクションは示さ
れていない。列内の「−」は、特定の行内で考えられる
ケースではその列に関して実行される活動がないことを
示す。要求エージェント１００によってＳＭＰバス２０
上で受取られるトランザクションを示すトランザクショ
ン列２１２が含まれている。ＭＴＡＧ列２１４は、トラ
ンザクションに対応するアドレスによってアクセスされ
るコヒーレンシ単位のＭＴＡＧの状態を示す。図の状態
は、前述のＭＯＳＩ状態と「ｎ」状態とを含む。「ｎ」
状態は、コヒーレンシ単位が、トランザクションが開始
されたＳＭＰノードではＮＵＭＡモードでアクセスされ
ることを示す。したがって、コヒーレンシ単位のローカ
ル・コピーは要求側ノード・メモリには記憶されない。
その代わり、コヒーレンシ単位は、ホームＳＭＰノード
（または所有者ノード）から転送され、メモリ２２に記
憶されずに要求側プロセッサ１６またはキャッシュ１８
へ送られる。

【０１１８】要求列２１６は、トランザクションのアド
レスによって識別されるホーム・エージェントへ送られ
るコヒーレンシ要求をリストしたものである。ホーム・
エージェント１０２は、列２１６にリストしたコヒーレ
ンシ要求を受け取ると、ディレクトリ６６に記録されて
いる要求側ノードのコヒーレンシ単位の状態を検査す
る。Ｄ列２１８は、要求側ノードに関して記録されるコ
ヒーレンシ単位の現状態をリストしたものであり、Ｄ’
列２２０は、受け取ったコヒーレンシ要求に応答してホ
ーム・エージェント１０２によって更新された、要求側
ノードに関して記録されるコヒーレンシ単位の状態をリ
ストしたものである。ホーム・エージェント１０２は、
コヒーレンシ単位の所有者への第１のコヒーレンシ・デ
マンドと、コヒーレンシ単位の共用コピーを維持してい
るノードへの追加コヒーレンシ・デマンドを生成するこ
とができる。所有者へ送られるコヒーレンシ・デマンド
を列２２２に示し、それに対して共用ノードへ送られる
コヒーレンシ・デマンドを列２２４に示す。さらに、ホ
ーム・エージェント１０２は要求側ノードへコヒーレン
シ応答を送ることができる。ホーム・エージェント応答
を列２２６に示す。

【０１１９】コヒーレンシ単位の所有者として示された
ＳＭＰノード内のスレーブ・エージェント１０４は、列
２２８に示したようにコヒーレンシ応答を送る。共用ノ
ードとして示されたノード内のスレーブ・エージェント
１０４は、受け取ったコヒーレンシ・デマンドで示され
た状態変化を実行した後に、列２３０に示したコヒーレ
ンシ応答を用いて、列２２４に示したコヒーレンシ・デ
マンドに応答する。

【０１２０】要求エージェント１００は、適当な数のコ
ヒーレンシ応答を受け取ると、ホーム・エージェント１
０２へコヒーレンシ完了を送る。様々なトランザクショ
ンに使用されるコヒーレンシ完了を列２３２に示す。

【０１２１】一例を挙げると、行２３４は、対応するＭ
ＴＡＧ状態が無効であるＳＭＰバス２０上のリード・ツ
ー・シェア・トランザクションに対するコヒーレンシ活
動を示す。対応する要求エージェント１００は、リード
・ツー・シェア・トランザクションに関連付けられたグ
ローバル・アドレスで識別されたホーム・ノードへリー
ド・ツー・シェア・コヒーレンシ要求を送る。行２３４
に示したケースでは、ホーム・ノードのディレクトリ
は、要求側ノードがデータを無効状態で記憶しているこ
とを示す。要求側ノードに関するホーム・ノードのディ
レクトリ内の状態は共用に更新され、ホーム・エージェ
ント１０２により、ディレクトリによって所有者として
示されたノードへリード・ツー・シェア・コヒーレンシ
・デマンドが送られる。トランザクションが共用状態を
得ようとするので、共用者へはデマンドは送られない。
所有者ノード内のスレーブ・エージェント１０４は、コ
ヒーレンシ単位に対応するデータを要求側ノードへ送
る。要求側ノード内の要求エージェント１００は、デー
タを受け取るとホーム・ノード内のホーム・エージェン
ト１０２へコヒーレンシ完了を送る。したがって、トラ
ンザクションが完了する。

【０１２２】Ｄ列２１８に示した状態がＭＴＡＧ列２１
４の状態に合致しないことがあることに留意されたい。
たとえば、行２３６は、ＭＴＡＧ列２１４では無効状態
のコヒーレンシ単位を示す。しかし、Ｄ列２１８内の対
応する状態は、修正でも、あるいは所有でも、あるいは
共用でもよい。そのような状況が発生するのは、コヒー
レンシ単位への現トランザクションに関するＭＴＡＧ６
８へのアクセスがアドレス・バス５８上で実行されると
きに、コヒーレンシ単位に関する要求側ノードからの前
のコヒーレンシ要求がコンピュータ・システム１０内で
未処理であるときである。しかし、特定のアクセス時に
ディレクトリ・エントリがブロックされるので、未処理
の要求は、現要求によるディレクトリ６６のアクセスよ
りも前に完了する。このため、生成されるコヒーレンシ
・デマンドは、（ディレクトリがアクセスされるときの
ＭＴＡＧ状態に合致する）ディレクトリ状態に依存す
る。行２３６に示した例では、コヒーレンシ単位が現
在、要求側ノードに存在していることをディレクトリが
示しているので、リード・ツー・シェア要求は、単に要
求側ノード内のＳＭＰバス２０上で読取りトランザクシ
ョンを再発行することによって完了することができる。
したがって、ホーム・ノードは、応答カウント１を含
め、要求に肯定応答し、それに続いて要求側ノードは読
取りトランザクションを再発行することができる。さら
に、表２１０には多数のタイプのトランザクションがリ
ストされているが、コンピュータ・システム１０の様々
な実施形態に応じて他のトランザクションを使用できる
ことに留意されたい。

【０１２３】事前取り出し 次に図１６を参照すると、ＳＭＰノード１２Ａの特定の
一実施形態のブロック図が示されている。他の特定の実
施形態も可能である。図１６に示したように、ＳＭＰノ
ード１２Ａは、（点線で囲んだ）システム・インタフェ
ース２４と、図３に示したのと同様なサブノード５０Ａ
および５０Ｂとを含む。話を簡単にするために、図３に
示したサブノード５０Ａおよび５０Ｂの実施上のある詳
細は図１６では省略されている。図１６では、システム
・インタフェース２４は、コントローラ・サブノード３
００とスヌーパ・サブノード３０２とを含む複数のサブ
ノードとして示されている。コントローラ・サブノード
３００はネットワーク１４ならびにＳＭＰバス２０に結
合され、それに対してスヌーパ・サブノード３０２はＳ
ＭＰバス２０に結合される。スヌーパ・サブノード３０
２とコントローラ・サブノード３００との間にＭＴＡＧ
ミス線３０４が結合される。

【０１２４】一般的に言えば、コントローラ・サブノー
ド３００は、ＳＭＰノード１２Ａとネットワーク１４と
の間で通信を行うように構成される。スヌーパ・サブノ
ード３０２は、追加ＭＴＡＧデータを記憶するように構
成される。ＳＭＰノード１２Ａの様々な構成は、サブノ
ード５０のメモリ部分５６に含まれるメモリの量と、Ｍ
ＴＡＧデータを記憶する際に使用されるコントローラ・
サブノードまたはスヌーパ・サブノード上で構成できる
メモリ・モジュールの数に応じて、零個以上のスヌーパ
・サブノード３０２を含むことができる。一実施形態で
は、ＳＭＰノード１２Ａないし１２Ｄに最大で３つのス
ヌーパ・サブノード３０２を含めることができる。特定
の一実施形態では、コントローラ・サブノード３００お
よびスヌーパ・サブノード３０２はそれぞれ、（サブノ
ード５０Ａおよび５０Ｂに関する図３の議論と同様な）
ＳＭＰバス２０を備えるバックプレーンに挿入できる別
々のプリント回路ボードを備える。本明細書では、サブ
ノードの語は、より大きな機能の一部を実施する論理回
路のブロックを示すために使用される。たとえば、コン
トローラ・サブノード３００およびスヌーパ・サブノー
ド３０２は、システム・インタフェース２４の一実施形
態を実施する。

【０１２５】コントローラ・サブノード３００は、デー
タ・コントローラ３０６とアドレス・コントローラ３０
８とを含む。データ・コントローラ３０６は、図５に示
したように入力データ待ち行列８８と出力データ待ち行
列９０と、待ち行列を管理する制御論理とを含むことが
できる。アドレス・コントローラ３０８は、要求エージ
ェント１００と、ホーム・エージェント１０２と、スレ
ーブ・エージェント１０４と、図５に示した残りの入力
待ち行列および出力待ち行列とトランザクション・フィ
ルタ９８とを含むことができる。アドレス・コントロー
ラ３０８には、ディレクトリ６６と、変換記憶域６４
と、ＭＴＡＧ記憶域３１０Ａが結合される。ＭＴＡＧ記
憶域３１０Ａは、図５に示したようにＭＴＡＧ６８の一
部を備える。スヌーパ・サブノード３０２には追加ＭＴ
ＡＧ記憶域３１０Ｂが含まれる。スヌーパ・サブノード
３０２はさらに、アドレス・コントローラ３１２を含
む。

【０１２６】特定のコヒーレンシ単位に対応するＭＴＡ
Ｇは、１つのＭＴＡＧ記憶域３１０に記憶される。ＳＭ
Ｐバス２０上にトランザクションが与えられると、各サ
ブノード３００または３０２は、トランザクションの影
響を受けるコヒーレンシ単位に対応するＭＴＡＧがその
サブノードに記憶されているかどうかを判定し、ＭＴＡ
Ｇを記憶しているサブノードが、無視信号７０を適当に
アサートまたはアサート解除することによって応答す
る。ＭＴＡＧに記憶されているアクセス権が、トランザ
クションが継続できることを示している場合、無視信号
７０はアサート解除される。逆に、ＭＴＡＧに記憶され
ているアクセス権が、まずネットワーク上でコヒーレン
シ活動を実行しなければならないことを示している場
合、無視信号７０がアサートされる。

【０１２７】スヌーパ・サブノード３０２は、必要に応
じて無視信号７０をアサートするだけでなく、ＭＴＡＧ
ミス線３０４上でＭＴＡＧミス信号をアサートする。コ
ントローラ・サブノード３００は、ＭＴＡＧミス線３０
４がアサートされたことを検出し、それによって、ＳＭ
Ｐノードによって維持されているアクセス権がトランザ
クションを完了するには不十分であることを、トランザ
クションに対応するＭＴＡＧが示しているために、無視
信号７０がアサートされていることを知る。たとえば、
読取り専用アクセス権が維持されているコヒーレンシ単
位への書込みトランザクションの結果として、無視信号
７０およびＭＴＡＧミス線３０４がアサートされる。Ｍ
ＴＡＧミス線３０４が含まれるのは、無視信号７０が、
ＳＭＰバス２０に取り付けられた他の装置によって他の
理由のためにアサートできるものであるからである。コ
ントローラ・サブノード３００は、（影響を受けるコヒ
ーレンシ単位を事前に取り出すためにコヒーレンシ活動
を開始することのできる）ＭＴＡＧミス理由と（装置の
入力待ち行列内の記憶空間がトランザクションには不十
分であることなど）その他の理由を区別する。

【０１２８】コントローラ・サブノード３００は、無視
信号７０がアサートされ（コヒーレンシ単位へのアクセ
ス権がスヌーパ・サブノード３０２に記憶されている場
合に、アサートされたＭＴＡＧミス信号を受け取る）
と、ネットワーク１４上でコヒーレンシ活動を開始し、
無視されているトランザクションに必要なアクセス権を
得る。開始されるコヒーレンシ活動は１つには、コンピ
ュータ・システム１０内の同じサブノード５０からの他
のトランザクションのうちで未処理のものがある（すな
わち、コヒーレンシ活動が開始されたがまだ完了してい
ない）かどうかに依存する。同じサブノード５０からの
他のトランザクションのうちで未処理のものがないとき
に開始される例示的な１組のコヒーレンシ活動につい
て、上記の図１５で説明する。コントローラ・サブノー
ド３００は、コヒーレンシ活動が完了すると、ＳＭＰバ
ス２０上で再発行トランザクションを実行する。それに
続いて、ＳＭＰバス２０上でトランザクションが完了す
る。

【０１２９】一方、無視信号７０がアサートされたトラ
ンザクションは、トランザクションを開始したサブノー
ド５０からの唯一の未処理のトランザクションではない
ことがある。実行中のコヒーレンシ活動のために他のト
ランザクションが未処理である場合、アドレス・コント
ローラ３０８は、トランザクションに対応するＭＴＡＧ
状態にかかわらずに無視信号７０をアサートする。アド
レス・コントローラ３０８は、ＭＴＡＧミス信号３０４
を調べて、同じサブノード５０からの前のトランザクシ
ョンが未処理であってもトランザクションに対してコヒ
ーレンシ活動を開始できるかどうかを判定する。例示的
な１組の事前取り出しコヒーレンシ活動を下記に示す
（図１９）。

【０１３０】本明細書では、再発行トランザクション
は、無視されたトランザクションに関してコヒーレンシ
活動を実行した結果として、あるいは同じサブノード５
０からの前のトランザクションが完了した結果として実
行されるトランザクションである。再発行トランザクシ
ョンによって、無視されたトランザクションがＳＭＰノ
ード１２Ａ内で完了する。一実施形態では、ＳＭＰバス
２０はタグ付き分割トランザクション・バスであり、こ
のバスでは、アドレス・フェーズおよび対応するデータ
・フェーズが、トランザクションのアドレス・フェーズ
の開始側によって割り当てられるタグで識別される。そ
のような実施形態では、再発行トランザクションは一般
に、無視されたトランザクションのタグ（またはトラン
ザクションＩＤ）を使用する。しかし、同じサブノード
５０Ａないし５０Ｂからの第１のトランザクションに対
してずれた順序で第２のトランザクションに関するデー
タが返される場合、コントローラ・サブノード３００
は、コントローラ・サブノード３００によって割り当て
られたタグを使用して第２のトランザクションに関する
再発行トランザクションを実行することができる。第１
のトランザクションが完了すると、コントローラ・サブ
ノード３００は、最初のタグを使用して第２のトランザ
クションを再発行し、第２のトランザクションを完了す
ることができる。本明細書では、再発行トランザクショ
ンを実行する動作を「再発行」と呼ぶ。

【０１３１】アドレス・コントローラ３１２は、ＳＭＰ
バス２０とのインタフェースをとり、ＭＴＡＧ記憶域３
１０Ｂを管理し、無視信号７０をアサートする際にＭＴ
ＡＧミス信号３０４をアサートする。したがって、アド
レス・コントローラ３１２に必要な機能は、アドレス・
コントローラ３０８に必要な機能のサブセットである。
アドレス・コントローラ３１２は、ＭＴＡＧ記憶域３１
０を管理し、ＭＴＡＧ記憶域３１０に表されたコヒーレ
ンシ単位へのアクセスに応答するのに必要な機能しか含
むことができない。別法として、アドレス・コントロー
ラ３１２はアドレス・コントローラ３０８と同じであっ
てよい。アドレス・コントローラ３１２内に含まれる構
成レジスタは、アドレス・コントローラ３１２がコント
ローラ・サブノード３００ではなくスヌーパ・サブノー
ド３０２として動作するように設定することができる。
さらに、スヌーパ・サブノード３０２はコントローラ・
サブノード３００と同じであってよい。しかし、構成レ
ジスタの設定が、サブノードがスヌーパ・サブノードで
あることを示しているので、サブノードの一部分は動作
中アイドル状態のままである。

【０１３２】次に図１７を参照すると、アドレス・コン
トローラ３０８の一実行の一部のブロック図が示されて
いる。要求エージェント１００が示されている（再発行
ロジック３２０および要求・応答制御装置３２２で表さ
れている）。さらにＳＭＰ入力待ち行列９４、ＳＭＰ
ＰＩＱ９６、ＳＭＰ出力待ち行列９２、トランザクショ
ン・フィルタ９８も示されている。トランザクション・
フィルタ９８は、ＳＭＰバス２０、ＳＭＰ入力待ち行列
９４、ＳＭＰ ＰＩＱ９６、要求・応答制御装置３２２
に結合される。ＳＭＰ入力待ち行列９４およびＳＭＰ
ＰＩＱ９６は要求・応答制御装置３２２にも結合され
る。要求・応答制御装置３２２と再発行ロジック３２０
は共に、ＳＭＰ出力待ち行列９２に結合される。再発行
ロジック３２０は、ＳＭＰバス２０および要求・応答制
御装置３２２に結合される。

【０１３３】無視信号７０がアサートされた、ＳＭＰバ
ス２０上に与えられた各トランザクションは、後で再発
行できるように再発行ロジック３２０によって記憶され
る。前述のように、無視信号７０は、影響を受けるコヒ
ーレンシ単位に対するアクセス権ではトランザクション
がローカルに完了できない場合にアサートすることがで
きる。さらに無視信号７０は、同じサブノード５０から
の前のトランザクションが再発行ロジック３２０内で未
処理である場合にアサートすることもできる。さらに、
無視信号７０は他の理由（入力待ち行列が満杯であるこ
となど）でアサートすることもできる。

【０１３４】再発行ロジック３２０は複数の再発行待ち
行列３２４Ａないし３２４Ｎを含む。ＳＭＰノード内の
各サブノード５０に１つの再発行待ち行列３２４Ａない
し３２４Ｎが割り当てられる。対応するサブノード５０
からのトランザクションに関するトランザクションＩＤ
は、割り当てられた再発行待ち行列３２４Ａないし３２
４Ｎに記憶される。割り当てられた再発行待ち行列３２
４Ａないし３２４Ｎ内に他のトランザクションが表され
ていない場合、ＳＭＰバス２０上に与えられたトランザ
クションは、割り当てられた再発行待ち行列３２４Ａな
いし３２４Ｎの先頭に記憶される。再発行待ち行列３２
４Ａないし３２４Ｎの先頭は図１７では「Ｈ」と示され
ている。一方、割り当てられた再発行待ち行列３２４Ａ
ないし３２４Ｎ内に他のトランザクションが表されてい
る場合、トランザクションＩＤは、割り当てられた再発
行待ち行列３２４Ａないし３２４Ｎの終わりに付加され
る。トランザクションＩＤの第１の部分が、対応するト
ランザクションを開始したサブノード５０を識別し、ト
ランザクションＩＤの第２の部分が、同じサブノード３
５０から開始された他のトランザクションに関するトラ
ンザクションを識別することに留意されたい。トランザ
クションＩＤの第２の部分は再発行待ち行列３２４に記
憶することができ、それに対してトランザクションＩＤ
の第１の部分は、その特定のトランザクションＩＤが記
憶されている再発行待ち行列に固有のものである。

【０１３５】再発行待ち行列３２４に表されたトランザ
クションに対応する詳細を記憶するトランザクションＲ
ＡＭ３２６が再発行ロジック３２０内で使用される。ト
ランザクションＲＡＭ３２６内の記憶位置は可能な各ト
ランザクションＩＤに割り振られ、そのため、所与のト
ランザクションに割り当てられたトランザクションＩＤ
を使用してそのトランザクションの情報を見つけること
ができる。トランザクションＲＡＭ３２６に記憶されて
いる情報には、アドレスと、トランザクションのタイプ
と、トランザクションに関するコヒーレンシ活動が進行
中であることを示すアクティブ・ビットが含まれる。ト
ランザクションに関するコヒーレンシ活動が完了する
と、アクティブ・ビットがクリアされる。コヒーレンシ
活動が必要とされない（たとえば、同じサブノード５０
からの前のトランザクションが無視されたためにトラン
ザクションが無視されている）場合、アクティブ・ビッ
トはただちにクリアされる。あるトランザクションに関
するアクティブ・ビットがクリアされており、かつ
（ｉ）そのトランザクションが再発行待ち行列３２４Ａ
ないし３２４Ｎの先頭にあり、あるいは（ii）そのトラ
ンザクションの前のトランザクションがすでに再発行さ
れている（たとえば、ＳＭＰ出力待ち行列９２内に置か
れている）場合、そのトランザクションは再発行される
資格がある。このように、特定のサブノード５０内で送
られたトランザクションは順序正しく再発行される。ト
ランザクションは、首尾良く再発行された（すなわち、
そのトランザクションがＳＭＰバス２０上に与えられ無
視信号７０がアサート解除された）後、対応する再発行
待ち行列３２４からそのトランザクションを破棄するこ
とができる。完了したトランザクションの後に続くトラ
ンザクションは順方向にシフトされ、それによって、再
発行待ち行列３２４Ａないし３２４Ｎ内の残りのトラン
ザクションのうちの第１のトランザクションが待ち行列
の先頭になる。特定の一実施形態では、各トランザクシ
ョンごとのアクティブ・ビットは、トランザクションＲ
ＡＭ３２６の外部の別々の記憶域に記憶される。それに
よって、他の論理ブロックは、トランザクションＲＡＭ
３２６に記憶されている情報よりも容易にアクティブ・
ビットにアクセスすることができる。

【０１３６】再発行ロジック３２０内に制御装置３２８
が含まれる。制御装置３２８は、再発行待ち行列３２４
およびトランザクションＲＡＭ３２６を管理する。ま
た、制御装置３２８は、再発行に関するトランザクショ
ンを選択し、そのトランザクションをＳＭＰ出力待ち行
列９２内に置く。さらに、制御装置３２８は、下記で詳
しく述べるように要求応答制御装置３２２と通信する。

【０１３７】要求応答制御装置３２２は、コヒーレンシ
要求の実行に関するトランザクションをＳＭＰ入力待ち
行列９４から選択すると、そのトランザクションＩＤを
制御装置３２８へ送る。制御装置３２８は、そのトラン
ザクションが適当な再発行待ち行列３２４の先頭にある
かどうかを判定し、判定の表示を要求応答制御装置３２
２に伝達する。トランザクションが、対応する再発行待
ち行列３２４Ａないし３２４Ｎの先頭にある場合、表２
１０（図１５）に従ってコヒーレンシ要求が送られる。
逆に、トランザクションが、対応する再発行待ち行列３
２４Ａないし３２４Ｎの先頭にはない場合、下記の図１
９に示した事前取り出しコヒーレンシ活動表に従って事
前取り出しコヒーレンシ要求が発行される。

【０１３８】要求応答制御装置３２２は、入力ヘッダ待
ち行列８４からコヒーレンシ応答を受け取る。要求応答
制御装置３２２は、コヒーレンシ応答を受け取ると、再
び制御装置３２８と通信し、対応するトランザクション
が、そのトランザクションが表されている再発行待ち行
列３２４Ａないし３２４Ｎの先頭にあるかどうかを判定
する。トランザクションが対応する再発行待ち行列の先
頭にある場合は、応答と共に受け取ったデータと共に再
発行することができる。しかし、トランザクションが、
対応する再発行待ち行列３２４Ａないし３２４Ｎの先頭
にはない場合、そのトランザクションに関するコヒーレ
ンシ活動は、同じサブノード５０からの前のトランザク
ションに対してずれた順序で完了する。要求応答制御装
置３２２は、早期完了方式を介してずれた順序の完了に
応答する。言い換えれば、早期完了方式では、特定のト
ランザクションに関するコヒーレンシ活動がずれた順序
で完了するときに、受け取ったデータが並べ換えられ
る。早期完了方式は、事前取り出しが実行される送信元
トランザクションに依存する。

【０１３９】特定の一実行では、早期完了方式は下記の
うちの１つを含む。

【０１４０】（ｉ）ドロップ−受け取ったデータが破棄
され、トランザクションＲＡＭ３２６内のアクティブ・
ビットがクリアされる。それに続いて、トランザクショ
ンが再発行され、その再発行時に必要なコヒーレンシ活
動が実行される。

【０１４１】（ii）書込み−受け取ったデータが、最初
のトランザクションと同じトランザクションＩＤでは識
別されない独立のトランザクションを介してローカル・
ノード内のメモリに記憶される。トランザクションＲＡ
Ｍ３２６内のアクティブ・ビットがクリアされる。再発
行時に、データをローカル・メモリに記憶することがで
き、トランザクションはローカルに完了することができ
る。そうでない場合は、その時点でコヒーレンシ活動を
実行することができる。

【０１４２】（iii)クリア−トランザクションＲＡＭ３
２６内のアクティブ・ビットがクリアされる。事前取り
出しコヒーレンシ要求に応答してデータが返されること
はない。

【０１４３】トランザクション・フィルタ９８が、ＳＭ
Ｐ入力待ち行列９４にどのトランザクションが置かれて
いるかを判定することに留意されたい。したがって、ト
ランザクション・フィルタ９８は、コヒーレンシ活動を
必要とするトランザクションが他の理由（たとえば、同
じサブノード５０からの前のトランザクションが無視さ
れ依然として未処理である）で無視されている場合で
も、ＭＴＡＧミス線３０４を受け取ってそのようなトラ
ンザクションを検出する。トランザクション・フィルタ
９８は、ＳＭＰ入力待ち行列９４およびＳＭＰ ＰＩＱ
９６が空である場合、要求応答制御装置３２２へトラン
ザクションを直接搬送することができる。そうでない場
合、トランザクションは適当な待ち行列に置かれる。し
かし、無視されているトランザクションは、ＳＭＰバス
２０から直接、再発行ロジック３２０内に格納される。
したがって、トランザクションは常に、コヒーレンシ活
動を開始するトランザクションが要求応答制御装置３２
２によって受け取ったときに再発行ロジック３２０内に
表される。さらに、トランザクションは、ＳＭＰバス２
０からの受取時には、対応する再発行待ち行列３２４Ａ
ないし３２４Ｎの先頭に存在できないが、要求応答制御
装置３２２による受取時には再発行待ち行列３２４Ａな
いし３２４の先頭に存在することができる。

【０１４４】次に図１８を参照すると、トランザクショ
ンの受取時に要求応答制御装置３２２によって実行され
る活動を示すフローチャート３４０が示されている。決
定ボックス３４２に示したように、要求応答制御装置３
２２は、再発行ロジック３２０と通信し、トランザクシ
ョンが、対応する再発行待ち行列３２４Ａないし３２４
Ｎの先頭にあるかどうかを判定する。そうである場合、
トランザクションは、図１５に示した表２１０に従って
処理される（ステップ３４４）。しかし、トランザクシ
ョンが、対応する再発行待ち行列３２４Ａないし３２４
Ｎの先頭にはない場合、要求応答制御装置３２２は、そ
のトランザクションのために事前取り出しコヒーレンシ
要求を実行することができるかどうかを判定する（決定
ボックス３４６）。ある種のトランザクション（すなわ
ち、割り込みトランザクション）は事前取り出しされな
い。下記の図１９は、一実施形態による、事前取り出し
方法が定義されている各トランザクションごとの例示的
な事前取り出し方法を示す。トランザクションに関する
事前取り出し方法が定義されていない場合、要求応答制
御装置３２２は、そのトランザクションが対応する再発
行待ち行列３２４Ａないし３２４Ｎの先頭に到達するま
で、コヒーレンシ要求を実行しない（ステップ３４
８）。別法として、事前コヒーレンシ要求は、定義され
た事前取り出し方法に応答して搬送される（ステップ３
５０）。

【０１４５】次に図１９を参照すると、コンピュータ・
システム１０の特定の一実施形態による例示的な１組の
事前取り出し方法を示す表３６０が示されている。他の
事前取り出し方法も可能である。図１５の表２１０内の
同じ番号の列と同様な列２１２、２１４、２１８、２２
０、２２２、２２４、２２６、２２８、２３０および２
３２が示されている。しかし、表３６０は、表２１０の
列２１６にリストされたコヒーレンシ要求ではなく、事
前取り出しコヒーレンシ要求列３６２を含む。また、表
３６０は早期完了方式列３６４を含む。

【０１４６】列３６２にリストされた事前取り出しコヒ
ーレンシ要求は、列２１２にリストされたトランザクシ
ョンが、対応する再発行待ち行列３２４Ａないし３２４
Ｎの先頭にない場合に、そのトランザクションに応答し
て要求応答制御装置３２２によって搬送される。いくつ
かのトランザクションでは、事前取り出し要求は、表２
１０にリストされた通常のコヒーレンシ要求と同じであ
る。一方、他のあるトランザクションは、通常のコヒー
レンシ要求とは異なる事前取り出しコヒーレンシ要求を
有する。たとえば、読取りストリーム（ＲＳ）トランザ
クションは、リード・ツー・シェア（ＲＴＳ）事前取り
出しコヒーレンシ要求（たとえば、行３６６）とＲＳ通
常コヒーレンシ要求とを有する。同様に、書込みストリ
ーム（ＷＳ）トランザクションは、リード・ツー・オウ
ン（ＲＴＯ）事前取り出しコヒーレンシ要求（たとえ
ば、行３６８）とＷＳ通常コヒーレンシ要求とを有す
る。

【０１４７】最後に、列３６４は、事前取り出しコヒー
レンシ要求の結果として、トランザクションが対応する
再発行待ち行列３２４Ａないし３２４Ｎの先頭に到達す
る前にコヒーレンシ応答が行われる場合に適用される早
期完了方式をリストしたものである。列３６４の文字
「Ｄ」はドロップ早期完了方式に対応する。同様に、列
３６４の文字「Ｗ」は書込み早期完了方式に対応し、文
字「Ｃ」はクリア早期完了方式に対応する。

【０１４８】代替実施形態では、ドロップ早期完了方式
をストア早期完了方式で置き換えられることに留意され
たい。ストア早期完了方式では、事前に取り込まれたデ
ータは、システム・インタフェース２４内のバッファに
保持される。データは、（たとえば、バッファ内のコヒ
ーレンシ単位を無効化または更新することによって）そ
のコヒーレンシ単位に対する他のトランザクションおよ
びコヒーレンシ活動に対してコヒーレントに維持され
る。このように、対応するトランザクションが再発行待
ち行列の先頭に達したときにデータを使用することがで
きる。

【０１４９】上記の例示的な実施形態ではＳＭＰノード
１２について説明したが、一般的に言えば、コンピュー
タ・システム１０の実施形態は１つまたは複数の処理ノ
ードを含むことができる。本明細書では、処理ノード
は、少なくとも１つのプロセッサと対応するメモリとを
含む。また、他の処理ノードと通信する回路も含まれ
る。コンピュータ・システム１０の実施形態に複数の処
理ノードが含まれるとき、処理ノード内の対応するメモ
リは分散共用メモリを形成する。処理ノードはリモート
処理ノードまたはローカル処理ノードと呼ぶことができ
る。処理ノードは、特定のプロセッサを含まない場合、
その特定のプロセッサに対してリモート処理ノードであ
る。逆に、特定のプロセッサを含む処理ノードは、その
特定のプロセッサのローカル処理ノードである。さら
に、本明細書ではサブノード５０について詳しく説明し
たことに留意されたい。しかし、一般的に言えば、処理
サブノードは、少なくとも１つのプロセッサを含むサブ
ノードである。

【０１５０】上記の開示によって、グローバル・トラフ
ィックを必要とするが順序付けのためにローカルには実
行されないトランザクションに応答して事前取り出しを
実行する分散共用メモリ・コンピュータ・システムにつ
いて説明した。グローバル・コヒーレンシ活動のための
遅延が順序付け制約のための遅延と並行して経験できる
ので有利である。それによって、コンピュータ・システ
ムの性能を向上させることができる。

【０１５１】当業者には、上記の開示を完全に理解した
後に多数の変形形態および修正形態が明らかになろう。
たとえば、本明細書に示した様々なブロックおよび構成
要素はハードウェア実施形態に関して説明したが、代替
実施形態では、ハードウェア機能のすべてまたは一部を
ソフトウェアで実施することができる。特許請求の範囲
は、すべてのそのような変形形態および修正形態を包含
するものと解釈されるものである。

【図面の簡単な説明】

【図１】 マルチプロセッサ・コンピュータ・システム
のブロック図である。

【図２】 図１に示したコンピュータ・システムの一実
施形態によってサポートされる非一様メモリ・アーキテ
クチャを示す概念ブロック図（ａ）と、図１に示したコ
ンピュータ・システムの一実施形態によってサポートさ
れるキャッシュ専用メモリ・アーキテクチャを示す概念
ブロック図（ｂ）である。

【図３】 図１に示した対称型多重処理ノードの一実施
形態のブロック図である。

【図４】 図３に示したディレクトリの一実施形態に記
憶された例示的なディレクトリ・エントリを示す図であ
る。

【図５】 図１に示したシステム・インタフェースの一
実施形態のブロック図である。

【図６】 要求エージェントとホーム・エージェントと
スレーブ・エージェントとの間の通常のコヒーレンシ動
作に応答して実行される活動を示す図である。

【図７】 プロセッサからのリード・ツー・オウン要求
に応答して実行される例示的なコヒーレンシ動作を示す
図である。

【図８】 図５に示した要求エージェントの一実施形態
に関する例示的な状態マシンを示すフローチャートであ
る。

【図９】 図５に示したホーム・エージェントの一実施
形態に関する例示的な状態マシンを示すフローチャート
である。

【図１０】 図５に示したスレーブ・エージェントの一
実施形態に関する例示的な状態マシンを示すフローチャ
ートである。

【図１１】 システム・インタフェースの一実施形態に
よる要求タイプをリストした表である。

【図１２】 システム・インタフェースの一実施形態に
よるデマンド・タイプをリストした表である。

【図１３】 システム・インタフェースの一実施形態に
よる応答タイプをリストした表である。

【図１４】 システム・インタフェースの一実施形態に
よる完了タイプをリストした表である。

【図１５】 システム・インタフェースの一実施形態に
よる、プロセッサによって実行される様々な動作に応答
して実行されるコヒーレンシ動作を表す表である。

【図１６】 図１に示した対称型多重処理ノードの特定
の実施形態のブロック図である。

【図１７】 図１６に示した対称型多重処理ノードに示
したシステム・インタフェースの特定の実施形態の一部
のブロック図である。

【図１８】 トランザクションに応答してシステム・イ
ンタフェース内で実行される活動を示すフローチャート
である。

【図１９】 図１に示したコンピュータ・システムの一
実施形態による、様々なトランザクションに応答して実
行される例示的な事前取り出し活動を示す表である。

【符号の説明】

１０ コンピュータ・システム １２ ＳＭＰノード １４ ポイント・ツー・ポイント・ネットワーク １６ プロセッサ １８ 外部キャッシュ ２０ ＳＭＰバス ２２ メモリ ２４ システム・インタフェース ２６ 入出力インタフェース

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成９年１２月４日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図４】

【図６】

【図１】

【図７】

【図１２】

【図２】

【図１０】

【図１１】

【図１３】

【図３】

【図５】

【図１４】

【図８】

【図９】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

───────────────────────────────────────────────────── フロントページの続き (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ. (72)発明者 ポール・エヌ・ローウェンステイン アメリカ合衆国・94301・カリフォルニア 州・パロ アルト・チャニング アヴェニ ュ・919 (72)発明者 モニカ・シー・ウォン−チャン アメリカ合衆国・01742・マサチューセッ ツ州・コンコード・ターベル スプリング ス ロード・73

Claims (21)

【特許請求の範囲】
1. 【請求項１】 多重処理システム内でデータを事前に取
   り出す装置であって、 トランザクションを実行するように構成された第１の処
   理サブノードと、 前記第１の処理サブノードからトランザクションを受け
   取るように結合され、前記第１のトランザクションに応
   答してシステム・インタフェース自体によって開始され
   たコヒーレンシ活動が未処理である場合に、前記第１の
   処理サブノードによって実行された第１のトランザクシ
   ョンに続いて前記第１の処理サブノードによって実行さ
   れる第２のトランザクションを遅延させるように構成さ
   れ、さらに、前記第１のトランザクションに応答して前
   記システム・インタフェースによって開始された前記コ
   ヒーレンシ活動が未処理である場合に前記第２のトラン
   ザクションに関する事前取り出しコヒーレンシ活動を開
   始するように構成された、システム・インタフェースと
   を備えることを特徴とする装置。
2. 【請求項２】 前記システム・インタフェースが、 前記第１の処理サブノードによって実行されるトランザ
   クションを記憶するように構成された、前記第１の処理
   サブノードに対応する第１の再発行待ち行列と、 第１の再発行待ち行列に結合され、前記第１の再発行待
   ち行列の内容を管理するように構成された、第１の制御
   装置と、 前記第１の制御装置に結合され、前記第１の処理ノード
   からの前記第１のトランザクションに応答してコヒーレ
   ンシ要求を実行するように構成され、前記第１のトラン
   ザクションが前記第１の再発行待ち行列の先頭にある場
   合に第１のコヒーレンシ要求を含み、他のトランザクシ
   ョンが前記第１の再発行待ち行列の前記先頭にある場合
   に第２のコヒーレンシ要求を含む、第２の制御装置とを
   備えることを特徴とする請求項１に記載の装置。
3. 【請求項３】 前記第１のコヒーレンシ要求が、前記第
   ２のコヒーレンシ要求とは異なるものであることを特徴
   とする請求項２に記載の装置。
4. 【請求項４】 前記第２のコヒーレンシ要求が、事前取
   り出しコヒーレンシ要求を含むことを特徴とする請求項
   ３に記載の装置。
5. 【請求項５】 さらに、第２の処理サブノードに対応す
   る第２の再発行待ち行列を備え、前記第２の再発行待ち
   行列が、前記第１の制御装置に結合され、前記第２の処
   理サブノードによって実行されるトランザクションを記
   憶するように構成されることを特徴とする請求項２に記
   載の装置。
6. 【請求項６】 前記第２のコヒーレンシ要求に対応する
   コヒーレンシ活動が、前記第１のトランザクションが前
   記第１の再発行待ち行列の前記先頭に到達する前に完了
   する場合に、前記第２のコヒーレンシ単位が早期完了方
   式を使用することを特徴とする請求項２に記載の装置。
7. 【請求項７】 前記早期完了方式がドロップ方式を含
   み、それによって、前記第１のトランザクションに対応
   するデータが破棄されることを特徴とする請求項６に記
   載の装置。
8. 【請求項８】 さらに、ローカル・メモリを備え、前記
   早期完了方式が書込み方式を含み、それによって、前記
   第１のトランザクションに対応するデータが前記ローカ
   ル・メモリに記憶されることを特徴とする請求項６に記
   載の装置。
9. 【請求項９】 前記早期完了方式がクリア方式を含み、
   それによって、前記第１のトランザクションが、前記第
   １の処理サブノードに結合されたバス上で再発行される
   ことを特徴とする請求項６に記載の装置。
10. 【請求項１０】 多重処理装置内でデータを事前に取り
    出す方法であって、 処理サブノードからトランザクションを受け取ること
    と、 前記トランザクションに対応する再発行待ち行列が空で
    ある場合に第１のコヒーレンシ要求を含み、前記再発行
    待ち行列が少なくとも１つの他のトランザクションを含
    む場合に第２のコヒーレンシ要求を含むコヒーレンシ要
    求を、前記トランザクションに応答して生成することと
    を含むことを特徴とする方法。
11. 【請求項１１】 前記第１のコヒーレンシ要求が、前記
    第２のコヒーレンシ要求とは異なるものであることを特
    徴とする請求項１０に記載の方法。
12. 【請求項１２】 前記処理サブノードが、少なくとも１
    つの他の処理サブノードと共に処理ノード内に存在する
    ことを特徴とする請求項１０に記載の方法。
13. 【請求項１３】 前記処理ノードが、それに含まれる各
    処理サブノードごとに別々の再発行待ち行列を備えるこ
    とを特徴とする請求項１２に記載の方法。
14. 【請求項１４】 さらに、前記コヒーレンシ要求に応答
    して前記処理ノードが接続されるネットワークからデー
    タを受け取ることを含むことを特徴とする請求項１２に
    記載の方法。
15. 【請求項１５】 さらに、前記データが、前記トランザ
    クションが前記再発行待ち行列の先頭に到達する前に受
    け取った場合に、前記データに関する早期完了方式を使
    用することを含むことを特徴とする請求項１４に記載の
    方法。
16. 【請求項１６】 前記早期完了方式がドロップ方式を含
    み、それによって、前記データが破棄されることを特徴
    とする請求項１５に記載の装置。
17. 【請求項１７】 前記早期完了方式が書込み方式を含
    み、それによって、前記データが前記処理ノード内の前
    記ローカル・メモリに記憶されることを特徴とする請求
    項１５に記載の装置。
18. 【請求項１８】 前記早期完了方式がクリア方式を含
    み、それによって、前記トランザクションが、前記処理
    サブノードに結合されたバス上で再発行されることを特
    徴とする請求項１５に記載の装置。
19. 【請求項１９】 コンピュータ・システムであって、 処理サブノードと前記処理サブノードに対応する再発行
    待ち行列とを含み、前記トランザクションが前記再発行
    待ち行列の先頭にある場合に前記処理サブノードからの
    トランザクションに応答してコヒーレンシ要求を実行す
    るように構成され、前記他のトランザクションが前記再
    発行待ち行列の前記先頭にある場合に前記トランザクシ
    ョンに応答してコヒーレンシ要求を実行するように構成
    された、第１の処理ノードと、 前記第１の処理ノードから前記コヒーレンシ要求を受け
    取るように結合され、前記コヒーレンシ要求のホーム・
    ノードを備える、第２の処理ノードとを備えることを特
    徴とするコンピュータ・システム。
20. 【請求項２０】 さらに、前記コヒーレンシ要求のスレ
    ーブ・ノードを備える第３の処理ノードを備え、前記第
    ３の処理ノードが、前記コヒーレンシ要求に応答して前
    記第２の処理ノードから与えられるコヒーレンシ・デマ
    ンドを受け取るように結合され、前記第１の処理ノード
    への前記コヒーレンシ・デマンドに応答してコヒーレン
    シ応答を与えるように結合されることを特徴とする請求
    項１９に記載のコンピュータ・システム。
21. 【請求項２１】 前記第１の処理ノードが、前記コヒー
    レンシ応答の受取時に、前記トランザクションが前記再
    発行待ち行列の前記先頭に到達していない場合に早期完
    了方式を実行するように構成されることを特徴とする請
    求項２０に記載のコンピュータ・システム。