JP2007199999A - マルチプロセッサシステム及びその動作方法 - Google Patents
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Abstract
【解決手段】複数のセルC1〜Cnは、リクエストセルCRと、ホームセルCHと、オーナーセルCOとを含む。ホームセルCHのメインメモリ5に記憶された対象データの最新版は、オーナーセルCOのキャッシュメモリ7に格納されている。リクエストセルCRは、その対象データに対するリードリクエストをホームセルCHに発行する。ホームセルCHは、そのリードリクエストに応答して、スヌープリクエストをオーナーセルCOに発行する。オーナーセルCOは、そのスヌープリクエストに応答して最新データをリクエストセルCRに直接送信する。ホームセルCHは、オーナーセルCOからのリプライライトバックをリクエストセルCRからのリクエストライトバックよりも後に受信した場合、そのリプライライトバックを破棄する。
【選択図】図4
Description
図4を参照して、本実施の形態に係るマルチプロセッサシステムの動作を説明する。図4において、リクエストセルCRは、リードリクエストを発行する発行元であるCPUを搭載している。ホームセルCHは、そのアクセス対象であるデータが格納されたメインメモリを有している。オーナーセルCOは、そのアクセス対象であるデータの最新版(最新データ)をキャッシングしているキャッシュを有している。ここでは、リクエストセルCR、ホームセルCH、及びオーナーセルCOがそれぞれ異なる場合を考える。
2−1.全体構成
本実施の形態に係る処理を実現するための具体的な構成例を以下に説明する。本実施の形態に係るマルチプロセッサシステムは分散共有メモリ型のマルチプロセッサシステムであり、その全体的な構成は図1に示された構成と同様である。すなわち、本実施の形態に係る分散共有メモリ型マルチプロセッサシステム1は、複数のセル(ノード)C1〜Cn(nはセル数を示す整数)と、それら複数のセルC1〜Cn間を互いに結合するクロスバースイッチ9を備えている。複数のセルC1〜Cnは、共有バスやデータリンク等のネットワークにより互いに結合されていてもよい。
E(Exclusive):当該キャッシュ中のデータは、複数のキャッシュのうち当該キャッシュ内にのみ存在し、且つ、メインメモリ内のデータと同一である。つまり、最新データは、自キャッシュとメインメモリに存在する。
S(Shared):当該キャッシュ中のデータは、自キャッシュ及び他のCPUのキャッシュに存在し、且つ、メインメモリ内のデータと同一である。つまり、最新データは、複数のキャッシュとメインメモリに存在する。
I(Invalid)、U(Uncached):当該キャッシュ中のデータは、無効である。つまり、最新データは、自キャッシュに存在せずメインメモリに存在する。
図6は、本実施の形態に係るセルCjのキャッシュコヒーレンシ回路3−jの構成を示すブロック図である。セルCjにおいて、キャッシュコヒーレンシ回路3−jは、複数のCPU2−j−1〜2−j−m、ディレクトリ4−j、及びメインメモリ5−jに接続されている。また、キャッシュコヒーレンシ回路3−jは、クロスバースイッチ9を介して他のセルと通信可能に接続されている。図6に示されるように、キャッシュコヒーレンシ回路3−jは、CPUリクエスト制御部10、クロスバーリクエスト制御部20、メインパイプ部30、ディレクトリアクセス制御部40、メインメモリアクセス制御部50、及びリプライデータ制御部60を有している。それらユニットは、互いにデータやリクエストをやりとりできるように構成されている。
図7は、本実施の形態に係るメインパイプ部30の構成を示すブロック図である。図7に示されるように、メインパイプ部30は、スヌープ管理テーブル31、ライトバック検出回路32、キャンセル判定回路33、ディスカード判定回路34、及び調停制御回路35を有している。
既出の図6、図7、図9、及び以下に示される図面を参照しながら、本実施の形態に係るマルチプロセッサシステム1の動作例を説明する。本動作例において、リクエストセルCR、ホームセルCH、及びオーナーセルCOは互いに異なっているとする。例えば、リクエストセルCRはセルC1、ホームセルCHはセルC2、オーナーセルCOはセルC3である。つまり、リクエストセルC1のCPU2(例えばCPU2−1−1)による読み出し対象のアドレスは、ホームセルC2に搭載されたメインメモリ5−2中のアドレスであり、そのアドレスに対応した最新データは、オーナーセルC3に搭載されたCPU2(例えばCPU2−3−1)中のキャッシュ7に格納されている。
まず、リクエストセルC1のCPU2−1−1が、ホームセルC2のメインメモリ5−2中のアドレスA0に対して「リードリクエスト」を発行する。このリードリクエストには、リード対象アドレスA0及び発行元(CPU2−1−1)が含まれている。CPU2−1−1がリードリクエストを発行すると、リクエストセルC1のCPU2−1−1〜CPU2−1−mのそれぞれにおいてスヌープ処理が実行される。具体的には、CPU2−1−1〜CPU2−1−mのそれぞれのキャッシュ7が、自身がリード対象アドレスA0のデータを格納しているかどうか調べる。
ホームセルC2のキャッシュコヒーレンシ回路3−2のクロスバーリクエスト制御部20は、リクエストセルC1からクロスバースイッチ9を通してリードリクエストを受け取る。そして、クロスバーリクエスト制御部20は、受け取ったリードリクエストをメインパイプ部30に転送する。メインパイプ部30の調停制御回路35は、そのリードリクエストとCPUリクエスト制御部10からのリクエストとの調停を行う。
ホームセルC2のディレクトリアクセス制御部40は、受け取ったリードリクエストに応答して、まずディレクトリ4−2の索引を行う。図11に示されるように、ディレクトリ4−2において、リード対象アドレスA0に対するステータスは“P”、オーナーセル情報は“セルC3”である。この場合、ディレクトリアクセス制御部40は、クロスバースイッチ9を通してオーナーセルC3に「スヌープリクエスト」を発行する。このスヌープリクエストには、リードリクエストの情報がコピーされ、リード対象アドレスA0及び当該リードリクエストの発行元(リクエストセルC1のCPU2−1−1)が含まれる。
一方、ホームセルC2のメインメモリアクセス制御部50は、受け取ったリードリクエストに応答して、メインメモリ5−2中のリード対象アドレスA0からデータを読み出す。そして、メインメモリアクセス制御部50は、読み出されたデータに、ディレクトリアクセス制御部40から受け取ったステータス情報“P”とオーナーセル情報“C3”を付与することによって、リプライデータDRを生成する。メモリアクセス制御部50は、そのリプライデータDRを、クロスバースイッチ9を介してリクエストセルC1に送信する。
リクエストセルC1のリプライデータ制御部60は、クロスバースイッチ9からリプライデータDRを受け取る。そのリプライデータDRには、ステータスが“P”であることと、オーナーセルがセルC3であることが示されている。この場合、リプライデータ制御部60は、オーナーセルC3からのリプライデータを待ち合わせる。
オーナーセルC3のCPUリクエスト制御部10は、ホームセルC2が発行したスヌープリクエストを受け取る。そして、CPUリクエスト制御部10は、自セルC3のCPU2−3−1〜2−3−mにスヌープリクエストを発行する。CPU2−3−1〜2−3−mのそれぞれのキャッシュ7は、スヌープ処理を実行する。その結果、キャッシュステータスが“M”であるCPU2−3−1は、「リプライライトバック」をCPUリクエスト制御部10に発行する。リプライライトバックには、スヌープリクエストの情報がコピーされ、リード対象アドレスA0及びリードリクエストの発行元(リクエストセルC1)が含まれる。更に、リプライライトバックには、キャッシュ7から読み出されたデータ(ライトバックデータ)が含まれる。リード対象アドレスA0は、そのライトバックデータが書き戻されるライトバック対象アドレスA0でもある。また、リプライライトバックの発行に応答して、CPU2−3−1のキャッシュ7のキャッシュステータスは、“M”から“I”に変更される。
リクエストセルC1のリプライデータ制御部60は、オーナーセルC3からクロスバースイッチ9を通してリプライデータDR’を直接受け取る。この時、リプライデータ制御部60は、上記ステップS15で受け取ったリプライデータDRを破棄する。そして、リプライデータ制御部60は、オーナーセルC3から受け取ったリプライデータDR’を、リードリクエストの発行元であるCPU2−1−1に送信する。CPU2−1−1は、リプライデータDR’を受け取ると、そのリプライデータDR’を自身のキャッシュ7に登録する。この時、CPU2−1−1のキャッシュ7のキャッシュステータスは、“I”から“E”に変更される。以上に説明されたように、リードリクエストの発行からリプライデータDR’の受け取りまでが3HOPで実現される。
ステップS17の後、CPU2−1−1は、キャッシュ7に格納されたデータを新たなデータで書き換える、すなわち、キャッシュ7に格納されたデータを更新する。この時、そのキャッシュ7のステータスは、“E”から“M”に一旦変更される。更に、CPU2−1−1は、キャッシュ7のデータ更新に応答して、「リクエストライトバック」をCPUリクエスト制御部10に発行する。リクエストライトバックの発行に応答して、CPU2−1−1のキャッシュ7のキャッシュステータスは、“M”から“I”に変更される。このリクエストライトバックには、キャッシュ7に格納された最新データ(ライトバックデータ)、ライトバック対象アドレスA0、発行元情報(リクエストセルC1のCPU2−1−1)、及びディレクトリ更新情報が含まれている。キャッシュステータスが“I”に変更されている場合、ディレクトリ更新情報は「U更新」に設定される。
ホームセルC2のキャッシュコヒーレンシ回路3−2のクロスバーリクエスト制御部20は、リクエストセルC1からリクエストライトバックを受け取る。そして、クロスバーリクエスト制御部20は、受け取ったリクエストライトバックをメインパイプ部30に転送する。メインパイプ部30の調停制御回路35は、そのリクエストライトバックとCPUリクエスト制御部10からのリクエストとの調停を行う。
ホームセルC2のメインメモリアクセス制御部50は、受け取ったリクエストライトバックに応答して、メインメモリ5−2中のライトバック対象アドレスA0に、ライトバックデータを書き戻す。
ホームセルC2は、ステップS19による「リクエストライトバック」よりも後に、上記ステップS16−1による「リプライライトバック」を受け取るとする。ホームセルC2のキャッシュコヒーレンシ回路3−2のクロスバーリクエスト制御部20は、オーナーセルC3からリプライライトバックを受け取る。そして、クロスバーリクエスト制御部20は、受け取ったリプライライトバックをメインパイプ部30に転送する。メインパイプ部30の調停制御回路35は、そのリプライライトバックとCPUリクエスト制御部10からのリクエストとの調停を行う。
また、ディスカード判定回路34は、ライトバック検出情報314を参照した際、当該アドレス一致エントリのディレクトリ更新情報が「U」にセットされていることを検知する(図11参照)。この場合、ディスカード判定回路34は、ディレクトリアクセス制御部40に「更新リクエスト(U更新)」を発行する。ディレクトリアクセス制御部40は、受け取った更新リクエストに応答して、ディレクトリ4−2の更新を行う。図9に示された規定によるとリプライライトバックの場合は「NC」であるが、今回の場合、「更新リクエスト(U更新)」が優先される。よって、ディレクトリアクセス制御部40は、更新リクエストに応じて、ディレクトリ4−2のステータスを“P”から“U”に変更し、オーナーセル情報を消去する。図11に示されるように、セルC1のキャッシュステータス(“I”)、セルC2のディレクトリ4−2のステータス(“U”)、及びセルC3のキャッシュステータス(“I”)の間に不整合が無いことが分かる。すなわち、セル間のコヒーレンシが保たれている。
以上に説明されたように、本発明によれば、リクエストセルCRとホームセルCHとオーナーセルCOがそれぞれ異なる状態においても、コヒーレンシの保障とレイテンシの短縮が実現される。
2 CPU
3 キャッシュコヒーレンシ回路
4 ディレクトリ
5 メインメモリ
7 キャッシュ
9 クロスバースイッチ
C セル
CR リクエストセル
CH ホームセル
CO オーナーセル
10 CPUリクエスト制御部
20 クロスバーリクエスト制御部
30 メインパイプ部
31 スヌープ管理テーブル
311 Vビット
312 アドレス情報
313 セル情報
314 ライトバック検出情報
32 ライトバック検出回路
321 アドレス情報比較器
322 セル情報比較器
323 AND
33 キャンセル判定回路
34 ディスカード判定回路
35 調停制御回路
40 ディレクトリアクセス制御部
50 メインメモリアクセス制御部
60 リプライデータ制御部
Claims (12)
- 同一の機能を有する複数のセルと、
前記複数のセル間を接続するネットワークと
を具備し、
前記複数のセルの各々は、プロセッサ、キャッシュメモリ、及びメインメモリを備え、
前記複数のセルは、
リクエストセルとしての第1セルと、
ホームセルとしての第2セルと、
オーナーセルとしての第3セルと
を含み、
前記第2セルの前記メインメモリに記憶された対象データの最新版は、前記第3セルの前記キャッシュメモリに格納され、
前記第1セルは、前記対象データに対するリードリクエストを前記第2セルに発行し、
前記第2セルは、前記リードリクエストに応答して、スヌープリクエストを前記第3セルに発行し、
前記第3セルは、前記スヌープリクエストに応答して、前記対象データを前記第1セルに直接送信し、リプライライトバックを前記第2セルに送信し、
前記第1セルは、前記第2セル中の前記対象データと同じアドレスに対してリクエストライトバックを発行し、
前記第2セルは、前記第3セルからの前記リプライライトバックを前記第1セルからの前記リクエストライトバックよりも後に受信した場合、前記リプライライトバックを破棄する
マルチプロセッサシステム。 - 請求項1に記載のマルチプロセッサシステムであって、
前記各々のセルは、更にディレクトリを備え、
前記第1セルが発行する前記リクエストライトバックは、前記第1セルに含まれる前記キャッシュのステータスと前記第2セルの前記ディレクトリのステータスとを整合させるためのディレクトリ更新情報を含み、
前記第2セルは、前記リプライライトバックを前記リクエストライトバックよりも後に受信した場合、前記リプライライトバックを破棄すると共に、前記ディレクトリ更新情報に基づいて前記ディレクトリのステータスを更新する
マルチプロセッサシステム。 - 請求項2に記載のマルチプロセッサシステムであって
前記各々のセルは、更にスヌープ管理テーブルを備え、
前記リードリクエストは、当該リクエストの発行元を示すリクエストセル情報と、リード対象アドレスを示すアドレス情報とを含み、
前記第2セルは、前記リードリクエストに応答して、前記リクエストセル情報と前記アドレス情報を前記スヌープ管理テーブルに登録する
マルチプロセッサシステム。 - 請求項3に記載のマルチプロセッサシステムであって、
前記各々のセルは、更にライトバック検出回路を備え、
前記スヌープ管理テーブルは、前記登録されたリクエストセル情報及びアドレス情報に対応付けられた検出フラグを有し、
前記第2セルの前記ライトバック検出回路は、前記登録されたアドレス情報が示す前記リード対象アドレスと同じアドレスに対する前記リクエストライトバックを検出し、前記リクエストライトバックが検出された場合、前記検出フラグを有効にする
マルチプロセッサシステム。 - 請求項4に記載のマルチプロセッサシステムであって、
前記リクエストライトバックは、当該リクエストの発行元を示すリクエストライトバックセル情報と、ライトバック対象アドレスを示すライトバックアドレス情報とを含み、
前記第2セルの前記ライトバック検出回路は、前記リクエストライトバックセル情報及び前記ライトバックアドレス情報のそれぞれを、前記スヌープ管理テーブルに登録されたリクエストセル情報及びアドレス情報と比較することによって、前記リード対象アドレスと同じアドレスに対する前記リクエストライトバックを検出する
マルチプロセッサシステム。 - 請求項4又は5に記載のマルチプロセッサシステムであって、
前記各々のセルは、更にディスカード判定回路を有し、
前記第2セルの前記ディスカード判定回路は、前記第3セルからの前記リプライライトバックに応答して前記検出フラグを参照し、前記検出フラグが有効化されている場合、前記リプライライトバックを破棄する
マルチプロセッサシステム。 - 請求項6に記載のマルチプロセッサシステムであって、
前記第2セルの前記ライトバック検出回路は、前記検出フラグを有効にすると共に、前記リクエストライトバックが示す前記ディレクトリ更新情報を、前記有効化された検出フラグと対応づけて前記スヌープ管理テーブルに格納し、
前記第2セルの前記ディスカード判定回路は、前記第3セルからの前記リプライライトバックに応答して前記検出フラグと前記ディレクトリ更新情報を参照し、前記リプライライトバックを破棄すると共に、前記ディレクトリ更新情報に基づいて前記ディレクトリのステータスを更新させる
マルチプロセッサシステム。 - 請求項3乃至7のいずれかに記載のマルチプロセッサシステムであって、
前記第2セルは、前記リプライライトバックに応答して、前記スヌープ管理テーブル中の前記登録されたリクエストセル情報とアドレス情報に対応するエントリを初期化する
マルチプロセッサシステム。 - 請求項2乃至8のいずれかに記載のマルチプロセッサシステムであって、
前記ディレクトリには、自セルの前記メインメモリの全アドレスのデータに関して、最新のデータを有するセルを示す情報が含まれ、
前記リードリクエストは、当該リクエストの発行元を示すリクエストセル情報と、リード対象アドレスを示すアドレス情報とを含み、
前記第2セルは、前記リードリクエストに応答して前記ディレクトリを参照し、前記リード対象アドレスのデータの最新版が前記第3セルに格納されていることを認識し、前記スヌープリクエストを前記第3セルに発行する
マルチプロセッサシステム。 - 請求項9に記載のマルチプロセッサシステムであって、
前記発行されたスヌープリクエストは、前記リードリクエストに含まれる情報を含み、
前記第3セルは、前記スヌープリクエストに含まれる前記リクエストセル情報に基づいて、前記対象データの送信先が前記第1セルであることを認識し、前記キャッシュから読みだされた前記対象データを前記第1セルに直接送信する
マルチプロセッサシステム。 - マルチプロセッサシステムの動作方法であって、
前記マルチプロセッサシステムは、同一の機能を有する複数のセルを具備し、
前記複数のセルの各々は、プロセッサ、キャッシュメモリ、及びメインメモリを備え、
前記複数のセルは、
リクエストセルとしての第1セルと、
ホームセルとしての第2セルと、
オーナーセルとしての第3セルと
を含み、
前記第2セルの前記メインメモリに記憶された対象データの最新版は、前記第3セルの前記キャッシュメモリに格納され、
前記動作方法は、
(A)前記第1セルが、前記対象データに対するリードリクエストを前記第2セルに発行するステップと、
(B)前記第2セルが、前記リードリクエストに応答して、スヌープリクエストを前記第3セルに発行するステップと、
(C)前記第3セルが、前記スヌープリクエストに応答して、前記対象データを前記第1セルに直接送信するステップと、
(D)前記第3セルが、前記スヌープリクエストに応答して、リプライライトバックを前記第2セルに発行するステップと、
(E)前記第1セルが、前記第2セル中の前記対象データと同じアドレスに対してリクエストライトバックを発行するステップと、
(F)前記第2セルが、前記第3セルからの前記リプライライトバックを前記第1セルからの前記リクエストライトバックよりも後に受信した場合、前記リプライライトバックを破棄するステップと
を有する
マルチプロセッサシステムの動作方法。 - 請求項11に記載のマルチプロセッサシステムの動作方法であって、
前記各々のセルは、更にディレクトリを備え、
前記(E)ステップにおいて、前記リクエストライトバックは、前記第1セルに含まれる前記キャッシュのステータスと前記第2セルの前記ディレクトリのステータスとを整合させるためのディレクトリ更新情報を含み、
前記(F)ステップにおいて、前記第2セルは、前記リプライライトバックを破棄すると共に、前記ディレクトリ更新情報に基づいて前記ディレクトリのステータスを更新する
マルチプロセッサシステムの動作方法。
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