JP2017146789A - 制御装置、情報処理装置及び情報処理装置の制御方法 - Google Patents
制御装置、情報処理装置及び情報処理装置の制御方法 Download PDFInfo
- Publication number
- JP2017146789A JP2017146789A JP2016028139A JP2016028139A JP2017146789A JP 2017146789 A JP2017146789 A JP 2017146789A JP 2016028139 A JP2016028139 A JP 2016028139A JP 2016028139 A JP2016028139 A JP 2016028139A JP 2017146789 A JP2017146789 A JP 2017146789A
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic processing
- processor
- error
- data
- processing unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
【解決手段】制御装置102bは、第1の演算処理装置及び第3の演算処理装置の間に設けられる第2の演算処理装置101bを制御する制御装置であって、第3の演算処理装置から入力された第1の読み出し要求に対応するデータが第1の演算処理装置のキャッシュメモリに存在する場合には、第1の演算処理装置のキャッシュメモリのデータの返送要求を第1の演算処理装置に出力する制御部204〜208と、返送要求に対応するデータが第1の演算処理装置から得られない場合にはエラーを検出するエラー検出部202とを有する。制御部は、エラー検出部によりエラーが検出された場合には、第1の演算処理装置及び第3の演算処理装置にエラーを通知する。
【選択図】図2
Description
102a 第1のシステムコントローラ
103a 第1のメインメモリ
104a 第1のディレクトリメモリ
101b 第2のプロセッサ
102b 第2のシステムコントローラ
103b 第2のメインメモリ
104b 第2のディレクトリメモリ
101c 第3のプロセッサ
102c 第3のシステムコントローラ
103c 第3のメインメモリ
104c 第3のディレクトリメモリ
201 プロセッサインターフェース
202 エラー検出部
203 エラープロセッサ検出部
204 トランザクション制御部
205 メモリアクセス制御部
206 キャッシュコヒーレンシ制御部
207 エラープロセッサ制御部
208 ディレクトリ制御部
221 コア
222 キャッシュメモリ
Claims (8)
- 第1の演算処理装置及び第3の演算処理装置の間に設けられる第2の演算処理装置を制御する制御装置であって、
前記第3の演算処理装置から入力された第1の読み出し要求に対応するデータが前記第1の演算処理装置のキャッシュメモリに存在する場合には、前記第1の演算処理装置のキャッシュメモリのデータの返送要求を前記第1の演算処理装置に出力し、前記返送要求に対応するデータが前記第1の演算処理装置から得られた場合には、前記得られたデータを前記第3の演算処理装置に出力し、かつ前記得られたデータを主記憶装置に書き込む制御部と、
前記返送要求に対応するデータが前記第1の演算処理装置から得られない場合にはエラーを検出するエラー検出部とを有し、
前記制御部は、前記エラー検出部によりエラーが検出された場合には、前記第1の演算処理装置及び前記第3の演算処理装置にエラーを通知することを特徴とする制御装置。 - 前記制御部は、前記エラー検出部によりエラーが検出された場合には、前記第3の演算処理装置にエラーを通知し、前記エラーの対象である前記第1の演算処理装置の識別情報を前記主記憶装置、情報記憶装置又はレジスタに書き込み、
前記制御部は、前記第3の演算処理装置から前記エラーの通知に対応するリカバリ要求を入力した場合には、前記主記憶装置、前記情報記憶装置又は前記レジスタから前記第1の演算処理装置の識別情報を読み出し、前記第1の演算処理装置にエラーを通知することを特徴とする請求項1記載の制御装置。 - 前記制御部は、前記第1の読み出し要求に対応するデータが前記第1の演算処理装置のキャッシュメモリに存在し、他の演算処理装置のキャッシュメモリに存在しない状態で、前記返送要求を前記第1の演算処理装置に出力することを特徴とする請求項1又は2記載の制御装置。
- 前記第1の読み出し要求は、前記第2の演算処理装置に対応する主記憶装置のアドレスのデータの読み出し要求であることを特徴とする請求項1〜3のいずれか1項に記載の制御装置。
- 前記制御部は、前記第1の演算処理装置から入力された第2の読み出し要求に対応するデータがすべての演算処理装置のキャッシュメモリに存在しない場合には、前記第2の演算処理装置に対応する主記憶装置から前記第2の読み出し要求に対応するデータを読み出して前記第1の演算処理装置に出力し、その後、前記第3の演算処理装置から前記第1の読み出し要求を入力することを特徴とする請求項1〜4のいずれか1項に記載の制御装置。
- 前記第2の演算処理装置と、前記第3の演算処理装置とは、同一の演算処理装置であることを特徴とする請求項1〜5のいずれか1項に記載の制御装置。
- 第1の演算処理装置と、
第2の演算処理装置と、
第3の演算処理装置と、
前記第1の演算処理装置及び前記第3の演算処理装置の間に設けられる前記第2の演算処理装置を制御する制御装置と、
前記第2の演算処理装置に対応する主記憶装置とを有し、
前記制御装置は、
前記第3の演算処理装置から入力された第1の読み出し要求に対応するデータが前記第1の演算処理装置のキャッシュメモリに存在する場合には、前記第1の演算処理装置のキャッシュメモリのデータの返送要求を前記第1の演算処理装置に出力し、前記返送要求に対応するデータが前記第1の演算処理装置から得られた場合には、前記得られたデータを前記第3の演算処理装置に出力し、かつ前記得られたデータを前記主記憶装置に書き込む制御部と、
前記返送要求に対応するデータが前記第1の演算処理装置から得られない場合にはエラーを検出するエラー検出部とを有し、
前記制御部は、前記エラー検出部によりエラーが検出された場合には、前記第1の演算処理装置及び前記第3の演算処理装置にエラーを通知することを特徴とする情報処理装置。 - 第1の演算処理装置と、第2の演算処理装置と、第3の演算処理装置と、前記第1の演算処理装置及び前記第3の演算処理装置の間に設けられる前記第2の演算処理装置を制御する制御装置と、前記第2の演算処理装置に対応する主記憶装置とを有する情報処理装置の制御方法であって、
前記制御装置が有する制御部が、前記第3の演算処理装置から入力された第1の読み出し要求に対応するデータが前記第1の演算処理装置のキャッシュメモリに存在する場合には、前記第1の演算処理装置のキャッシュメモリのデータの返送要求を前記第1の演算処理装置に出力し、前記返送要求に対応するデータが前記第1の演算処理装置から得られた場合には、前記得られたデータを前記第3の演算処理装置に出力し、かつ前記得られたデータを前記主記憶装置に書き込み、
前記制御装置が有するエラー検出部が、前記返送要求に対応するデータが前記第1の演算処理装置から得られない場合にはエラーを検出し、
前記制御装置が有する前記制御部が、前記エラーが検出された場合には、前記第1の演算処理装置及び前記第3の演算処理装置にエラーを通知することを特徴とする情報処理装置の制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016028139A JP6540535B2 (ja) | 2016-02-17 | 2016-02-17 | 制御装置、情報処理装置及び情報処理装置の制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016028139A JP6540535B2 (ja) | 2016-02-17 | 2016-02-17 | 制御装置、情報処理装置及び情報処理装置の制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017146789A true JP2017146789A (ja) | 2017-08-24 |
JP6540535B2 JP6540535B2 (ja) | 2019-07-10 |
Family
ID=59682988
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016028139A Active JP6540535B2 (ja) | 2016-02-17 | 2016-02-17 | 制御装置、情報処理装置及び情報処理装置の制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6540535B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007199999A (ja) * | 2006-01-26 | 2007-08-09 | Nec Computertechno Ltd | マルチプロセッサシステム及びその動作方法 |
WO2010052753A1 (ja) * | 2008-11-06 | 2010-05-14 | 富士通株式会社 | 制御装置、データ転送装置、情報処理装置、演算処理装置および情報処理装置の制御方法 |
JP2014197402A (ja) * | 2014-05-26 | 2014-10-16 | 富士通株式会社 | 情報処理装置、制御方法および制御プログラム |
-
2016
- 2016-02-17 JP JP2016028139A patent/JP6540535B2/ja active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007199999A (ja) * | 2006-01-26 | 2007-08-09 | Nec Computertechno Ltd | マルチプロセッサシステム及びその動作方法 |
WO2010052753A1 (ja) * | 2008-11-06 | 2010-05-14 | 富士通株式会社 | 制御装置、データ転送装置、情報処理装置、演算処理装置および情報処理装置の制御方法 |
JP2014197402A (ja) * | 2014-05-26 | 2014-10-16 | 富士通株式会社 | 情報処理装置、制御方法および制御プログラム |
Also Published As
Publication number | Publication date |
---|---|
JP6540535B2 (ja) | 2019-07-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9208091B2 (en) | Coherent attached processor proxy having hybrid directory | |
US9547597B2 (en) | Selection of post-request action based on combined response and input from the request source | |
US8990513B2 (en) | Accelerated recovery for snooped addresses in a coherent attached processor proxy | |
US8051325B2 (en) | Multiprocessor system and failure recovering system | |
JP2004348734A (ja) | 非対称型異種マルチプロセッサ環境でアトミック更新プリミティブを提供するための方法 | |
US9390013B2 (en) | Coherent attached processor proxy supporting coherence state update in presence of dispatched master | |
US7395374B2 (en) | System and method for conflict responses in a cache coherency protocol with ordering point migration | |
US8938587B2 (en) | Data recovery for coherent attached processor proxy | |
US9086975B2 (en) | Coherent proxy for attached processor | |
JP2005234854A (ja) | マルチプロセッサシステム | |
US9251076B2 (en) | Epoch-based recovery for coherent attached processor proxy | |
US9367458B2 (en) | Programmable coherent proxy for attached processor | |
JP5408713B2 (ja) | キャッシュメモリ制御システム及びキャッシュメモリの制御方法 | |
US9146872B2 (en) | Coherent attached processor proxy supporting master parking | |
US10740167B2 (en) | Multi-core processor and cache management method thereof | |
JP5021978B2 (ja) | マルチプロセッサシステム及びその動作方法 | |
US10775870B2 (en) | System and method for maintaining cache coherency | |
JP6540535B2 (ja) | 制御装置、情報処理装置及び情報処理装置の制御方法 | |
US9436613B2 (en) | Central processing unit, method for controlling central processing unit, and information processing apparatus | |
US20050165974A1 (en) | Computer apparatus and computer system | |
JP6631317B2 (ja) | 演算処理装置、情報処理装置および情報処理装置の制御方法 | |
JP2019533239A (ja) | アトミックセットのデータアクセスを提供するための装置および方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20181011 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190327 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190514 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190527 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6540535 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |