JP3676934B2 - プロセッサおよびマルチプロセッサシステム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、プロセッサおよびマルチプロセッサ技術に関し、特に、複数のプロセッサにて主記憶を共有する密結合型のマルチプロセッサシステムにおける障害処理等に適用して有効な技術に関する。
【０００２】
【従来の技術】
情報処理技術の分野では、処理負荷を複数のプロセッサに分担させることで、単位時間当たりの情報処理能力や、プロセッサの多重化による障害耐性の向上を実現しようとするマルチプロセッサ技術が知られている。
【０００３】
マルチプロセッサシステムを運用中に命令実行が継続不可能な障害が発生した場合には、プロセッサが二重化してあるようなシステムでは代替プロセッサに処理を再実行させ、システムダウンの可能性を低くすることができるが、図６に示すような密結合型マルチプロセッサシステムにおいて各プロセッサが独自のプログラムを走らせている場合、特にキャッシュの制御にライトバック方式を用いていると、致命的な障害が起きたプロセッサをシステムから切り離した場合に、プロセッサ内キャッシュに残る更新済み（ダーティ）データを主記憶に反映させることができないために、データの一貫性が保持できず、システムをダウンさせざるを得ない場合が多い。
【０００４】
【発明が解決しようとする課題】
このような技術的課題を回避するために、例えば特開平１０−１０５５２７号公報では、プロセッサバスに外部キャッシュと専用のコントローラを設け、各プロセッサの内蔵キャッシュが保持するデータをすべて包含させ、常に最新データが全プロセッサから見えるようにして、プロセッサなどの構成要素を多重化させなくてもシステムダウンを避ける方法を提案しているが、このような方法では本来必要ではない外部キャッシュやそのコントローラ等、新たなコストがかかる上に、プロセッサの台数増加に対応しきれないという技術的課題がある。
【０００５】
マルチプロセッサシステムは性能向上のため、将来的には構成プロセッサ台数が増加すると考えられ、よりコストをかけずにシステムダウンを避ける方法が必要とされているが、現在は、例に挙げたようにプロセッサの外部に専用のコントローラ等の新たな機構を追加するしか有効な手段がなく、より低コストでシステムの信頼性を向上させるための汎用性ある方法が必要である。
【０００６】
密結合マルチプロセッサシステムにおいて、あるプロセッサが命令処理続行不可能な障害を起こした場合にシステムを停止しなければならない理由は、一つには、各プロセッサのキャッシュがライトバック方式であった場合、障害を起こしたプロセッサのキャッシュ中に、まだ主記憶に反映されていない最新データが残っていても、障害でプロセッサを切り離すためにその最新データを主記憶や他のプロセッサに渡せないという点が挙げられる。
【０００７】
また、別の要因としては、正常に動作しているプロセッサが発行したリクエストに対して、障害を起こしたプロセッサが応答を返せないと、正常に動作しているプロセッサの動作を止めてしまう可能性があるからである。
【０００８】
本発明の目的は、ライトバック方式のキャッシュメモリを内蔵した複数のプロセッサにて構成される密結合型のマルチプロセッサシステムにおいて、プロセッサ外部に特別な機能を付加することなく低コストで、特定のプロセッサの障害によるシステムダウンを回避することにある。
【０００９】
本発明の他の目的は、外部に特別な機能を設けることなく、密結合型のマルチプロセッサシステムを構成する場合において、スヌープ処理に関係する障害波及を最小限に止めることが可能なプロセッサを提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、マルチプロセッサシステムにおいて、あるプロセッサで命令処理続行が不可能な致命的障害が発生した場合にも、その障害のレベルを判断し、たとえ自命令の処理が不可能でも、キャッシュライン無効化（パージ）やダーティラインの主記憶への掃き出しなどのスヌープ応答処理が可能な限りはそのプロセッサを動作させることにより、他の正常動作しているプロセッサに継続動作を可能にさせ、システム全体を停止させることなく運用するための障害処理技術を提供する。
【００１１】
すなわち、本発明では、主に密結合型マルチプロセッサシステムにおいて、システムを構成する各プロセッサが、自分の中で発生した障害の場所および重度を判定する手段と、命令実行が続行不可能でもパージやダーティライン掃き出し等のスヌープ応答処理が続行可能かどうかを判定する手段を持つ。
【００１２】
さらに具体的には、プロセッサのキャッシュが複数階層で構成されていた場合には、障害が発生した場合に、コヒーレンシを管理する（ダーティラインを保持する）階層（一般には、最下層のみライト・バック方式で、それより上はライト・スルー方式が用いられる）のみ正常に動作できれば、他の階層のキャッシュ処理部で障害が発生した場合でも、それらの階層のキャッシュをスヌープ動作から切り離す手段を持ち、その手段によってバスからのスヌープ要求に応答できるので、コヒーレンシを維持する階層のキャッシュのみ正しく動作できれば、他の階層のキャッシュ処理に障害が発生しても、スヌープ応答が可能になる。
【００１３】
プロセッサ内で何らかの障害を検出した場合には、前記各手段によって、障害が発生した場所およびそのレベルを判定し、命令処理の続行が不可能であれば、前記スヌープ応答処理が可能かどうかを判定し、もしスヌープ応答処理が続行可能であれば、命令続行を中止した状態でもバスからのスヌープ要求には応答することによって、他の正常に動作しているプロセッサを継続動作させ、その結果、システムダウンを防ぐ。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。
【００１５】
図１は、本発明の一実施の形態であるマルチプロセッサシステムを構成するプロセッサの内部構成の一例を示すブロック図である。
【００１６】
本実施の形態のマルチプロセッサシステムは、プロセッサバス１５０を介して複数のプロセッサ１００が主記憶１６０を共有する密結合型のマルチプロセッサシステムである。
【００１７】
個々のプロセッサ１００は、命令の発行及び演算を行う命令発行／演算ユニット（ＩＵ）１０１と、Ｌ１キャッシュ制御ユニット（ＭＵ）１０２と、Ｌ１キャッシュ１０５と、Ｌ２キャッシュ制御ユニット（ＳＵ）１０６と、Ｌ２キャッシュ１０９と、プロセッサバス１５０へのバスリクエスト発行およびプロセッサバス１５０からのスヌープを行うバスインターフェースユニット（ＰＵ）１１０と、障害処理を制御する障害処理ユニット（ＥＵ）１１１から構成される。
【００１８】
Ｌ１キャッシュ１０５を制御するＭＵ１０２には、スヌープ処理部１０４および自命令処理部１０３が設けられ、Ｌ２キャッシュ１０９を制御するＳＵ１０６には、スヌープ処理部１０８および自命令処理部１０７が設けられ、ＰＵ１１０には、スヌープ処理部１１０Ａおよび自命令処理部１１０Ｂが設けられている。
【００１９】
そして、記憶階層を構成する主記憶１６０、Ｌ２キャッシュ１０９、Ｌ１キャッシュ１０５、の各階層と、ＩＵ１０１との間におけるデータの授受は、上位階層から下位階層側へのデータ転送要求信号１２４、データ転送要求信号１２６に基づいて、データ転送パス１２３、データ転送パス１２５、プロセッサバス１５０を介して実行される。
【００２０】
Ｌ１キャッシュ１０５はライトスルー方式で制御を行い、Ｌ２キャッシュ１０９はライトバック方式で制御を行う。したがって、ＩＵ１０１から主記憶１６０の側にデータを書き出すストア命令が実行された場合、Ｌ１キャッシュ１０５に書き込み先のラインがあった場合にはＬ１キャッシュ１０５に書き込むとともにＬ２キャッシュ１０９にも書き込みを行い、書き込み先ラインが存在しなかった場合にはＬ１キャッシュ１０５には書き込まず、Ｌ２キャッシュ１０９のみに書き込みを行う。従って、更新されたデータ（ダーティデータ）は、キャッシュラインの置き換えや、明示的なダーティラインの掃き出し要求が発生しない限り、このＬ２キャッシュ１０９にしか存在しない。このため、スヌープによるプロセッサキャッシュ間コヒーレンシのチェックは、Ｌ２キャッシュ１０９のみで行っている。
【００２１】
また、ＰＵ１１０はプロセッサバス１５０からのパージやダーティラインの掃き出し要求をスヌープすると、ＰＵ１１０からＳＵ１０６とＭＵ１０２へ、それぞれスヌープ処理要求１１８、スヌープ処理要求１１９を発行する。この際、ダーティラインはＬ２キャッシュ１０９にしか存在しないので、ダーティラインの掃き出し要求はＳＵ１０６に対してしか発行されない。
【００２２】
ＩＵ１０１、ＭＵ１０２、ＳＵ１０６、ＰＵ１１０は障害を検出すると、それぞれ障害発生および障害レベルを専用インターフェースである障害発生報告信号１１３、障害発生報告信号１１４、障害発生報告信号１１５、障害発生報告信号１１６を用いてＥＵ１１１に報告する。
【００２３】
上記障害レベルは、軽度障害（レベル０）、重度障害（レベル１）、動作不能障害（レベル２〜３）の３つに大別できる。ＥＵ１１１には、この障害レベルを判定する機能、および各障害レベルの処理を行う論理が備えられている。
【００２４】
すなわち、図３に例示されるように、障害発生報告信号１１３〜１１６の各々は、障害のレベル０〜レベル３の４状態の各々を示す複数のレベルライン１１３ａ〜１１３ｄ、レベルライン１１４ａ〜１１４ｄ、レベルライン１１５ａ〜１１５ｄ、レベルライン１１６ａ〜１１６ｄからなる。
【００２５】
ＥＵ１１１の内部には、レベル０に対応した、ＯＲゲート１１１ａ、ＡＮＤゲート１１１ｅ、レベル０判定出力１１１ｉ、およびレベル０障害処理論理１１１ｍと、
レベル１に対応した、ＯＲゲート１１１ｂ、ＡＮＤゲート１１１ｆ、レベル１判定出力１１１ｊ、およびレベル１障害処理論理１１１ｎと、
レベル２に対応した、ＯＲゲート１１１ｃ、ＡＮＤゲート１１１ｇ、レベル２判定出力１１１ｋ、およびレベル２障害処理論理１１１ｐと、
レベル３に対応した、ＯＲゲート１１１ｄ、レベル３判定出力１１１ｌ、およびレベル３障害処理論理１１１ｑと、
が設けられている。
【００２６】
最も上位のレベル３を処理するＯＲゲート１１１ｄでは、レベル３の障害を示すレベルライン１１３ｄ〜１１６ｄの一つが“１”のとき、レベル３判定出力１１１ｌを“１”にしてレベル３障害処理論理１１１ｑを起動する。また、レベル３判定出力１１１ｌは、論理反転されて、より下位の障害レベルのＡＮＤゲート１１１ｅ〜１１１ｇに入力される。
【００２７】
同様に、レベル２のＯＲゲート１１１ｃの出力は、より下位のＡＮＤゲート１１１ｅ〜１１１ｆに反転入力されるとともに、ＡＮＤゲート１１１ｇを経てレベル２判定出力１１１ｋとなる。
【００２８】
同様に、レベル１のＯＲゲート１１１ｂの出力は、より下位のＡＮＤゲート１１１ｅに反転入力されるとともに、ＡＮＤゲート１１１ｆを経てレベル１判定出力１１１ｊとなる。
【００２９】
レベル０のＯＲゲート１１１ａの出力は、ＡＮＤゲート１１１ｅを経てレベル０判定出力１１１ｉとなる。
【００３０】
従って、レベル０〜３の障害が競合して発生したとき、ＥＵ１１１では、より上位の障害処理論理が起動されることになる。
【００３１】
これらのうち、軽度障害（レベル０）とは、キャッシュを構成するＲＡＭデータ読み出し時の１ビットエラー等、命令の実行に影響を与えずに回復可能な障害を指す。
【００３２】
重度障害（レベル１）とは、演算結果のパリティエラー等の不正や、不正演算結果の各種レジスタへの書き込み等、命令の再実行が必要な障害を指す。
【００３３】
また、動作不能障害（レベル２）とは、命令の再実行が不可能な障害や、重度障害が発生した際の、回復処理が不可能な障害を指し、このレベルの障害ではプロセッサの切り離しが必要となる。さらに、スヌープ処理が継続不可能な場合（レベル３）には、他プロセッサに対して、ダーティラインの掃き出しができなくなる可能性があるので、システム停止となる。
【００３４】
各ユニットは、ユニット内で検出した障害箇所から障害レベルを決定する。例えば、ＭＵ１０２やＳＵ１０６は、Ｌ１キャッシュ１０５もしくはＬ２キャッシュ１０９の読み出しデータに１ビットエラーを検出すると、ＥＵ１１１に対して「レベル０の障害」が発生したことを通知する。またＬ１キャッシュ１０５で上記読み出しデータに２ビットエラーを検出した場合には、回復不可能なため、ＭＵ１０２は「レベル２の障害」が発生した事をＥＵ１１１に通知するが、Ｌ２キャッシュ１０９で読み出しデータの２ビットエラーを検出した場合には、スヌープによるコヒーレンシのチェックができなくなるので、ＳＵ１０６は「レベル２の障害」ではなく「レベル３の障害」が発生したことをＥＵ１１１へ通知する。
【００３５】
この通知を受けたＥＵ１１１は、一例として、図５のフローチャートに例示されるような以下の障害判別処理を行う。
【００３６】
ＥＵ１１１は、障害発生を報告されると（ステップ５０１）、そのレベルから命令実行が継続可能かどうかを判断する（ステップ５０２、ステップ５０３）。具体的には、発生障害レベルが０であれば命令実行の継続は可能であるが（ステップ５０７）、障害レベルが１以上であれば、命令実行の継続は不可能と判断する。
【００３７】
もし継続が不可能であった場合には、次にスヌープ処理が継続可能かどうかを判断する（ステップ５０４）。スヌープ処理が継続可能かどうかは、送られてくる障害レベルが２以下であるかどうかで判断できる。また、ＥＵ１１１では上述の図３で説明したように、障害レベルの優先度を判断し、最もレベルの高い障害のみ報告されるようになっているので、レベルの異なる複数の障害報告が同時に発生しても構わない。
【００３８】
この結果、スヌープ処理が継続不可能と判断した場合には、システムダウンのシーケンスを開始するが（ステップ５０６）、スヌープ処理が続行可能と判断した場合には、ＥＵ１１１からＰＵ１１０に対して、障害時のスヌープ動作に切り替えるためのスヌープ動作切り替え要求１１７が発行される（ステップ５０５）。
【００３９】
これによりＰＵ１１０は、プロセッサバス１５０からスヌープしたダーティラインの掃き出し要求やパージ要求をＳＵ１０６のみに送るようになり、また、スヌープ処理要求１１９の発行を抑止することにより、ＭＵ１０２をスヌープ処理から切り離す。これは、Ｌ１キャッシュ１０５にはダーティラインが存在しないため、Ｌ１キャッシュ１０５に存在するデータを他プロセッサが必要としないからであり、また、自命令の実行がこれ以上継続されないため、Ｌ１キャッシュ１０５のデータには誰もアクセスしないためである。
【００４０】
以上の理由から、図２に例示されるように、Ｌ１キャッシュ１０５をスヌープ動作から切り離し、スヌープ処理を図２の破線で示されるようにスヌープ処理実行範囲２００に限定しても何ら問題は発生しない。さらに、このように動作を切り替えることにより、Ｌ１キャッシュ１０５が動作不可能になっても、当該Ｌ１キャッシュ１０５を制御するＭＵ１０２に対するスヌープ処理要求１１９の発行を抑止し、Ｌ１キャッシュ１０５を切り離すことにより、スヌープ処理を続行することが可能になる。
【００４１】
上述のようなＰＵ１１０におけるＬ１キャッシュ１０５の切り離しの機構の一例を、図４に具体的に示す。
【００４２】
スヌープ動作切り替え要求１１７は、要求セット１１７ａおよび要求リセット１１７ｂからなり、要求セット１１７ａがＥＵ１１１からＰＵ１１０のスヌープ処理部１１０Ａへ発行されると、ＰＵ１１０はスヌープ切り替えフラグラッチ１１０Ａ−１（１ビットラッチ）にスヌープ切り替えフラグ１１０Ａ−４の値をセットする。このスヌープ切り替えフラグ１１０Ａ−４がセットされることにより、スヌープ処理部１１０Ａのスヌープ要求発行論理１１０Ａ−３からＭＵ１０２へのスヌープ処理要求１１９は常にＡＮＤゲート１１０Ａ−２によって０値に固定されるようになり、結果的にＰＵ１１０からＭＵ１０２へのスヌープ処理要求はすべて抑止される事になる。この機構により、Ｌ１キャッシュの切り離しを実現している。なお、要求リセット１１７ｂにてスヌープ切り替えフラグ１１０Ａ−４をリセットすることにより、このＬ１キャッシュ１０５の切り離しは解除される。
【００４３】
この後、ＥＵ１１１は、プロセッサ内に残っている実行中の命令をすべてキャンセルするよう、キャンセル信号１２２をＩＵ１０１へ発行し、ＩＵ１０１は実行中であったすべての命令をキャンセルする。その後、プロセッサ１００はリセット動作を行うが、リセットを行う前に、バスからのスヌープ要求に対して再発行（リトライ）を促すための応答をするようＥＵ１１１からＰＵ１１０へリトライモードセット要求１２０が送られる。ＰＵ１１０は、この要求を受けてＰＵ１１０内のスヌープリトライ応答フラグ１２１をセットする。スヌープリトライ応答フラグ１２１は、プロセッサ１００のリセットではクリアされないので、セットされている間はリセット動作中でも、プロセッサバス１５０からのスヌープ要求に対して無条件にリトライ応答がなされる。他プロセッサは、障害が発生したプロセッサ１００のスヌープリトライ応答フラグ１２１がセットされている間はプロセッサバス１５０に発行した要求を完了できないが、リセット動作が終わり、やがてスヌープリトライ応答フラグ１２１がクリアされると、プロセッサバス１５０に発行した要求を完了することができる。
【００４４】
以上の手順により、障害を起こしたプロセッサ１００は、障害が発生してからスヌープリトライ応答フラグ１２１がセットされるまでの間は通常のスヌープ動作を行い、プロセッサ１００のリセット動作中、スヌープリトライ応答フラグ１２１がセットされている間はスヌープ要求に対してリトライ応答を返し、リセット動作が完了してスヌープリトライ応答フラグ１２１のリセットが行われた後は、また通常のスヌープ動作を行うことができる。
【００４５】
プロセッサ１００のリセットが完了し、また命令を実行する前には、必ずＬ１キャッシュ１０５内のデータをすべて初期化しておく必要がある。これは、ＭＵ１０２を切り離した後で、スヌープのリクエストをＰＵ１１０からＭＵ１０２に送っていないために、Ｌ１キャッシュ１０５内のデータがすでに他プロセッサによって更新されている可能性があるためである。
【００４６】
このように本実施の形態のプロセッサおよび１００およびそれらによって構成されるマルチプロセッサシステムによれば、あるプロセッサ１００で障害が発生しても、障害が発生したプロセッサ１００の内部のＥＵ１１１において、障害のレベルが判定され、ダーティラインが存在する可能性のあるＬ２キャッシュ１０９におけるスヌープ処理の続行が可能と判断された場合には、プロセッサ１００のリセット動作に関係なく、各プロセッサ１００内のＬ２キャッシュ１０９のデータ間にて論理的な一意性（コヒーレンシ）を保つためのスヌープ動作を行わせて、障害のプロセッサ１００のＬ２キャッシュ１０９内のダーティラインを主記憶１６０に反映させる、等の処理が可能となる。
【００４７】
これにより、複数のプロセッサ１００のＬ２キャッシュ１０９内のデータ間のコヒーレンシが損なわれていることの懸念のために、障害のプロセッサ１００以外の他のプロセッサを停止させ、システムダウンに陥ることが防止される。すなわち、特定のプロセッサ１００の障害のためにシステム全体を停止させることなくシステムの運用を継続することが可能になり、マルチプロセッサシステムの動作の信頼性を向上させることができる。
【００４８】
また、複数のプロセッサ１００のＬ２キャッシュ１０９内のデータ間のコヒーレンシの維持のために、プロセッサ１００の外部に特別な制御機構やメモリ等を設ける必要がなくなり、マルチプロセッサシステムの構築におけるコスト低減が図れる。
【００４９】
さらに、マルチプロセッサシステムの全体が停止することがなくなり、個々のプロセッサ１００およびそれらによって構築されるマルチプロセッサシステムの稼働率が向上する。
【００５０】
以上本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５１】
たとえば、キャッシュメモリの階層は、上述の実施の形態に例示した２階層に限らず、３階層以上、あるいは単一階層でもよい。
【００５２】
【発明の効果】
本発明のプロセッサによれば、ライトバック方式のキャッシュメモリを内蔵した複数のプロセッサにて構成される密結合型のマルチプロセッサシステムにおいて、プロセッサ外部に特別な機能を付加することなく低コストで、特定のプロセッサの障害によるシステムダウンを回避することができる、という効果が得られる。
【００５３】
また、本発明のプロセッサによれば、外部に特別な機能を設けることなく、密結合型のマルチプロセッサシステムを構成する場合において、スヌープ処理に関係する障害波及を最小限に止めることができる、という効果が得られる。
【００５４】
本発明のマルチプロセッサシステムによれば、ライトバック方式のキャッシュメモリを内蔵した複数のプロセッサにて構成される密結合型のマルチプロセッサシステムにおいて、プロセッサ外部に特別な機能を付加することなく低コストで、特定のプロセッサの障害によるシステムダウンを回避することができる、という効果が得られる。
【００５５】
また、本発明のマルチプロセッサシステムによれば、プロセッサの外部に特別な機能を設けることなく、密結合型のマルチプロセッサシステムを構成する場合において、スヌープ処理に関係する障害波及を最小限に止めることができる、という効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるマルチプロセッサシステムを構成するプロセッサの内部構成の一例を示すブロック図である。
【図２】本発明の一実施の形態であるマルチプロセッサシステムを構成するプロセッサの作用の一例を示す概念図である。
【図３】本発明の一実施の形態であるマルチプロセッサシステムを構成するプロセッサにおける障害処理ユニットの構成の一例を示す概念図である。
【図４】本発明の一実施の形態であるマルチプロセッサシステムを構成するプロセッサにおけるスヌープ処理からの切り離し機構の一例を示す概念図である。
【図５】本発明の一実施の形態であるマルチプロセッサシステムを構成するプロセッサにおける障害処理ユニットの作用の一例を示すフローチャートである。
【図６】密結合型マルチプロセッサシステムの構成を示す概念図である。
【符号の説明】
１００…プロセッサ、１０１…命令発行／演算ユニット（ＩＵ）、１０２…Ｌ１キャッシュ制御ユニット（ＭＵ）（スヌープ処理論理）、１０３…自命令処理部、１０４…スヌープ処理部、１０５…Ｌ１キャッシュ（第１のキャッシュメモリ）、１０６…Ｌ２キャッシュ制御ユニット（ＳＵ）（スヌープ処理論理）、１０７…自命令処理部、１０８…スヌープ処理部、１０９…Ｌ２キャッシュ（第２のキャッシュメモリ）、１１０…バスインターフェースユニット（ＰＵ）（スヌープ処理論理）、１１０Ａ…スヌープ処理部、１１０Ａ−１…スヌープ切り替えフラグラッチ、１１０Ａ−２…ＡＮＤゲート、１１０Ａ−３…スヌープ要求発行論理、１１０Ａ−４…スヌープ切り替えフラグ、１１０Ｂ…自命令処理部、１１１…障害処理ユニット（ＥＵ）、１１１ａ…ＯＲゲート、１１１ｂ…ＯＲゲート、１１１ｃ…ＯＲゲート、１１１ｄ…ＯＲゲート、１１１ｅ…ＡＮＤゲート、１１１ｆ…ＡＮＤゲート、１１１ｇ…ＡＮＤゲート、１１１ｉ…レベル０判定出力、１１１ｊ…レベル１判定出力、１１１ｋ…レベル２判定出力、１１１ｌ…レベル３判定出力、１１１ｍ…レベル０障害処理論理、１１１ｎ…レベル１障害処理論理、１１１ｐ…レベル２障害処理論理、１１１ｑ…レベル３障害処理論理、１１３…障害発生報告信号、１１３ａ〜１１３ｄ…レベルライン、１１４…障害発生報告信号、１１４ａ〜１１４ｄ…レベルライン、１１５…障害発生報告信号、１１５ａ〜１１５ｄ…レベルライン、１１６…障害発生報告信号、１１６ａ〜１１６ｄ…レベルライン、１１７…スヌープ動作切り替え要求、１１７ａ…要求セット、１１７ｂ…要求リセット、１１８…スヌープ処理要求、１１９…スヌープ処理要求、１２０…リトライモードセット要求、１２１…スヌープリトライ応答フラグ、１２２…キャンセル信号、１２３…データ転送パス、１２４…データ転送要求信号、１２５…データ転送パス、１２６…データ転送要求信号、１５０…プロセッサバス、１６０…主記憶、２００…スヌープ処理実行範囲。
【発明の属する技術分野】
本発明は、プロセッサおよびマルチプロセッサ技術に関し、特に、複数のプロセッサにて主記憶を共有する密結合型のマルチプロセッサシステムにおける障害処理等に適用して有効な技術に関する。
【０００２】
【従来の技術】
情報処理技術の分野では、処理負荷を複数のプロセッサに分担させることで、単位時間当たりの情報処理能力や、プロセッサの多重化による障害耐性の向上を実現しようとするマルチプロセッサ技術が知られている。
【０００３】
マルチプロセッサシステムを運用中に命令実行が継続不可能な障害が発生した場合には、プロセッサが二重化してあるようなシステムでは代替プロセッサに処理を再実行させ、システムダウンの可能性を低くすることができるが、図６に示すような密結合型マルチプロセッサシステムにおいて各プロセッサが独自のプログラムを走らせている場合、特にキャッシュの制御にライトバック方式を用いていると、致命的な障害が起きたプロセッサをシステムから切り離した場合に、プロセッサ内キャッシュに残る更新済み（ダーティ）データを主記憶に反映させることができないために、データの一貫性が保持できず、システムをダウンさせざるを得ない場合が多い。
【０００４】
【発明が解決しようとする課題】
このような技術的課題を回避するために、例えば特開平１０−１０５５２７号公報では、プロセッサバスに外部キャッシュと専用のコントローラを設け、各プロセッサの内蔵キャッシュが保持するデータをすべて包含させ、常に最新データが全プロセッサから見えるようにして、プロセッサなどの構成要素を多重化させなくてもシステムダウンを避ける方法を提案しているが、このような方法では本来必要ではない外部キャッシュやそのコントローラ等、新たなコストがかかる上に、プロセッサの台数増加に対応しきれないという技術的課題がある。
【０００５】
マルチプロセッサシステムは性能向上のため、将来的には構成プロセッサ台数が増加すると考えられ、よりコストをかけずにシステムダウンを避ける方法が必要とされているが、現在は、例に挙げたようにプロセッサの外部に専用のコントローラ等の新たな機構を追加するしか有効な手段がなく、より低コストでシステムの信頼性を向上させるための汎用性ある方法が必要である。
【０００６】
密結合マルチプロセッサシステムにおいて、あるプロセッサが命令処理続行不可能な障害を起こした場合にシステムを停止しなければならない理由は、一つには、各プロセッサのキャッシュがライトバック方式であった場合、障害を起こしたプロセッサのキャッシュ中に、まだ主記憶に反映されていない最新データが残っていても、障害でプロセッサを切り離すためにその最新データを主記憶や他のプロセッサに渡せないという点が挙げられる。
【０００７】
また、別の要因としては、正常に動作しているプロセッサが発行したリクエストに対して、障害を起こしたプロセッサが応答を返せないと、正常に動作しているプロセッサの動作を止めてしまう可能性があるからである。
【０００８】
本発明の目的は、ライトバック方式のキャッシュメモリを内蔵した複数のプロセッサにて構成される密結合型のマルチプロセッサシステムにおいて、プロセッサ外部に特別な機能を付加することなく低コストで、特定のプロセッサの障害によるシステムダウンを回避することにある。
【０００９】
本発明の他の目的は、外部に特別な機能を設けることなく、密結合型のマルチプロセッサシステムを構成する場合において、スヌープ処理に関係する障害波及を最小限に止めることが可能なプロセッサを提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、マルチプロセッサシステムにおいて、あるプロセッサで命令処理続行が不可能な致命的障害が発生した場合にも、その障害のレベルを判断し、たとえ自命令の処理が不可能でも、キャッシュライン無効化（パージ）やダーティラインの主記憶への掃き出しなどのスヌープ応答処理が可能な限りはそのプロセッサを動作させることにより、他の正常動作しているプロセッサに継続動作を可能にさせ、システム全体を停止させることなく運用するための障害処理技術を提供する。
【００１１】
すなわち、本発明では、主に密結合型マルチプロセッサシステムにおいて、システムを構成する各プロセッサが、自分の中で発生した障害の場所および重度を判定する手段と、命令実行が続行不可能でもパージやダーティライン掃き出し等のスヌープ応答処理が続行可能かどうかを判定する手段を持つ。
【００１２】
さらに具体的には、プロセッサのキャッシュが複数階層で構成されていた場合には、障害が発生した場合に、コヒーレンシを管理する（ダーティラインを保持する）階層（一般には、最下層のみライト・バック方式で、それより上はライト・スルー方式が用いられる）のみ正常に動作できれば、他の階層のキャッシュ処理部で障害が発生した場合でも、それらの階層のキャッシュをスヌープ動作から切り離す手段を持ち、その手段によってバスからのスヌープ要求に応答できるので、コヒーレンシを維持する階層のキャッシュのみ正しく動作できれば、他の階層のキャッシュ処理に障害が発生しても、スヌープ応答が可能になる。
【００１３】
プロセッサ内で何らかの障害を検出した場合には、前記各手段によって、障害が発生した場所およびそのレベルを判定し、命令処理の続行が不可能であれば、前記スヌープ応答処理が可能かどうかを判定し、もしスヌープ応答処理が続行可能であれば、命令続行を中止した状態でもバスからのスヌープ要求には応答することによって、他の正常に動作しているプロセッサを継続動作させ、その結果、システムダウンを防ぐ。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。
【００１５】
図１は、本発明の一実施の形態であるマルチプロセッサシステムを構成するプロセッサの内部構成の一例を示すブロック図である。
【００１６】
本実施の形態のマルチプロセッサシステムは、プロセッサバス１５０を介して複数のプロセッサ１００が主記憶１６０を共有する密結合型のマルチプロセッサシステムである。
【００１７】
個々のプロセッサ１００は、命令の発行及び演算を行う命令発行／演算ユニット（ＩＵ）１０１と、Ｌ１キャッシュ制御ユニット（ＭＵ）１０２と、Ｌ１キャッシュ１０５と、Ｌ２キャッシュ制御ユニット（ＳＵ）１０６と、Ｌ２キャッシュ１０９と、プロセッサバス１５０へのバスリクエスト発行およびプロセッサバス１５０からのスヌープを行うバスインターフェースユニット（ＰＵ）１１０と、障害処理を制御する障害処理ユニット（ＥＵ）１１１から構成される。
【００１８】
Ｌ１キャッシュ１０５を制御するＭＵ１０２には、スヌープ処理部１０４および自命令処理部１０３が設けられ、Ｌ２キャッシュ１０９を制御するＳＵ１０６には、スヌープ処理部１０８および自命令処理部１０７が設けられ、ＰＵ１１０には、スヌープ処理部１１０Ａおよび自命令処理部１１０Ｂが設けられている。
【００１９】
そして、記憶階層を構成する主記憶１６０、Ｌ２キャッシュ１０９、Ｌ１キャッシュ１０５、の各階層と、ＩＵ１０１との間におけるデータの授受は、上位階層から下位階層側へのデータ転送要求信号１２４、データ転送要求信号１２６に基づいて、データ転送パス１２３、データ転送パス１２５、プロセッサバス１５０を介して実行される。
【００２０】
Ｌ１キャッシュ１０５はライトスルー方式で制御を行い、Ｌ２キャッシュ１０９はライトバック方式で制御を行う。したがって、ＩＵ１０１から主記憶１６０の側にデータを書き出すストア命令が実行された場合、Ｌ１キャッシュ１０５に書き込み先のラインがあった場合にはＬ１キャッシュ１０５に書き込むとともにＬ２キャッシュ１０９にも書き込みを行い、書き込み先ラインが存在しなかった場合にはＬ１キャッシュ１０５には書き込まず、Ｌ２キャッシュ１０９のみに書き込みを行う。従って、更新されたデータ（ダーティデータ）は、キャッシュラインの置き換えや、明示的なダーティラインの掃き出し要求が発生しない限り、このＬ２キャッシュ１０９にしか存在しない。このため、スヌープによるプロセッサキャッシュ間コヒーレンシのチェックは、Ｌ２キャッシュ１０９のみで行っている。
【００２１】
また、ＰＵ１１０はプロセッサバス１５０からのパージやダーティラインの掃き出し要求をスヌープすると、ＰＵ１１０からＳＵ１０６とＭＵ１０２へ、それぞれスヌープ処理要求１１８、スヌープ処理要求１１９を発行する。この際、ダーティラインはＬ２キャッシュ１０９にしか存在しないので、ダーティラインの掃き出し要求はＳＵ１０６に対してしか発行されない。
【００２２】
ＩＵ１０１、ＭＵ１０２、ＳＵ１０６、ＰＵ１１０は障害を検出すると、それぞれ障害発生および障害レベルを専用インターフェースである障害発生報告信号１１３、障害発生報告信号１１４、障害発生報告信号１１５、障害発生報告信号１１６を用いてＥＵ１１１に報告する。
【００２３】
上記障害レベルは、軽度障害（レベル０）、重度障害（レベル１）、動作不能障害（レベル２〜３）の３つに大別できる。ＥＵ１１１には、この障害レベルを判定する機能、および各障害レベルの処理を行う論理が備えられている。
【００２４】
すなわち、図３に例示されるように、障害発生報告信号１１３〜１１６の各々は、障害のレベル０〜レベル３の４状態の各々を示す複数のレベルライン１１３ａ〜１１３ｄ、レベルライン１１４ａ〜１１４ｄ、レベルライン１１５ａ〜１１５ｄ、レベルライン１１６ａ〜１１６ｄからなる。
【００２５】
ＥＵ１１１の内部には、レベル０に対応した、ＯＲゲート１１１ａ、ＡＮＤゲート１１１ｅ、レベル０判定出力１１１ｉ、およびレベル０障害処理論理１１１ｍと、
レベル１に対応した、ＯＲゲート１１１ｂ、ＡＮＤゲート１１１ｆ、レベル１判定出力１１１ｊ、およびレベル１障害処理論理１１１ｎと、
レベル２に対応した、ＯＲゲート１１１ｃ、ＡＮＤゲート１１１ｇ、レベル２判定出力１１１ｋ、およびレベル２障害処理論理１１１ｐと、
レベル３に対応した、ＯＲゲート１１１ｄ、レベル３判定出力１１１ｌ、およびレベル３障害処理論理１１１ｑと、
が設けられている。
【００２６】
最も上位のレベル３を処理するＯＲゲート１１１ｄでは、レベル３の障害を示すレベルライン１１３ｄ〜１１６ｄの一つが“１”のとき、レベル３判定出力１１１ｌを“１”にしてレベル３障害処理論理１１１ｑを起動する。また、レベル３判定出力１１１ｌは、論理反転されて、より下位の障害レベルのＡＮＤゲート１１１ｅ〜１１１ｇに入力される。
【００２７】
同様に、レベル２のＯＲゲート１１１ｃの出力は、より下位のＡＮＤゲート１１１ｅ〜１１１ｆに反転入力されるとともに、ＡＮＤゲート１１１ｇを経てレベル２判定出力１１１ｋとなる。
【００２８】
同様に、レベル１のＯＲゲート１１１ｂの出力は、より下位のＡＮＤゲート１１１ｅに反転入力されるとともに、ＡＮＤゲート１１１ｆを経てレベル１判定出力１１１ｊとなる。
【００２９】
レベル０のＯＲゲート１１１ａの出力は、ＡＮＤゲート１１１ｅを経てレベル０判定出力１１１ｉとなる。
【００３０】
従って、レベル０〜３の障害が競合して発生したとき、ＥＵ１１１では、より上位の障害処理論理が起動されることになる。
【００３１】
これらのうち、軽度障害（レベル０）とは、キャッシュを構成するＲＡＭデータ読み出し時の１ビットエラー等、命令の実行に影響を与えずに回復可能な障害を指す。
【００３２】
重度障害（レベル１）とは、演算結果のパリティエラー等の不正や、不正演算結果の各種レジスタへの書き込み等、命令の再実行が必要な障害を指す。
【００３３】
また、動作不能障害（レベル２）とは、命令の再実行が不可能な障害や、重度障害が発生した際の、回復処理が不可能な障害を指し、このレベルの障害ではプロセッサの切り離しが必要となる。さらに、スヌープ処理が継続不可能な場合（レベル３）には、他プロセッサに対して、ダーティラインの掃き出しができなくなる可能性があるので、システム停止となる。
【００３４】
各ユニットは、ユニット内で検出した障害箇所から障害レベルを決定する。例えば、ＭＵ１０２やＳＵ１０６は、Ｌ１キャッシュ１０５もしくはＬ２キャッシュ１０９の読み出しデータに１ビットエラーを検出すると、ＥＵ１１１に対して「レベル０の障害」が発生したことを通知する。またＬ１キャッシュ１０５で上記読み出しデータに２ビットエラーを検出した場合には、回復不可能なため、ＭＵ１０２は「レベル２の障害」が発生した事をＥＵ１１１に通知するが、Ｌ２キャッシュ１０９で読み出しデータの２ビットエラーを検出した場合には、スヌープによるコヒーレンシのチェックができなくなるので、ＳＵ１０６は「レベル２の障害」ではなく「レベル３の障害」が発生したことをＥＵ１１１へ通知する。
【００３５】
この通知を受けたＥＵ１１１は、一例として、図５のフローチャートに例示されるような以下の障害判別処理を行う。
【００３６】
ＥＵ１１１は、障害発生を報告されると（ステップ５０１）、そのレベルから命令実行が継続可能かどうかを判断する（ステップ５０２、ステップ５０３）。具体的には、発生障害レベルが０であれば命令実行の継続は可能であるが（ステップ５０７）、障害レベルが１以上であれば、命令実行の継続は不可能と判断する。
【００３７】
もし継続が不可能であった場合には、次にスヌープ処理が継続可能かどうかを判断する（ステップ５０４）。スヌープ処理が継続可能かどうかは、送られてくる障害レベルが２以下であるかどうかで判断できる。また、ＥＵ１１１では上述の図３で説明したように、障害レベルの優先度を判断し、最もレベルの高い障害のみ報告されるようになっているので、レベルの異なる複数の障害報告が同時に発生しても構わない。
【００３８】
この結果、スヌープ処理が継続不可能と判断した場合には、システムダウンのシーケンスを開始するが（ステップ５０６）、スヌープ処理が続行可能と判断した場合には、ＥＵ１１１からＰＵ１１０に対して、障害時のスヌープ動作に切り替えるためのスヌープ動作切り替え要求１１７が発行される（ステップ５０５）。
【００３９】
これによりＰＵ１１０は、プロセッサバス１５０からスヌープしたダーティラインの掃き出し要求やパージ要求をＳＵ１０６のみに送るようになり、また、スヌープ処理要求１１９の発行を抑止することにより、ＭＵ１０２をスヌープ処理から切り離す。これは、Ｌ１キャッシュ１０５にはダーティラインが存在しないため、Ｌ１キャッシュ１０５に存在するデータを他プロセッサが必要としないからであり、また、自命令の実行がこれ以上継続されないため、Ｌ１キャッシュ１０５のデータには誰もアクセスしないためである。
【００４０】
以上の理由から、図２に例示されるように、Ｌ１キャッシュ１０５をスヌープ動作から切り離し、スヌープ処理を図２の破線で示されるようにスヌープ処理実行範囲２００に限定しても何ら問題は発生しない。さらに、このように動作を切り替えることにより、Ｌ１キャッシュ１０５が動作不可能になっても、当該Ｌ１キャッシュ１０５を制御するＭＵ１０２に対するスヌープ処理要求１１９の発行を抑止し、Ｌ１キャッシュ１０５を切り離すことにより、スヌープ処理を続行することが可能になる。
【００４１】
上述のようなＰＵ１１０におけるＬ１キャッシュ１０５の切り離しの機構の一例を、図４に具体的に示す。
【００４２】
スヌープ動作切り替え要求１１７は、要求セット１１７ａおよび要求リセット１１７ｂからなり、要求セット１１７ａがＥＵ１１１からＰＵ１１０のスヌープ処理部１１０Ａへ発行されると、ＰＵ１１０はスヌープ切り替えフラグラッチ１１０Ａ−１（１ビットラッチ）にスヌープ切り替えフラグ１１０Ａ−４の値をセットする。このスヌープ切り替えフラグ１１０Ａ−４がセットされることにより、スヌープ処理部１１０Ａのスヌープ要求発行論理１１０Ａ−３からＭＵ１０２へのスヌープ処理要求１１９は常にＡＮＤゲート１１０Ａ−２によって０値に固定されるようになり、結果的にＰＵ１１０からＭＵ１０２へのスヌープ処理要求はすべて抑止される事になる。この機構により、Ｌ１キャッシュの切り離しを実現している。なお、要求リセット１１７ｂにてスヌープ切り替えフラグ１１０Ａ−４をリセットすることにより、このＬ１キャッシュ１０５の切り離しは解除される。
【００４３】
この後、ＥＵ１１１は、プロセッサ内に残っている実行中の命令をすべてキャンセルするよう、キャンセル信号１２２をＩＵ１０１へ発行し、ＩＵ１０１は実行中であったすべての命令をキャンセルする。その後、プロセッサ１００はリセット動作を行うが、リセットを行う前に、バスからのスヌープ要求に対して再発行（リトライ）を促すための応答をするようＥＵ１１１からＰＵ１１０へリトライモードセット要求１２０が送られる。ＰＵ１１０は、この要求を受けてＰＵ１１０内のスヌープリトライ応答フラグ１２１をセットする。スヌープリトライ応答フラグ１２１は、プロセッサ１００のリセットではクリアされないので、セットされている間はリセット動作中でも、プロセッサバス１５０からのスヌープ要求に対して無条件にリトライ応答がなされる。他プロセッサは、障害が発生したプロセッサ１００のスヌープリトライ応答フラグ１２１がセットされている間はプロセッサバス１５０に発行した要求を完了できないが、リセット動作が終わり、やがてスヌープリトライ応答フラグ１２１がクリアされると、プロセッサバス１５０に発行した要求を完了することができる。
【００４４】
以上の手順により、障害を起こしたプロセッサ１００は、障害が発生してからスヌープリトライ応答フラグ１２１がセットされるまでの間は通常のスヌープ動作を行い、プロセッサ１００のリセット動作中、スヌープリトライ応答フラグ１２１がセットされている間はスヌープ要求に対してリトライ応答を返し、リセット動作が完了してスヌープリトライ応答フラグ１２１のリセットが行われた後は、また通常のスヌープ動作を行うことができる。
【００４５】
プロセッサ１００のリセットが完了し、また命令を実行する前には、必ずＬ１キャッシュ１０５内のデータをすべて初期化しておく必要がある。これは、ＭＵ１０２を切り離した後で、スヌープのリクエストをＰＵ１１０からＭＵ１０２に送っていないために、Ｌ１キャッシュ１０５内のデータがすでに他プロセッサによって更新されている可能性があるためである。
【００４６】
このように本実施の形態のプロセッサおよび１００およびそれらによって構成されるマルチプロセッサシステムによれば、あるプロセッサ１００で障害が発生しても、障害が発生したプロセッサ１００の内部のＥＵ１１１において、障害のレベルが判定され、ダーティラインが存在する可能性のあるＬ２キャッシュ１０９におけるスヌープ処理の続行が可能と判断された場合には、プロセッサ１００のリセット動作に関係なく、各プロセッサ１００内のＬ２キャッシュ１０９のデータ間にて論理的な一意性（コヒーレンシ）を保つためのスヌープ動作を行わせて、障害のプロセッサ１００のＬ２キャッシュ１０９内のダーティラインを主記憶１６０に反映させる、等の処理が可能となる。
【００４７】
これにより、複数のプロセッサ１００のＬ２キャッシュ１０９内のデータ間のコヒーレンシが損なわれていることの懸念のために、障害のプロセッサ１００以外の他のプロセッサを停止させ、システムダウンに陥ることが防止される。すなわち、特定のプロセッサ１００の障害のためにシステム全体を停止させることなくシステムの運用を継続することが可能になり、マルチプロセッサシステムの動作の信頼性を向上させることができる。
【００４８】
また、複数のプロセッサ１００のＬ２キャッシュ１０９内のデータ間のコヒーレンシの維持のために、プロセッサ１００の外部に特別な制御機構やメモリ等を設ける必要がなくなり、マルチプロセッサシステムの構築におけるコスト低減が図れる。
【００４９】
さらに、マルチプロセッサシステムの全体が停止することがなくなり、個々のプロセッサ１００およびそれらによって構築されるマルチプロセッサシステムの稼働率が向上する。
【００５０】
以上本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５１】
たとえば、キャッシュメモリの階層は、上述の実施の形態に例示した２階層に限らず、３階層以上、あるいは単一階層でもよい。
【００５２】
【発明の効果】
本発明のプロセッサによれば、ライトバック方式のキャッシュメモリを内蔵した複数のプロセッサにて構成される密結合型のマルチプロセッサシステムにおいて、プロセッサ外部に特別な機能を付加することなく低コストで、特定のプロセッサの障害によるシステムダウンを回避することができる、という効果が得られる。
【００５３】
また、本発明のプロセッサによれば、外部に特別な機能を設けることなく、密結合型のマルチプロセッサシステムを構成する場合において、スヌープ処理に関係する障害波及を最小限に止めることができる、という効果が得られる。
【００５４】
本発明のマルチプロセッサシステムによれば、ライトバック方式のキャッシュメモリを内蔵した複数のプロセッサにて構成される密結合型のマルチプロセッサシステムにおいて、プロセッサ外部に特別な機能を付加することなく低コストで、特定のプロセッサの障害によるシステムダウンを回避することができる、という効果が得られる。
【００５５】
また、本発明のマルチプロセッサシステムによれば、プロセッサの外部に特別な機能を設けることなく、密結合型のマルチプロセッサシステムを構成する場合において、スヌープ処理に関係する障害波及を最小限に止めることができる、という効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるマルチプロセッサシステムを構成するプロセッサの内部構成の一例を示すブロック図である。
【図２】本発明の一実施の形態であるマルチプロセッサシステムを構成するプロセッサの作用の一例を示す概念図である。
【図３】本発明の一実施の形態であるマルチプロセッサシステムを構成するプロセッサにおける障害処理ユニットの構成の一例を示す概念図である。
【図４】本発明の一実施の形態であるマルチプロセッサシステムを構成するプロセッサにおけるスヌープ処理からの切り離し機構の一例を示す概念図である。
【図５】本発明の一実施の形態であるマルチプロセッサシステムを構成するプロセッサにおける障害処理ユニットの作用の一例を示すフローチャートである。
【図６】密結合型マルチプロセッサシステムの構成を示す概念図である。
【符号の説明】
１００…プロセッサ、１０１…命令発行／演算ユニット（ＩＵ）、１０２…Ｌ１キャッシュ制御ユニット（ＭＵ）（スヌープ処理論理）、１０３…自命令処理部、１０４…スヌープ処理部、１０５…Ｌ１キャッシュ（第１のキャッシュメモリ）、１０６…Ｌ２キャッシュ制御ユニット（ＳＵ）（スヌープ処理論理）、１０７…自命令処理部、１０８…スヌープ処理部、１０９…Ｌ２キャッシュ（第２のキャッシュメモリ）、１１０…バスインターフェースユニット（ＰＵ）（スヌープ処理論理）、１１０Ａ…スヌープ処理部、１１０Ａ−１…スヌープ切り替えフラグラッチ、１１０Ａ−２…ＡＮＤゲート、１１０Ａ−３…スヌープ要求発行論理、１１０Ａ−４…スヌープ切り替えフラグ、１１０Ｂ…自命令処理部、１１１…障害処理ユニット（ＥＵ）、１１１ａ…ＯＲゲート、１１１ｂ…ＯＲゲート、１１１ｃ…ＯＲゲート、１１１ｄ…ＯＲゲート、１１１ｅ…ＡＮＤゲート、１１１ｆ…ＡＮＤゲート、１１１ｇ…ＡＮＤゲート、１１１ｉ…レベル０判定出力、１１１ｊ…レベル１判定出力、１１１ｋ…レベル２判定出力、１１１ｌ…レベル３判定出力、１１１ｍ…レベル０障害処理論理、１１１ｎ…レベル１障害処理論理、１１１ｐ…レベル２障害処理論理、１１１ｑ…レベル３障害処理論理、１１３…障害発生報告信号、１１３ａ〜１１３ｄ…レベルライン、１１４…障害発生報告信号、１１４ａ〜１１４ｄ…レベルライン、１１５…障害発生報告信号、１１５ａ〜１１５ｄ…レベルライン、１１６…障害発生報告信号、１１６ａ〜１１６ｄ…レベルライン、１１７…スヌープ動作切り替え要求、１１７ａ…要求セット、１１７ｂ…要求リセット、１１８…スヌープ処理要求、１１９…スヌープ処理要求、１２０…リトライモードセット要求、１２１…スヌープリトライ応答フラグ、１２２…キャンセル信号、１２３…データ転送パス、１２４…データ転送要求信号、１２５…データ転送パス、１２６…データ転送要求信号、１５０…プロセッサバス、１６０…主記憶、２００…スヌープ処理実行範囲。
Claims (3)
- データ処理を行う演算論理部と、前記演算論理部にて発生した主記憶に対する書き込みデータを一時的に保持するキャッシュメモリと、前記主記憶を他のプロセッサと共有して稼働する場合において各プロセッサ間の前記キャッシュメモリの内容を論理的に一致させるためのスヌープ処理を行うスヌープ処理論理と、を含むプロセッサであって、
前記プロセッサにて障害が発生したとき、前記スヌープ処理が可能か否かを判別する障害判定論理と、
前記プロセッサの障害発生時に前記スヌープ処理が可能な場合には、前記スヌープ処理を選択的に継続させつつ前記プロセッサのリセット動作を行う制御論理と、
を備えたことを特徴とするプロセッサ。 - 請求項１記載のプロセッサにおいて、
前記キャッシュメモリが、前記演算論理部に近く、ライトスルー方式で制御される第１のキャッシュメモリと、前記主記憶に近く、ライトバック方式で制御される第２のキャッシュメモリとで構成され、前記演算論理部が動作不能となり、前記スヌープ処理を選択的に継続させる場合には、前記第１のキャッシュメモリを前記スヌープ処理論理から切り離すことを特徴とするプロセッサ。 - 主記憶と、前記主記憶を共有する複数のプロセッサからなるマルチプロセッサシステムであって、個々の前記プロセッサは、請求項１または２記載のプロセッサからなることを特徴とするマルチプロセッサシステム。
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