JPH10301850A - データ処理システム内のキャッシュ・コヒーレンシを維持するためにセクタ化キャッシュ・メモリに疑似精密包含方式を設ける方法及びシステム - Google Patents
データ処理システム内のキャッシュ・コヒーレンシを維持するためにセクタ化キャッシュ・メモリに疑似精密包含方式を設ける方法及びシステムInfo
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- JPH10301850A JPH10301850A JP10097520A JP9752098A JPH10301850A JP H10301850 A JPH10301850 A JP H10301850A JP 10097520 A JP10097520 A JP 10097520A JP 9752098 A JP9752098 A JP 9752098A JP H10301850 A JPH10301850 A JP H10301850A
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- 239000002699 waste material Substances 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
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Abstract
(57)【要約】
【課題】 データ処理システム内のキャッシュ・コヒー
レンシを維持するために、セクタ化キャッシュ・メモリ
において疑似精密包含方式を設ける方法及びシステムを
開示する。 【解決手段】 本発明の方法及びシステムによると、キ
ャッシュ・メモリは複数のキャッシュ・ラインを含む。
キャッシュ・ラインのデータ・フィールドを複数のセク
タに分割する。各キャッシュ・ラインに状態ビット・フ
ィールドを関連付け、その状態ビット・フィールドを使
用して対応するキャッシュ・ラインの少なくとも４つの
異なる状態を識別する。各キャッシュ・ライン内の各セ
クタに包含ビット・フィールドを関連づけ、その包含ビ
ット・フィールドを使用して、関連づけられたセクタの
包含状態を識別する。４つの状態のうちの第１の状態を
割り当てて、関連づけられたキャッシュ・ラインの精密
包含状態を設ける。４つの状態のうちの第２及び第３の
状態を割り当てて、関連づけられたキャッシュ・ライン
の非精密包含状態を設け、キャッシュ・ライン状態のデ
コード効率を向上させる。
レンシを維持するために、セクタ化キャッシュ・メモリ
において疑似精密包含方式を設ける方法及びシステムを
開示する。 【解決手段】 本発明の方法及びシステムによると、キ
ャッシュ・メモリは複数のキャッシュ・ラインを含む。
キャッシュ・ラインのデータ・フィールドを複数のセク
タに分割する。各キャッシュ・ラインに状態ビット・フ
ィールドを関連付け、その状態ビット・フィールドを使
用して対応するキャッシュ・ラインの少なくとも４つの
異なる状態を識別する。各キャッシュ・ライン内の各セ
クタに包含ビット・フィールドを関連づけ、その包含ビ
ット・フィールドを使用して、関連づけられたセクタの
包含状態を識別する。４つの状態のうちの第１の状態を
割り当てて、関連づけられたキャッシュ・ラインの精密
包含状態を設ける。４つの状態のうちの第２及び第３の
状態を割り当てて、関連づけられたキャッシュ・ライン
の非精密包含状態を設け、キャッシュ・ライン状態のデ
コード効率を向上させる。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にはキャッシ
ュ・コヒーレンシを維持する方法及びシステムに関し、
具体的には、データ処理システム内のキャッシュ・コヒ
ーレンシを維持する方法及びシステムに関する。より具
体的には、本発明はデータ処理システム内のキャッシュ
・コヒーレンシを維持するために、セクタ化されたキャ
ッシュ・メモリに疑似精密包含方式を設ける方法及びシ
ステムに関する。
ュ・コヒーレンシを維持する方法及びシステムに関し、
具体的には、データ処理システム内のキャッシュ・コヒ
ーレンシを維持する方法及びシステムに関する。より具
体的には、本発明はデータ処理システム内のキャッシュ
・コヒーレンシを維持するために、セクタ化されたキャ
ッシュ・メモリに疑似精密包含方式を設ける方法及びシ
ステムに関する。
【０００２】データ処理システムは一般に、階層式に構
成された様々な記憶装置に結合されたプロセッサを含
む。ハードウェアまたはソフトウェアは、間もなくアク
セスされる可能性が最も高いとみなされるアドレスに階
層内の記憶装置の各部分を動的に割り振ることができ
る。プロセッサを基準にした各階層レベルで使用される
記憶装置のタイプは、速度と容量とコストの必要条件の
兼ね合いによって決定されるのが普通である。
成された様々な記憶装置に結合されたプロセッサを含
む。ハードウェアまたはソフトウェアは、間もなくアク
セスされる可能性が最も高いとみなされるアドレスに階
層内の記憶装置の各部分を動的に割り振ることができ
る。プロセッサを基準にした各階層レベルで使用される
記憶装置のタイプは、速度と容量とコストの必要条件の
兼ね合いによって決定されるのが普通である。
【０００３】メイン・メモリに加えて、階層内で一般的
に使用される記憶装置としては、キャッシュ・メモリと
呼ばれる高速メモリがある。キャッシュ・メモリはプロ
セッサが間もなく再度アクセスされる可能性の最も高い
ワードを保持し、プロセッサがそのワード使用するため
の待ち時間を大幅に短縮することによって、より低速の
メイン・メモリの見かけのアクセス時間を高速化する。
したがって、キャッシュ・メモリはメイン・メモリから
プロセッサに最近転送されたデータや命令のサブセット
への比較的高速なアクセスを可能にし、したがってデー
タ処理システムの全体的速度が高速化される。
に使用される記憶装置としては、キャッシュ・メモリと
呼ばれる高速メモリがある。キャッシュ・メモリはプロ
セッサが間もなく再度アクセスされる可能性の最も高い
ワードを保持し、プロセッサがそのワード使用するため
の待ち時間を大幅に短縮することによって、より低速の
メイン・メモリの見かけのアクセス時間を高速化する。
したがって、キャッシュ・メモリはメイン・メモリから
プロセッサに最近転送されたデータや命令のサブセット
への比較的高速なアクセスを可能にし、したがってデー
タ処理システムの全体的速度が高速化される。
【０００４】２レベル・キャッシュ・メモリ階層とは、
各キャッシュメモリが異なるサイズと速度を有する２つ
のキャッシュ・メモリから成るキャッシュ・メモリ・シ
ステムである。典型的には、一般に一次キャッシュまた
はレベル１（Ｌ１）キャッシュと呼ばれる第１のキャッ
シュ・メモリの方がアクセス時間がより高速であり、１
ビット当たりのコストが高いのに対し、一般に二次キャ
ッシュまたはレベル２（Ｌ２）キャッシュと呼ばれる第
２のキャッシュはアクセス時間は遅いが１ビット当たり
のコストが低い。たいていは、より小さく高速な一次キ
ャッシュがオンチップであり、より大きく低速の二次キ
ャッシュはオフチップであるが、最近のある種の高パフ
ォーマンス・プロセッサ設計ではオンチップの二次キャ
ッシュもごく一般的に使用される。
各キャッシュメモリが異なるサイズと速度を有する２つ
のキャッシュ・メモリから成るキャッシュ・メモリ・シ
ステムである。典型的には、一般に一次キャッシュまた
はレベル１（Ｌ１）キャッシュと呼ばれる第１のキャッ
シュ・メモリの方がアクセス時間がより高速であり、１
ビット当たりのコストが高いのに対し、一般に二次キャ
ッシュまたはレベル２（Ｌ２）キャッシュと呼ばれる第
２のキャッシュはアクセス時間は遅いが１ビット当たり
のコストが低い。たいていは、より小さく高速な一次キ
ャッシュがオンチップであり、より大きく低速の二次キ
ャッシュはオフチップであるが、最近のある種の高パフ
ォーマンス・プロセッサ設計ではオンチップの二次キャ
ッシュもごく一般的に使用される。
【０００５】コヒーレントなメモリ・システムを維持す
るために、メモリ階層内のすべてのメモリ・デバイスに
同じ情報のコピーを供給して資源共用の同期化と協調的
使用を可能にしなければならない。そうしなければ、誤
って古い、または陳腐化した情報のコピーが使用された
場合に問題が生じる。したがって、包含とよばれる方式
に基づいて、一次キャッシュは常に二次キャッシュに記
憶されているデータのサブセットを含むように設計され
る。この包含方式によって、一次キャッシュと二次キャ
ッシュの間に特定のレベルの冗長性が与えられ、それに
よって一次キャッュへのバス・トラフィックを減少させ
ることができる。
るために、メモリ階層内のすべてのメモリ・デバイスに
同じ情報のコピーを供給して資源共用の同期化と協調的
使用を可能にしなければならない。そうしなければ、誤
って古い、または陳腐化した情報のコピーが使用された
場合に問題が生じる。したがって、包含とよばれる方式
に基づいて、一次キャッシュは常に二次キャッシュに記
憶されているデータのサブセットを含むように設計され
る。この包含方式によって、一次キャッシュと二次キャ
ッシュの間に特定のレベルの冗長性が与えられ、それに
よって一次キャッュへのバス・トラフィックを減少させ
ることができる。
【０００６】さらに、あらゆるキャッシュ・メモリ実施
態様に共通の目標は、所与のサイズのキャッシュ・メモ
リ要するキャッシュ・ディレクトリ空間の大きさを最小
限にすることである。これは一般に、各ディレクトリ項
目が２つ以上のキャッシュ・セクタを表すようにキャッ
シュ・メモリをセクタ化することによって実現される。
セクタ化されたキャッシュ・メモリは、共用メモリを使
用して大量データ転送を行うが、共用が行われるとき、
各受信キャッシュ・ラインをより小さな単位のデータか
ら成るセクタに細分する。
態様に共通の目標は、所与のサイズのキャッシュ・メモ
リ要するキャッシュ・ディレクトリ空間の大きさを最小
限にすることである。これは一般に、各ディレクトリ項
目が２つ以上のキャッシュ・セクタを表すようにキャッ
シュ・メモリをセクタ化することによって実現される。
セクタ化されたキャッシュ・メモリは、共用メモリを使
用して大量データ転送を行うが、共用が行われるとき、
各受信キャッシュ・ラインをより小さな単位のデータか
ら成るセクタに細分する。
【０００７】上述の包含方式によると、従来のセクタ化
二次キャッシュは１セクタについて一般に包含ビットと
呼ばれる１ビットを使用して、その特定のセクタが一次
キャッシュにも存在するかどうかを示す。たとえば、４
つのセクタを有する二次キャッシュは４つのキャッシュ
・セクタすべての包含状況を定義するのに合計４ビット
を要することになる。従来のセクタ化キャッシュに基づ
く包含方式は各セクタの包含状況が正確に見えるように
はするが、ディレクトリ・ビット数がより少なくて済
み、デコードが単純化される疑似包含方式を設け、それ
によってより高い動作周波数を持つより小型のキャッシ
ュ・ディレクトリを可能にすることが望ましい。
二次キャッシュは１セクタについて一般に包含ビットと
呼ばれる１ビットを使用して、その特定のセクタが一次
キャッシュにも存在するかどうかを示す。たとえば、４
つのセクタを有する二次キャッシュは４つのキャッシュ
・セクタすべての包含状況を定義するのに合計４ビット
を要することになる。従来のセクタ化キャッシュに基づ
く包含方式は各セクタの包含状況が正確に見えるように
はするが、ディレクトリ・ビット数がより少なくて済
み、デコードが単純化される疑似包含方式を設け、それ
によってより高い動作周波数を持つより小型のキャッシ
ュ・ディレクトリを可能にすることが望ましい。
【０００８】
【発明が解決しようとする課題】したがって上記に鑑
み、本発明の目的はキャッシュ・コヒーレンシを維持す
る改良された方法及びシステムを提供することである。
み、本発明の目的はキャッシュ・コヒーレンシを維持す
る改良された方法及びシステムを提供することである。
【０００９】本発明の他の目的は、データ処理システム
内のキャッシュ・コヒーレンシを維持する改良された方
法及びシステムを提供することである。
内のキャッシュ・コヒーレンシを維持する改良された方
法及びシステムを提供することである。
【００１０】本発明の他の目的は、データ処理システム
内のキャッシュ・コヒーレンシを維持するために、セク
タ化キャッシュ・メモリにおける疑似精密包含方式を設
ける改良された方法及びシステムを提供することであ
る。
内のキャッシュ・コヒーレンシを維持するために、セク
タ化キャッシュ・メモリにおける疑似精密包含方式を設
ける改良された方法及びシステムを提供することであ
る。
【００１１】
【課題を解決するための手段】本発明の方法及びシステ
ムによると、キャッシュ・メモリは複数のキャッシュ・
ラインを含む。キャッシュ・ラインのデータ・フィール
ドは複数のセクタに分割されている。各キャッシュ・ラ
インには状態ビット・フィールドが関連づけられ、その
状態ビット・フィールドを使用して対応するキャッシュ
・ラインの少なくとも４つの異なる状態を識別する。各
キャッシュ・ライン内の各セクタには包含ビット・フィ
ールドが関連づけられ、その包含ビット・フィールドを
使用して、関連づけられたセクタの包含状態を識別す
る。４つの状態のうちの第１の状態は、関連づけられた
キャッシュ・ラインの精密な包含状態を示すために割り
当てられる。４つの状態のうちの第２及び第３の状態
は、関連づけられたキャッシュ・ラインの非精密包含状
態を示すために割り当てられ、それによってキャッシュ
・ライン状態のデコードが効率的になるようにする。
ムによると、キャッシュ・メモリは複数のキャッシュ・
ラインを含む。キャッシュ・ラインのデータ・フィール
ドは複数のセクタに分割されている。各キャッシュ・ラ
インには状態ビット・フィールドが関連づけられ、その
状態ビット・フィールドを使用して対応するキャッシュ
・ラインの少なくとも４つの異なる状態を識別する。各
キャッシュ・ライン内の各セクタには包含ビット・フィ
ールドが関連づけられ、その包含ビット・フィールドを
使用して、関連づけられたセクタの包含状態を識別す
る。４つの状態のうちの第１の状態は、関連づけられた
キャッシュ・ラインの精密な包含状態を示すために割り
当てられる。４つの状態のうちの第２及び第３の状態
は、関連づけられたキャッシュ・ラインの非精密包含状
態を示すために割り当てられ、それによってキャッシュ
・ライン状態のデコードが効率的になるようにする。
【００１２】
【発明の実施の形態】本発明は、キャッシュ・メモリを
有するどのようなデータ処理システムでも実施可能であ
る。また、本発明の機能は一次キャッシュと二次キャッ
シュを有する様々なデータ処理システムで提供可能であ
るものと理解される。
有するどのようなデータ処理システムでも実施可能であ
る。また、本発明の機能は一次キャッシュと二次キャッ
シュを有する様々なデータ処理システムで提供可能であ
るものと理解される。
【００１３】図面、特に図１を参照すると、本発明を適
用することができるデータ処理・システム１０のブロッ
ク図が図示されている。データ処理システム１０は複数
の中央処理装置（ＣＰＵ）１１ａ〜１１ｎを含み、各Ｃ
ＰＵ１１ａ〜１１ｎが一次キャッシュを含む。図のよう
に、ＣＰＵ１１ａは一次キャッシュ１２ａを含み、ＣＰ
Ｕ１１ｎは一次キャッシュ１２ｎを含む。各一次キャッ
シュ１２ａ〜１２ｎはセクタ化キャッシュとすることが
できる。
用することができるデータ処理・システム１０のブロッ
ク図が図示されている。データ処理システム１０は複数
の中央処理装置（ＣＰＵ）１１ａ〜１１ｎを含み、各Ｃ
ＰＵ１１ａ〜１１ｎが一次キャッシュを含む。図のよう
に、ＣＰＵ１１ａは一次キャッシュ１２ａを含み、ＣＰ
Ｕ１１ｎは一次キャッシュ１２ｎを含む。各一次キャッ
シュ１２ａ〜１２ｎはセクタ化キャッシュとすることが
できる。
【００１４】各ＣＰＵ１１ａ〜１１ｎはそれぞれ、二次
キャッシュ１３ａ〜１３ｎのそれぞれに結合されてい
る。本発明の好ましい実施例では、各二次キャッシュ１
３ａ〜１３ｎはセクタ化キャッシュである。ＣＰＵ１１
ａ〜１１ｎと一次キャッシュ１２ａ〜１２ｎと二次キャ
ッシュ１３ａ〜１３ｎとは、メイン・メモリ１４との相
互接続１５を介して互いに接続されている。相互接続機
構１５はバスまたはスイッチとすることができる。
キャッシュ１３ａ〜１３ｎのそれぞれに結合されてい
る。本発明の好ましい実施例では、各二次キャッシュ１
３ａ〜１３ｎはセクタ化キャッシュである。ＣＰＵ１１
ａ〜１１ｎと一次キャッシュ１２ａ〜１２ｎと二次キャ
ッシュ１３ａ〜１３ｎとは、メイン・メモリ１４との相
互接続１５を介して互いに接続されている。相互接続機
構１５はバスまたはスイッチとすることができる。
【００１５】図１にはデータ処理システムの好ましい実
施例が示されているが、本発明は様々なシステム構成内
で実施可能であるものと理解されたい。たとえば、各Ｃ
ＰＵ１１ａ〜１１ｎは複数レベルのキャッシュ・メモリ
を有することができる。他の例として、すべての二次キ
ャッシュ１３ａ〜１３ｎを１つの構成要素にまとめて、
図のように各一次キャッシュに１つの二次キャッシュで
はなく、１つの二次キャッシュがデータ処理システム全
体のための唯一の二次キャッシュとして機能するように
することもできる。
施例が示されているが、本発明は様々なシステム構成内
で実施可能であるものと理解されたい。たとえば、各Ｃ
ＰＵ１１ａ〜１１ｎは複数レベルのキャッシュ・メモリ
を有することができる。他の例として、すべての二次キ
ャッシュ１３ａ〜１３ｎを１つの構成要素にまとめて、
図のように各一次キャッシュに１つの二次キャッシュで
はなく、１つの二次キャッシュがデータ処理システム全
体のための唯一の二次キャッシュとして機能するように
することもできる。
【００１６】次に図２を参照すると、本発明の好ましい
実施例による図１の二次キャッシュのブロック図が図示
されている。図のように、二次キャッシュ１３ａは４ウ
ェイ・セット・アソシアティブ・データ・キャッシュで
ある。各セットは合計６４個のキャッシュ・ラインを有
し、各キャッシュ・ラインはデータ・フィールド２１
と、アドレス・タグ・フィールド２２と、状態ビット・
フィールド２３とを有する。たとえばデータ・フィール
ド２１はセクタ０とセクタ１の２つのセクタに分割され
ており、各セクタは６４バイトを含むことが好ましい。
データ・フィールド２１内の各セクタはさらに包含ビッ
ト・フィールド２４を含む。
実施例による図１の二次キャッシュのブロック図が図示
されている。図のように、二次キャッシュ１３ａは４ウ
ェイ・セット・アソシアティブ・データ・キャッシュで
ある。各セットは合計６４個のキャッシュ・ラインを有
し、各キャッシュ・ラインはデータ・フィールド２１
と、アドレス・タグ・フィールド２２と、状態ビット・
フィールド２３とを有する。たとえばデータ・フィール
ド２１はセクタ０とセクタ１の２つのセクタに分割され
ており、各セクタは６４バイトを含むことが好ましい。
データ・フィールド２１内の各セクタはさらに包含ビッ
ト・フィールド２４を含む。
【００１７】アドレス・タグ・フィールド２２と状態ビ
ット・フィールド２３は二次キャッシュ１３ａのディレ
クトリに含まれることが好ましい。図の包含ビット・フ
ィールド２４はデータ・フィールド２１内に配置されて
いるが、包含ビット・フィールド２４はディレクトリ内
に含めることもできる。このディレクトリは、当技術分
野で周知のようにフル・アソシアティブ、ダイレクト・
マッピング、またはセット・アソシアティブなど使用可
能な任意のキャッシュ方式に従って構成することができ
る。着信有効アドレスとアドレス・タグ・フィールド２
２内のタグの１つとの比較一致によってキャッシュ「ヒ
ット」が示される。アドレス・タグ・フィールド２２内
のタグは、フル・アソシアティブ・ディレクトリの場合
はフル・アドレスとすることができ、ダイレクト・マッ
ピング・ディレクトリまたはセット・アソシアティブ・
ディレクトリ場合は部分アドレスとすることができる。
状態ビット・フィールド２３及び包含ビット・フィール
ド２４内のビットを使用して、図１のデータ処理システ
ムのキャッシュ・コヒーレンシを維持する。
ット・フィールド２３は二次キャッシュ１３ａのディレ
クトリに含まれることが好ましい。図の包含ビット・フ
ィールド２４はデータ・フィールド２１内に配置されて
いるが、包含ビット・フィールド２４はディレクトリ内
に含めることもできる。このディレクトリは、当技術分
野で周知のようにフル・アソシアティブ、ダイレクト・
マッピング、またはセット・アソシアティブなど使用可
能な任意のキャッシュ方式に従って構成することができ
る。着信有効アドレスとアドレス・タグ・フィールド２
２内のタグの１つとの比較一致によってキャッシュ「ヒ
ット」が示される。アドレス・タグ・フィールド２２内
のタグは、フル・アソシアティブ・ディレクトリの場合
はフル・アドレスとすることができ、ダイレクト・マッ
ピング・ディレクトリまたはセット・アソシアティブ・
ディレクトリ場合は部分アドレスとすることができる。
状態ビット・フィールド２３及び包含ビット・フィール
ド２４内のビットを使用して、図１のデータ処理システ
ムのキャッシュ・コヒーレンシを維持する。
【００１８】他の実施例として、状態ビット・フィール
ドと包含ビット・フィールドの両方をディレクトリ内の
単一のフィールドにコード化することもできる。
ドと包含ビット・フィールドの両方をディレクトリ内の
単一のフィールドにコード化することもできる。
【００１９】コヒーレント・メモリ・システムの主要な
目的は、データ処理システムに付随するすべての装置に
記憶場所の同じイメージを提供することである。コヒー
レンシがあることによって共用資源の同期化と協調的使
用が可能になる。そうでなけば、データ処理システム内
に記憶場所の複数のコピーが存在する可能性があり、そ
の一部には陳腐化した値が入っていることがあり、その
結果、その陳腐化した値が使用された場合に誤りが生じ
る。
目的は、データ処理システムに付随するすべての装置に
記憶場所の同じイメージを提供することである。コヒー
レンシがあることによって共用資源の同期化と協調的使
用が可能になる。そうでなけば、データ処理システム内
に記憶場所の複数のコピーが存在する可能性があり、そ
の一部には陳腐化した値が入っていることがあり、その
結果、その陳腐化した値が使用された場合に誤りが生じ
る。
【００２０】典型的には、標準の４状態ＭＥＳＩプロト
コルを使用して、図１に示すシステムのようなデータ処
理システムのキャッシュ・コヒーレンシを実現する。Ｍ
ＥＳＩとは、変更（Ｍ）状態、排他的（Ｅ）状態、共用
（Ｓ）状態、及び無効（Ｉ）状態を表す。４状態のＭＥ
ＳＩプロトコルは、二次キャッシュ１３ａ内の１キャッ
シュ・ラインにつき２ビットの状態ビット・フィールド
２３によって実施することが好ましいが、より効率的な
デコードのための４ビットの状態ビット・フィールドも
受容可能である。
コルを使用して、図１に示すシステムのようなデータ処
理システムのキャッシュ・コヒーレンシを実現する。Ｍ
ＥＳＩとは、変更（Ｍ）状態、排他的（Ｅ）状態、共用
（Ｓ）状態、及び無効（Ｉ）状態を表す。４状態のＭＥ
ＳＩプロトコルは、二次キャッシュ１３ａ内の１キャッ
シュ・ラインにつき２ビットの状態ビット・フィールド
２３によって実施することが好ましいが、より効率的な
デコードのための４ビットの状態ビット・フィールドも
受容可能である。
【００２１】次に表Ｉを参照すると、従来技術による完
全精密包含方式を有する２セクタ化キャッシュのすべて
の包含状態が示されている。この方式は、１セクタにつ
いて、ＭＥＳＩ状態用に２ビットを使用し、包含状態用
に１ビットを使用することによって実施される。したが
って、従来の技術では２セクタ化キャッシュに合計６ビ
ットを要する。
全精密包含方式を有する２セクタ化キャッシュのすべて
の包含状態が示されている。この方式は、１セクタにつ
いて、ＭＥＳＩ状態用に２ビットを使用し、包含状態用
に１ビットを使用することによって実施される。したが
って、従来の技術では２セクタ化キャッシュに合計６ビ
ットを要する。
【表１】
【００２２】次に表ＩＩを参照すると、本発明の好まし
い実施例による疑似精密包含方式を有する２セクタ化キ
ャッシュのすべての包含状態が示されている。この方式
は、１キャッシュ・ライン全体についてＭＥＳＩ状態に
２ビットを使用し、各キャッシュ・ライン内の１セクタ
について包含方式に１ビットを使用することによって実
施する。したがって、図２に示すように、各キャッシュ
・ライン内のすべてのセクタの状態が状態ビット・フィ
ールド２３内の状態ビットで表される。さらに、キャッ
シュ・ライン内の各セクタの包含性は包含ビット・フィ
ールド２４内の包含ビットで表される。したがって、本
発明では２セクタ化キャッシュ・メモリに合計４ビット
が必要である。
い実施例による疑似精密包含方式を有する２セクタ化キ
ャッシュのすべての包含状態が示されている。この方式
は、１キャッシュ・ライン全体についてＭＥＳＩ状態に
２ビットを使用し、各キャッシュ・ライン内の１セクタ
について包含方式に１ビットを使用することによって実
施する。したがって、図２に示すように、各キャッシュ
・ライン内のすべてのセクタの状態が状態ビット・フィ
ールド２３内の状態ビットで表される。さらに、キャッ
シュ・ライン内の各セクタの包含性は包含ビット・フィ
ールド２４内の包含ビットで表される。したがって、本
発明では２セクタ化キャッシュ・メモリに合計４ビット
が必要である。
【表２】
【００２３】本発明によると、各セクタの包含状態はキ
ャッシュ・ラインがＳ−１１状態（表ＩＩの３行目）ま
たはＥ−１１状態（表ＩＩの５行目）のときのみ非精密
である。それ以外の場合、各セクタのキャッシュ・ライ
ン包含状態は精密である。
ャッシュ・ラインがＳ−１１状態（表ＩＩの３行目）ま
たはＥ−１１状態（表ＩＩの５行目）のときのみ非精密
である。それ以外の場合、各セクタのキャッシュ・ライ
ン包含状態は精密である。
【００２４】表ＩＩを続けて参照すると、Ｅ−１１状態
では、Ｌ１（上位レベル）キャッシュではセクタ０また
はセクタ１あるいはその両方は、無効状態または共用状
態にのみなることができる。Ｌ１キャッシュを排他状態
にさせない理由は、Ｌ１キャッシュが前に変更されてい
ないセクタを変更する必要があるときは随時必ずＬ２キ
ャッシュにそれを通知することが望ましいからである。
Ｌ２キャッシュが排他状態のときにＬ１キャッシュが排
他状態に遷移することができるようにし、Ｌ１キャッシ
ュがそのセクタにストアしたとすれば、コヒーレンシ・
プロトコルは、Ｌ１キャッシュが排他状態から変更状態
に遷移することをＬ１キャッシュに通知することを必要
としない。Ｌ２キャッシュが排他状態のときにＬ１キャ
ッシュが排他状態に遷移するのを禁止することによっ
て、Ｌ２キャッシュ制御論理回路が簡略化される。これ
は、排他状態では、スヌープ無効化操作またはＬ２キャ
ッシュからの最長期間未使用（ＬＲＵ）割振り解除のた
めにＬ１キャッシュが変更されたデータを下位のＬ２キ
ャッシュに押し戻さないことがキャッシュ制御論理回路
に確実にわかってるからである。少なくとも１つの包含
ビットが設定されている変更キャッシュ状態では、Ｌ２
キャッシュ制御回路は常に、そのセクタがＬ１キャッシ
ュで変更される可能性があるものとみなす。
では、Ｌ１（上位レベル）キャッシュではセクタ０また
はセクタ１あるいはその両方は、無効状態または共用状
態にのみなることができる。Ｌ１キャッシュを排他状態
にさせない理由は、Ｌ１キャッシュが前に変更されてい
ないセクタを変更する必要があるときは随時必ずＬ２キ
ャッシュにそれを通知することが望ましいからである。
Ｌ２キャッシュが排他状態のときにＬ１キャッシュが排
他状態に遷移することができるようにし、Ｌ１キャッシ
ュがそのセクタにストアしたとすれば、コヒーレンシ・
プロトコルは、Ｌ１キャッシュが排他状態から変更状態
に遷移することをＬ１キャッシュに通知することを必要
としない。Ｌ２キャッシュが排他状態のときにＬ１キャ
ッシュが排他状態に遷移するのを禁止することによっ
て、Ｌ２キャッシュ制御論理回路が簡略化される。これ
は、排他状態では、スヌープ無効化操作またはＬ２キャ
ッシュからの最長期間未使用（ＬＲＵ）割振り解除のた
めにＬ１キャッシュが変更されたデータを下位のＬ２キ
ャッシュに押し戻さないことがキャッシュ制御論理回路
に確実にわかってるからである。少なくとも１つの包含
ビットが設定されている変更キャッシュ状態では、Ｌ２
キャッシュ制御回路は常に、そのセクタがＬ１キャッシ
ュで変更される可能性があるものとみなす。
【００２５】次に図３を参照すると、本発明の好ましい
実施例による疑似精密包含方式の実施態様の４つの例が
図示されている。第１の例では、キャッシュ・ラインＡ
が（図２の状態ビット・フィールド２３内の）状態ビッ
トによって「変更」としてマークされており、そのセク
タ１の包含ビットが設定されている。これは、上位レベ
ルのキャッシュでセクタ１が変更、排他、または共用状
態のいずれかの状態である可能性があることを意味す
る。セクタ０は上位レベル・キャッシュにはない。
実施例による疑似精密包含方式の実施態様の４つの例が
図示されている。第１の例では、キャッシュ・ラインＡ
が（図２の状態ビット・フィールド２３内の）状態ビッ
トによって「変更」としてマークされており、そのセク
タ１の包含ビットが設定されている。これは、上位レベ
ルのキャッシュでセクタ１が変更、排他、または共用状
態のいずれかの状態である可能性があることを意味す
る。セクタ０は上位レベル・キャッシュにはない。
【００２６】第２の例では、キャッシュ・ラインＢが状
態ビット・フィールドで「排他」としてマークされ、両
方の包含ビットがオフになっている。これは、どちらの
セクタも上位レベル・キャッシュにないことを意味する
（精密包含）。
態ビット・フィールドで「排他」としてマークされ、両
方の包含ビットがオフになっている。これは、どちらの
セクタも上位レベル・キャッシュにないことを意味する
（精密包含）。
【００２７】第３の例では、キャッシュ・ラインＣが状
態ビット・フィールドで「共用」としてマークされ、セ
クタ０とセクタ１の両方の包含ビットが設定されてい
る。これは、上位レベルのキャッシュでセクタ０または
セクタ１あるいはその両方が共用状態である可能性があ
ることを意味する（非精密包含）。
態ビット・フィールドで「共用」としてマークされ、セ
クタ０とセクタ１の両方の包含ビットが設定されてい
る。これは、上位レベルのキャッシュでセクタ０または
セクタ１あるいはその両方が共用状態である可能性があ
ることを意味する（非精密包含）。
【００２８】第４の例では、キャッシュ・ラインＤが状
態ビット・フィールドで「無効」としてマークされてい
る。これは、セクタ０と１の両方が上位レベルで無効で
あることを意味する。
態ビット・フィールドで「無効」としてマークされてい
る。これは、セクタ０と１の両方が上位レベルで無効で
あることを意味する。
【００２９】上述のように、本発明は、データ処理シス
テム内のキャッシュ・コヒーレンシを維持するために、
セクタ化キャッシュ・メモリにおいて疑似精密包含方式
を設ける方法を提供する。本発明を例示するために２セ
クタ化二次キャッシュのみを用いたが、当業者なら、こ
の疑似精密包含方式は少なくとも１つの上位レベル・キ
ャッシュに結合されたどのようなマルチセクタ化キャッ
シュにも適用可能であることがわかるであろう。
テム内のキャッシュ・コヒーレンシを維持するために、
セクタ化キャッシュ・メモリにおいて疑似精密包含方式
を設ける方法を提供する。本発明を例示するために２セ
クタ化二次キャッシュのみを用いたが、当業者なら、こ
の疑似精密包含方式は少なくとも１つの上位レベル・キ
ャッシュに結合されたどのようなマルチセクタ化キャッ
シュにも適用可能であることがわかるであろう。
【００３０】本発明による疑似精密包含方式は、従来技
術と比較してキャッシュ・ラインの状態をコード化する
のに要するビット数が少ない。（高い周波数について）
デコードがより容易であり、他の追加の状態が必要な場
合、その状態について余分の状態ビットを追加せずにデ
コードが解放される。この実施態様によって、１キャッ
シュ・ライン当たりの全体的なディレクトリ状態ビット
数が削減され、より小さなスタティック・メモリ・アレ
イが使用可能になり、それによってチップ・サイズが小
型化され、アレイ・アクセス時間が高速化される。
術と比較してキャッシュ・ラインの状態をコード化する
のに要するビット数が少ない。（高い周波数について）
デコードがより容易であり、他の追加の状態が必要な場
合、その状態について余分の状態ビットを追加せずにデ
コードが解放される。この実施態様によって、１キャッ
シュ・ライン当たりの全体的なディレクトリ状態ビット
数が削減され、より小さなスタティック・メモリ・アレ
イが使用可能になり、それによってチップ・サイズが小
型化され、アレイ・アクセス時間が高速化される。
【００３１】本発明のその他の利点としては、パフォー
マンスを犠牲にせずに論理回路が単純化されることが含
まれる。たとえば、上位レベル・キャッシュに変更され
たセクタがある可能性がある場合（すなわちＭ−０１、
Ｍ−１０、またはＭ−１１）で、スヌープ無効化または
ＬＲＵ割振り解除により、キャッシュ・ラインを無効化
するためにバック無効化が必要な場合、無効化操作が上
位レベル・キャッシュに伝えられる結果としてキャッシ
ュは変更データを上位レベル・キャッシュに書き（押
し）戻すことになる可能性が高い。このシーケンスが完
了するには数クロック・サイクルを要する可能性があ
る。したがって、上位レベル・キャッシュに存在しない
セクタに対してバック無効化操作を発行する余分の時間
を無駄にするのは望ましくない（すなわち、この場合は
最適パフォーマンスのために精密性が必要である）。
マンスを犠牲にせずに論理回路が単純化されることが含
まれる。たとえば、上位レベル・キャッシュに変更され
たセクタがある可能性がある場合（すなわちＭ−０１、
Ｍ−１０、またはＭ−１１）で、スヌープ無効化または
ＬＲＵ割振り解除により、キャッシュ・ラインを無効化
するためにバック無効化が必要な場合、無効化操作が上
位レベル・キャッシュに伝えられる結果としてキャッシ
ュは変更データを上位レベル・キャッシュに書き（押
し）戻すことになる可能性が高い。このシーケンスが完
了するには数クロック・サイクルを要する可能性があ
る。したがって、上位レベル・キャッシュに存在しない
セクタに対してバック無効化操作を発行する余分の時間
を無駄にするのは望ましくない（すなわち、この場合は
最適パフォーマンスのために精密性が必要である）。
【００３２】本発明で規定されている共用状態及び排他
状態では、スヌープ無効化またはＬＲＵ割振り解除のた
め、キャッシュ・ラインを無効化するためにバック無効
化が必要な場合、変更されたデータが一次キャッシュに
は入れられないことが確実である。したがって、一次キ
ャッシュには決して入っていないセクタに対してバック
無効化を発行するペナルティは無視可能な程度である
（すなわち、この場合、まず上位レベル・キャッシュが
変更データを押し出そうとしているかどうかを調べるた
めに待たなくてもバック無効化を他の処置と並列して行
うことができるため、非精密性がパフォーマンスに与え
る影響は無視可能な程度である）。
状態では、スヌープ無効化またはＬＲＵ割振り解除のた
め、キャッシュ・ラインを無効化するためにバック無効
化が必要な場合、変更されたデータが一次キャッシュに
は入れられないことが確実である。したがって、一次キ
ャッシュには決して入っていないセクタに対してバック
無効化を発行するペナルティは無視可能な程度である
（すなわち、この場合、まず上位レベル・キャッシュが
変更データを押し出そうとしているかどうかを調べるた
めに待たなくてもバック無効化を他の処置と並列して行
うことができるため、非精密性がパフォーマンスに与え
る影響は無視可能な程度である）。
【００３３】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３４】（１）少なくとも１つの第１レベル・キャ
ッシュと第２レベル・キャッシュとを有するデータ処理
システム内のキャッシュ・コヒーレンシを維持するため
に複数のキャッシュ・ラインを含むセクタ化キャッシュ
・メモリにおいて疑似精密包含方式を設ける方法であっ
て、前記複数のキャッシュ・ラインのデータ・フィール
ドを複数のセクタに分割するステップと、各前記複数の
キャッシュ・ラインに、関連づけられたキャッシュ・ラ
インの少なくとも４つの状態を識別するために使用され
る状態ビット・フィールドを関連づけるステップと、各
前記複数のキャッシュ・ライン内の各前記複数のセクタ
に、関連づけられたセクタの包含状態を識別するために
使用される包含ビット・フィールドを関連づけるステッ
プと、前記少なくとも４つの状態のうちの第１の状態を
割り当てて、関連づけられたキャッシュ・ラインの精密
包含状態を設けるステップと、前記少なくとも４つの状
態のうちの第２及び第３の状態を割り当てて、関連づけ
られたキャッシュ・ラインの非精密包含状態を設け、キ
ャッシュ・ライン状態のデコード効率を向上させるステ
ップとを含む方法。 （２）前記少なくとも４つの状態が変更状態と排他状態
と共用状態と無効状態とをさらに含む、上記（１）に記
載のキャッシュ・コヒーレンシを維持するためにセクタ
化キャッシュ・メモリにおいて疑似精密包含方式を設け
る方法。 （３）前記少なくとも４つの状態の内の前記第１の状態
が変更状態である、上記（１）に記載のキャッシュ・コ
ヒーレンシを維持するためにセクタ化キャッシュ・メモ
リにおいて疑似精密方式を設ける方法。 （４）前記少なくとも４つの状態のうちの第２の状態が
排他状態である、上記（１）に記載のキャッシュ・コヒ
ーレンシを維持するためにセクタ化キャッシュ・メモリ
において疑似精密方式を設ける方法。 （５）前記少なくとも４つの状態のうちの前記第３の状
態が共用状態である、上記（１）に記載のキャッシュ・
コヒーレンシを維持するためにセクタ化キャッシュ・メ
モリにおいて疑似精密方式を設ける方法。 （６）前記非精密包含状態が、前記第２レベル・キャッ
シュ内のキャッシュ・ラインの１つまたは複数のセクタ
が前記第１レベル・キャッシュ内に存在する可能性があ
ることを示唆する、上記（１）に記載のキャッシュ・コ
ヒーレンシを維持するためにセクタ化キャッシュ・メモ
リにおいて疑似精密方式を設ける方法。 （７）第１レベル・キャッシュを有するデータ処理シス
テム内でキャッシュ・コヒーレンシを維持するための疑
似精密包含方式を有する第２レベルのセクタ化キャッシ
ュ・メモリであって、複数のセクタに分割された複数の
キャッシュ・ラインと、各前記複数のキャッシュ・ライ
ンに関連づけられ、関連づけられたキャッシュ・ライン
の少なくとも４つの状態を識別するために使用される状
態ビット・フィールドと、各前記複数のキャッシュ・ラ
イン内の各前記複数のセクタに関連づけられ、関連づけ
らえれたセクタの包含状態を識別するために使用される
包含ビット・フィールドと、前記少なくとも４つの状態
のうちの第１の状態を割り当てて、関連づけられたキャ
ッシュ・ラインの精密包含状態を設ける手段と、前記少
なくとも４つの状態のうちの第２及び第３の状態を割り
当てて関連づけられたキャッシュ・ラインの非精密包含
状態を設け、キャッシュ・ラインのデコード効率を向上
させる手段とを含む前記セクタ化キャッシュ・メモリ。 （８）前記少なくとも４つの状態が変更状態と排他状態
と共用状態と無効状態とをさらに含む、上記（７）に記
載のセクタ化キャッシュ・メモリ。 （９）前記少なくとも４つの状態のうちの前記第１の状
態が変更状態である、上記（７）に記載のセクタ化キャ
ッシュ・メモリ。 （１０）前記少なくとも４つの状態のうちの前記第２の
状態が排他状態である、上記（７）に記載のセクタ化キ
ャッシュ・メモリ。 （１１）前記少なくとも４つの状態のうちの前記第３の
状態が共用状態である、上記（７）に記載のセクタ化キ
ャッシュ・メモリ。 （１２）前記非精密包含状態が、前記第２のレベル・キ
ャッシュ内のキャッシュ・ラインの１つまたは複数のセ
クタが前記第１レベル・キャッシュ内に存在する可能性
があることを示唆する、上記（７）に記載のセクタ化キ
ャッシュ・メモリ。
ッシュと第２レベル・キャッシュとを有するデータ処理
システム内のキャッシュ・コヒーレンシを維持するため
に複数のキャッシュ・ラインを含むセクタ化キャッシュ
・メモリにおいて疑似精密包含方式を設ける方法であっ
て、前記複数のキャッシュ・ラインのデータ・フィール
ドを複数のセクタに分割するステップと、各前記複数の
キャッシュ・ラインに、関連づけられたキャッシュ・ラ
インの少なくとも４つの状態を識別するために使用され
る状態ビット・フィールドを関連づけるステップと、各
前記複数のキャッシュ・ライン内の各前記複数のセクタ
に、関連づけられたセクタの包含状態を識別するために
使用される包含ビット・フィールドを関連づけるステッ
プと、前記少なくとも４つの状態のうちの第１の状態を
割り当てて、関連づけられたキャッシュ・ラインの精密
包含状態を設けるステップと、前記少なくとも４つの状
態のうちの第２及び第３の状態を割り当てて、関連づけ
られたキャッシュ・ラインの非精密包含状態を設け、キ
ャッシュ・ライン状態のデコード効率を向上させるステ
ップとを含む方法。 （２）前記少なくとも４つの状態が変更状態と排他状態
と共用状態と無効状態とをさらに含む、上記（１）に記
載のキャッシュ・コヒーレンシを維持するためにセクタ
化キャッシュ・メモリにおいて疑似精密包含方式を設け
る方法。 （３）前記少なくとも４つの状態の内の前記第１の状態
が変更状態である、上記（１）に記載のキャッシュ・コ
ヒーレンシを維持するためにセクタ化キャッシュ・メモ
リにおいて疑似精密方式を設ける方法。 （４）前記少なくとも４つの状態のうちの第２の状態が
排他状態である、上記（１）に記載のキャッシュ・コヒ
ーレンシを維持するためにセクタ化キャッシュ・メモリ
において疑似精密方式を設ける方法。 （５）前記少なくとも４つの状態のうちの前記第３の状
態が共用状態である、上記（１）に記載のキャッシュ・
コヒーレンシを維持するためにセクタ化キャッシュ・メ
モリにおいて疑似精密方式を設ける方法。 （６）前記非精密包含状態が、前記第２レベル・キャッ
シュ内のキャッシュ・ラインの１つまたは複数のセクタ
が前記第１レベル・キャッシュ内に存在する可能性があ
ることを示唆する、上記（１）に記載のキャッシュ・コ
ヒーレンシを維持するためにセクタ化キャッシュ・メモ
リにおいて疑似精密方式を設ける方法。 （７）第１レベル・キャッシュを有するデータ処理シス
テム内でキャッシュ・コヒーレンシを維持するための疑
似精密包含方式を有する第２レベルのセクタ化キャッシ
ュ・メモリであって、複数のセクタに分割された複数の
キャッシュ・ラインと、各前記複数のキャッシュ・ライ
ンに関連づけられ、関連づけられたキャッシュ・ライン
の少なくとも４つの状態を識別するために使用される状
態ビット・フィールドと、各前記複数のキャッシュ・ラ
イン内の各前記複数のセクタに関連づけられ、関連づけ
らえれたセクタの包含状態を識別するために使用される
包含ビット・フィールドと、前記少なくとも４つの状態
のうちの第１の状態を割り当てて、関連づけられたキャ
ッシュ・ラインの精密包含状態を設ける手段と、前記少
なくとも４つの状態のうちの第２及び第３の状態を割り
当てて関連づけられたキャッシュ・ラインの非精密包含
状態を設け、キャッシュ・ラインのデコード効率を向上
させる手段とを含む前記セクタ化キャッシュ・メモリ。 （８）前記少なくとも４つの状態が変更状態と排他状態
と共用状態と無効状態とをさらに含む、上記（７）に記
載のセクタ化キャッシュ・メモリ。 （９）前記少なくとも４つの状態のうちの前記第１の状
態が変更状態である、上記（７）に記載のセクタ化キャ
ッシュ・メモリ。 （１０）前記少なくとも４つの状態のうちの前記第２の
状態が排他状態である、上記（７）に記載のセクタ化キ
ャッシュ・メモリ。 （１１）前記少なくとも４つの状態のうちの前記第３の
状態が共用状態である、上記（７）に記載のセクタ化キ
ャッシュ・メモリ。 （１２）前記非精密包含状態が、前記第２のレベル・キ
ャッシュ内のキャッシュ・ラインの１つまたは複数のセ
クタが前記第１レベル・キャッシュ内に存在する可能性
があることを示唆する、上記（７）に記載のセクタ化キ
ャッシュ・メモリ。
【図１】本発明を適用することができるデータ処理シス
テムを示すブロック図である。
テムを示すブロック図である。
【図２】本発明の好ましい実施例による二次キャッシュ
を示すブロック図である。
を示すブロック図である。
【図３】本発明の好ましい実施例による疑似精密包含方
式実施態様の４つの例を示す図である。
式実施態様の４つの例を示す図である。
１０ データ処理システム １１ 中央処理装置 １２ 一次キャッシュ １３ 二次キャッシュ １４ メイン・メモリ １５ 相互接続機構 ２１ データ・フィールド ２２ アドレス・タグ・フィールド ２３ 状態ビット・フィールド ２４ 包含ビット・フィールド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・スチィーブン・ダッドソン アメリカ合衆国78660 テキサス州フラジ ャービル ベル・ロック・サークル 1205
Claims (12)
- 【請求項１】少なくとも１つの第１レベル・キャッシュ
と第２レベル・キャッシュとを有するデータ処理システ
ム内のキャッシュ・コヒーレンシを維持するために複数
のキャッシュ・ラインを含むセクタ化キャッシュ・メモ
リにおいて疑似精密包含方式を設ける方法であって、 前記複数のキャッシュ・ラインのデータ・フィールドを
複数のセクタに分割するステップと、 各前記複数のキャッシュ・ラインに、関連づけられたキ
ャッシュ・ラインの少なくとも４つの状態を識別するた
めに使用される状態ビット・フィールドを関連づけるス
テップと、 各前記複数のキャッシュ・ライン内の各前記複数のセク
タに、関連づけられたセクタの包含状態を識別するため
に使用される包含ビット・フィールドを関連づけるステ
ップと、 前記少なくとも４つの状態のうちの第１の状態を割り当
てて、関連づけられたキャッシュ・ラインの精密包含状
態を設けるステップと、 前記少なくとも４つの状態のうちの第２及び第３の状態
を割り当てて、関連づけられたキャッシュ・ラインの非
精密包含状態を設け、キャッシュ・ライン状態のデコー
ド効率を向上させるステップとを含む方法。 - 【請求項２】前記少なくとも４つの状態が変更状態と排
他状態と共用状態と無効状態とをさらに含む、請求項１
に記載のキャッシュ・コヒーレンシを維持するためにセ
クタ化キャッシュ・メモリにおいて疑似精密包含方式を
設ける方法。 - 【請求項３】前記少なくとも４つの状態の内の前記第１
の状態が変更状態である、請求項１に記載のキャッシュ
・コヒーレンシを維持するためにセクタ化キャッシュ・
メモリにおいて疑似精密方式を設ける方法。 - 【請求項４】前記少なくとも４つの状態のうちの第２の
状態が排他状態である、請求項１に記載のキャッシュ・
コヒーレンシを維持するためにセクタ化キャッシュ・メ
モリにおいて疑似精密方式を設ける方法。 - 【請求項５】前記少なくとも４つの状態のうちの前記第
３の状態が共用状態である、請求項１に記載のキャッシ
ュ・コヒーレンシを維持するためにセクタ化キャッシュ
・メモリにおいて疑似精密方式を設ける方法。 - 【請求項６】前記非精密包含状態が、前記第２レベル・
キャッシュ内のキャッシュ・ラインの１つまたは複数の
セクタが前記第１レベル・キャッシュ内に存在する可能
性があることを示唆する、請求項１に記載のキャッシュ
・コヒーレンシを維持するためにセクタ化キャッシュ・
メモリにおいて疑似精密方式を設ける方法。 - 【請求項７】第１レベル・キャッシュを有するデータ処
理システム内でキャッシュ・コヒーレンシを維持するた
めの疑似精密包含方式を有する第２レベルのセクタ化キ
ャッシュ・メモリであって、 複数のセクタに分割された複数のキャッシュ・ライン
と、 各前記複数のキャッシュ・ラインに関連づけられ、関連
づけられたキャッシュ・ラインの少なくとも４つの状態
を識別するために使用される状態ビット・フィールド
と、 各前記複数のキャッシュ・ライン内の各前記複数のセク
タに関連づけられ、関連づけらえれたセクタの包含状態
を識別するために使用される包含ビット・フィールド
と、 前記少なくとも４つの状態のうちの第１の状態を割り当
てて、関連づけられたキャッシュ・ラインの精密包含状
態を設ける手段と、 前記少なくとも４つの状態のうちの第２及び第３の状態
を割り当てて関連づけられたキャッシュ・ラインの非精
密包含状態を設け、キャッシュ・ラインのデコード効率
を向上させる手段とを含む前記セクタ化キャッシュ・メ
モリ。 - 【請求項８】前記少なくとも４つの状態が変更状態と排
他状態と共用状態と無効状態とをさらに含む、請求項７
に記載のセクタ化キャッシュ・メモリ。 - 【請求項９】前記少なくとも４つの状態のうちの前記第
１の状態が変更状態である、請求項７に記載のセクタ化
キャッシュ・メモリ。 - 【請求項１０】前記少なくとも４つの状態のうちの前記
第２の状態が排他状態である、請求項７に記載のセクタ
化キャッシュ・メモリ。 - 【請求項１１】前記少なくとも４つの状態のうちの前記
第３の状態が共用状態である、請求項７に記載のセクタ
化キャッシュ・メモリ。 - 【請求項１２】前記非精密包含状態が、前記第２のレベ
ル・キャッシュ内のキャッシュ・ラインの１つまたは複
数のセクタが前記第１レベル・キャッシュ内に存在する
可能性があることを示唆する、請求項７に記載のセクタ
化キャッシュ・メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/839544 | 1997-04-14 | ||
| US08/839,544 US6115794A (en) | 1997-04-14 | 1997-04-14 | Method and system of providing a pseudo-precise inclusivity scheme in a sectored cache memory for maintaining cache coherency within a data-processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10301850A true JPH10301850A (ja) | 1998-11-13 |
| JP3193686B2 JP3193686B2 (ja) | 2001-07-30 |
Family
ID=25280019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09752098A Expired - Fee Related JP3193686B2 (ja) | 1997-04-14 | 1998-04-09 | セクタ化キャッシュ・メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6115794A (ja) |
| JP (1) | JP3193686B2 (ja) |
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-
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Also Published As
| Publication number | Publication date |
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| JP3193686B2 (ja) | 2001-07-30 |
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