JPH11296432A

JPH11296432A - 情報処理装置とメモリ管理方式

Info

Publication number: JPH11296432A
Application number: JP10094309A
Authority: JP
Inventors: Takao Yamamoto; 崇夫山本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-04-07
Filing date: 1998-04-07
Publication date: 1999-10-29

Abstract

(57)【要約】【課題】アドレス変換領域のアクセスにおける消費電
力を低減する。【解決手段】ＣＰＵ１からのメモリアクセスの論理ア
ドレス１０を物理アドレス２０に変換するアドレス変換
手段２と、このアドレス変換手段２によって変換された
物理アドレス２０によってアクセスされるキャッシュ３
とを備え、論理アドレス空間は、アドレス変換ＯＮかつ
キャッシュＯＮの空間と、アドレス変換ＯＮかつキャッ
シュＯＦＦの空間を持ち、ＣＰＵ１からのアクセスがア
ドレス変換ＯＮかつキャッシュＯＦＦの空間へのアクセ
スである場合には、キャッシュ３を動作させない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理アドレス空間
を物理アドレス空間にマッピングするアドレス変換装置
と物理キャッシュメモリを備えた情報処理装置に関す
る。

【０００２】

【従来の技術】近年の電子技術の発展により、マイクロ
コンピュータをはじめ情報処理装置が普及し、あらゆる
分野で用いられている。また、情報処理の複雑化に伴っ
て仮想記憶空間を実現するためのアドレス変換装置やキ
ャッシュメモリを塔載することが多くなっている。

【０００３】従来の情報処理装置は、論理アドレスを物
理アドレスに変換するとともに、物理アドレスタグをも
つキャッシュメモリのアクセスを同時に開始し、物理ア
ドレスとタグの比較を行なうことによって、アドレス変
換時間をキャッシュアクセス時間に隠蔽することによっ
て高速に行うものである。

【０００４】論理アドレスを物理アドレスに変換するア
ドレス変換装置と物理アドレスキャッシュを備える情報
処理装置の例として、「SH7708 Hardware User Manual
HITACHI, Version2.3 Preliminary 09/10/96, Hitachi
Micro Systems, Inc. Joe Brennan」に記載されている
マイクロコンピュータがある。

【０００５】また、論理アドレスを物理アドレスに変換
するアドレス変換装置と、論理アドレスでインデックス
される論理アドレスキャッシュを備え、メモリ管理ユニ
ットが物理アドレスに従って、キャッシュメモリへの書
き込みを禁止する情報処理装置として、特開平９−２１
２４２０号公報がある。

【０００６】以下、従来の情報処理装置の例を物理アド
レスによってインデックスされる物理アドレスキャッシ
ュを実装している場合について説明する。

【０００７】図３は、従来の情報処理装置の概略ブロッ
ク図を示している。図３において、１はＣＰＵでメモリ
から命令をフェッチし、その命令を実行することによっ
てメモリ４上のデータを変更する。２はアドレス変換手
段でＣＰＵからのメモリ４に対するアクセス時に、論理
アドレスを物理アドレスに変換するものである。３はキ
ャッシュでメモリ４のデータのコピーを保持しメモリア
クセスの遅延を緩和するものである。メモリ４は情報処
理装置の主記憶装置をそれぞれ示している。

【０００８】また、１０は、ＣＰＵ１がメモリ４をアク
セスするための論理アドレス、２０は、論理アドレス１
０をアドレス変換手段２によって変換された物理アドレ
ス、２１は、アドレス変換手段２によって変換された、
物理アドレス２０に対するアクセスがキャッシュ３を用
いる、つまりキャッシングされることを示すキャッシュ
情報を示している。

【０００９】図４は、従来の情報処理装置の論理アドレ
ス空間と物理アドレス空間の対応を示している。図４に
おいて、１００は論理アドレス空間、２はアドレス変換
手段、３００は物理アドレス２０によって指定される物
理メモリ領域を示している。

【００１０】図５は、従来の情報処理装置のアドレス変
換手段２の一例としてアドレス変換対の構成を示す。図
５において、３００はタグ部であり、タグ部は少なくと
も論理ページ番号３０１と有効フラグ（Ｖ）３０２から
構成される。４００はＲＡＭ部であり、ＲＡＭ部４００
は少くとも物理ページ番号４０１とキャッシュ情報
（Ｃ）４０２から構成される。通常アドレス変換手段２
は、図５に示すアドレス変換対を複数備える。

【００１１】以下図３、図４、図５を用いて従来の情報
処理装置のメモリアクセスにおける動作を説明する。

【００１２】図４において、論理アドレス空間１００
は、アドレスＨ００００〜Ｈｆｆｆｆの範囲である。論
理アドレス空間１００は、次の３つの領域に分割されて
いる。

【００１３】Ｔ０領域は、アドレスＨ００００〜Ｈ７ｆ
ｆｆの範囲であり、Ｔ０領域へのアクセスは、アドレス
変換ＯＮである。つまりアドレス変換手段２によって論
理アドレスから物理アドレスへのアドレス変換が行なわ
れる。また、Ｔ０領域へのアクセスは、アドレス変換手
段２から物理アドレスと共に出力されるキャッシュ情報
によって、そのアクセスをキャッシュ３にキャッシング
するか否かを決定する。

【００１４】一般に、キャッシュングしない領域は、マ
ルチプロセッサにおける共有メモリや、メモリマップド
Ｉ／Ｏや、フレームバッファなどに用いられる。

【００１５】Ｕ０領域は、アドレスＨ８０００〜Ｈｂｆ
ｆｆの範囲であり、Ｕ０領域へのアクセスは、アドレス
変換ＯＦＦである。つまり、アドレス変換手段２によっ
てアドレス変換されない。つまりアドレス変換手段２
は、論理アドレス１０を、そのまま物理アドレス２０へ
出力する。そして、Ｕ０領域へのアクセスは、キャッシ
ュＯＮである。つまりＵ０領域へのアクセスはキャッシ
ュ３にキャッシングされる。

【００１６】Ｕ１領域は、アドレスＨｃ０００〜Ｈｆｆ
ｆｆの範囲であり、Ｕ１領域へのアクセスは、Ｕ０領域
へのアクセスと同様に、アドレス変換ＯＦＦである。し
かし、Ｕ１領域へのアクセスは、キャッシュＯＦＦであ
り、キャッシュ３にキャッシングされない。

【００１７】図５に示すアドレス変換対によって、アド
レス変換は、次のように行なわれる。ここでは説明のた
めに、論理アドレスの上位４ビットが論理ページ番号、
物理アドレスの上位４ビットが物理ベージ番号であると
する。（１）論理アドレス１０中の論理ページ番号、つ
まり論理アドレス１０の上位４ビットと同じ論理ページ
番号３０１を持ち、有効フラグ３０２によって有効であ
ることが示されているアドレス変換対を検索する。
（２）（１）で検索されたアドレス変換対の物理ページ
番号を物理アドレス２０の上位４ビットとして出力す
る。さらに、そのアドレス変換対のキャッシュ情報４０
２をキャッシュ情報２１として同時に出力する。また、
論理アドレス１０がＵ０及びＵ１領域である場合は、論
理アドレス１０をそのまま物理アドレス２０に出力し、
キャッシュ情報２１は、論理アドレス１０がＵ０領域の
場合は、真を、また、論理アドレス１０がＵ１領域の場
合は、偽を出力する。また、キャッシュ３のアクセスは
以下のように行われる。（ａ）論理アドレス１０の下位
１２ビットによってキャッシュ３のタグメモリの読み出
しアクセスを行なう。（ｂ）キャッシュ情報２１によっ
てキャッシュ３のアクセスを行う場合、物理アドレス２
０の上位４ビットとキャッシュ３のタグメモリから読み
出した値を比較しキャッシュ３が物理アドレス２０に対
するメモリ４の領域のコピーを保持しているか調べる。
つまりキャッシュ３がヒットするかどうか調べる。
（ｃ）（ｂ）でキャッシュがヒットしていれば、キャッ
シュ３のデータメモリのアクセスを行ない、ＣＰＵ１か
らのアクセスが完了する。（ｂ）でミス（つまり、物理
アドレス２０に対するメモリ４の領域がキャッシュ３に
保持されていない）場合は、キャッシュ３がメモリ４に
アクセスを行いＣＰＵ１からのアクセスが完了する。ま
た、ＣＰＵ１が高速にメモリアクセスを行なうために、
アドレス変換動作（１），（２）とキャッシュアクセス
動作（ａ）〜（ｃ）は同時に実行されることが多い。

【００１８】以上、物理アドレスによってインデックス
される物理アドレスキャッシュを備えた従来の情報処理
装置の例を説明した。一般に、論理アドレスキャッシュ
は、プロセス切り替えによってキャッシュ全体を無効化
する必要があるために現在では、あまり使用されない
が、論理アドレスによってインデックスされる論理アド
レスキャッシュを備える場合も、キャッシュのタグメモ
リからのデータとの比較を論理アドレスの上位４ビット
と行なう点を除いて、物理アドレスキャッシュを備える
場合と同様の動作を行なう。また、この場合も、キャッ
シュミス時の外部メモリアクセスを高速に行なうため
に、キャッシュアクセス動作とアドレス変換動作は、同
時に実行されることが多い。

【００１９】

【発明が解決しようとする課題】上述のＣＰＵ１からの
論理アドレス空間へのアクセスを、アドレス変換手段２
によって論理アドレス空間から物理アドレス空間へ変換
すると同時に、キャッシュ３に対するキャッシュ情報２
１を出力する情報処理装置においては、アドレス変換Ｏ
Ｎの領域Ｔ０に対するアクセスは、アドレス変換手段２
とキャッシュ３の少なくともタグメモリ部を常に動作さ
せることになる。

【００２０】従って、アドレス変換ＯＮの領域Ｔ０にお
いて、キャッシュ３を使用しないアクセスが多い場合
や、キャッシュ３の容量が大きい場合には、キャッシュ
３を動作させる消費電力が無駄であるという問題があ
る。

【００２１】現在は、メモリとＣＰＵとの速度のギャッ
プを埋めるために、大容量のキャッシュメモリが塔載さ
れることが多いので、このために、無駄になる消費電力
は少なくない。また、現在は、情報処理装置をＬＳＩと
して実現することが多く、消費電力の増加は、パッケー
ジコスト、または、冷却装置が必要となるなど、情報処
理装置のコスト増を意味することになる。

【００２２】本発明はかかる点に鑑み、その目的は、論
理アドレス空間から物理アドレス空間へのアドレス変換
と、メモリとの間にキャッシュメモリを備える情報処理
装置において、消費電力を低減することにある。

【００２３】また本発明の他の目的は、上記情報処理装
置におけるメモリ管理方式を提供することにある。

【００２４】

【課題を解決するための手段】この課題を解決するため
請求項１記載の本発明の情報処理装置は、ＣＰＵからの
メモリアクセスの論理アドレスを物理アドレスに変換す
るアドレス変換手段とアドレス変換手段によって変換さ
れた物理アドレスによってアクセスされるキャッシュを
備え、論理アドレス空間は、アドレス変換ＯＮかつキャ
ッシュＯＮの空間とアドレス変換ＯＮかつキャッシュＯ
ＦＦの空間を持ち、ＣＰＵからのアクセスがアドレス変
換ＯＮかつキャッシュＯＦＦの空間へのアクセスである
場合には、キャッシュを動作させない。

【００２５】また、本発明の情報処理装置は、２の（Ｋ
＋１）（Ｋは正の整数）乗の大きさの論理アドレス空間
が、２のＫ乗のキャッシュＯＮの空間と、２のＫ乗のキ
ャッシュＯＦＦの空間から構成される。また、それぞれ
の空間は、１ビットのアドレスによって識別される。

【００２６】ＯＳは、２のＫ乗のキャッシュＯＮの空間
のみのメモリ管理テーブルを持ち、キャッシュＯＦＦの
空間のメモリ割り付けに対しては、メモリ管理テーブル
の、そのメモリ割り付けに使用するエントリにキャッシ
ュを動作させない情報を付加し、その管理テーブルエン
トリが示す論理アドレスに、その論理アドレスがキャッ
シュＯＦＦ空間を示すように１ビットの情報を付与して
メモリ割り付けを行なう。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図２を用いて説明する。

【００２８】図１は本発明の第一の実施の形態における
情報処理装置の概略ブロック図を示しており、１はＣＰ
Ｕ、２はアドレス変換手段、３はキャッシュ、４はメモ
リ、１０は論理アドレス、２０は物理アドレスをそれぞ
れ示している。

【００２９】図２は、図１に示す情報処理装置の論理ア
ドレス空間と物理メモリ領域の対応を示す図であり、１
００は論理アドレス空間、２はアドレス変換手段、３０
０は物理メモリ領域を示す。また、論理アドレス空間１
００は、１０１〜１０４の４つの空間に分割される。

【００３０】Ｔ０領域１０１は、論理アドレスＨ０００
０〜Ｈ３ｆｆｆの領域（一般的に２のＫ乗（Ｋは正の整
数）の大きさ）であり、アドレス変換ＯＮの領域であ
る。つまり、Ｔ０領域１０１へのアクセスは、アドレス
変換手段２によって論理アドレス１０から物理アドレス
２０への変換が行なわれる領域である。また、Ｔ０領域
１０１は、キャッシュＯＮの領域である。つまり、Ｔ０
領域１０１へのアクセスは、キャッシュ３にメモリ領域
４のコピーが保持される領域である。

【００３１】Ｔ１領域１０２は、論理アドレスＨ４００
０〜Ｈ７ｆｆｆの領域（一般的に２のＫ乗（Ｋは正の整
数）の大きさ）であり、アドレス変換ＯＮの領域であ
る。また、Ｔ１領域１０２は、キャッシュＯＦＦの領域
である。つまり、Ｔ１領域１０２へのアクセスは、キャ
ッシュ３にメモリ領域４のコピーが保持されない領域で
ある。つまり、論理アドレス空間は、Ｔ０領域１０１と
Ｔ１領域１０２との合計の２の（Ｋ＋１）乗（Ｋは正の
整数）の大きさである。

【００３２】Ｕ０領域１０３は、論理アドレスＨ８００
０〜Ｈｂｆｆｆの領域であり、アドレス変換ＯＦＦの領
域である。つまり、Ｕ０領域１０３へのアクセスは、ア
ドレス変換手段２によって論理アドレス１０から物理ア
ドレス２０への変換が行なわれない領域である。またＵ
０領域１０３はキャッシュＯＮの領域である。Ｕ１領域
１０４は、論理アドレスＨＣ０００〜Ｈｆｆｆｆの領域
であり、アドレス変換ＯＦＦの領域である。またＵ１領
域１０４はキャッシュＯＦＦの領域である。

【００３３】ここで、アドレス変換手段２によるアドレ
ス変換は以下のように行なわれる。ここでは説明のため
に、論理アドレスの上位４ビットが論理ページ番号、物
理アドレスの上位４ビットが物理ベージ番号であるとす
る。

【００３４】（１）論理アドレス１０中の論理ページ番
号、つまり論理アドレス１０の上位４ビットと同じ論理
ページ番号３０１を持ち、有効フラグ３０２によって有
効であることが示されているアドレス変換対を検索す
る。

【００３５】（２）（１）で検索されたアドレス変換対
の物理ページ番号を物理アドレス２０の上位４ビットと
して出力する。また、論理アドレス１０がＵ０及びＵ１
領域である場合は、論理アドレス１０を、そのまま物理
アドレス２０に出力する。

【００３６】次に、キャッシュ３のアクセスは以下のよ
うに行なわれる。（ａ）論理アドレス１０の最上位ビットから２ビット目
が’０’つまり、論理アドレス１０がＴ０領域１０１ま
たは、Ｕ０領域１０３の場合は、論理アドレス１０の下
位１２ビットによってキャッシュ３のタグメモリの読み
出しアクセスを行なう。それ以外は、キャッシュ３のア
クセスを行なわない。

【００３７】（ｂ）キャッシュ３のアクセスを行う場
合、物理アドレス２０の上位４ビットとキャッシュ３の
タグメモリから読み出した値を比較しキャッシュ３が物
理アドレス２０に対するメモリ４の領域のコピーを保持
しているか調べる。つまりキャッシュ３がヒットするか
どうか調べる。キャッシュ３のアクセスを行なわない場
合は、物理アドレス２０を用いて、メモリ４のアクセス
を行いＣＰＵ１からのアクセスが完了する。

【００３８】（ｃ）（ｂ）でキャッシュがヒットしてい
れば、キャッシュ３のデータメモリのアクセスを行な
い、ＣＰＵ１からのアクセスが完了する。

【００３９】（ｂ）でミス（つまり、物理アドレス２０
に対するメモリ４の領域がキャッシュ３に保持されてい
ない）場合は、キャッシュ３がメモリ４にアクセスを行
いＣＰＵ１からのアクセスが完了する。

【００４０】以上のように本発明の第一の実施の形態に
よれば、アドレス変換を行う領域であってもキャッシュ
３のアクセスを行わないＣＰＵ１からのアクセスは、キ
ャッシュ３のタグメモリのアクセスを行わないようにす
ることが可能であるので、キャッシュ３のアクセスを行
わないアクセスによるキャッシュ３の消費電力を低減す
ることが可能である。

【００４１】また、本発明の実施の形態における、メモ
リ管理方式は以下のようになる。図６に仮想アドレス空
間とメモリ管理テーブルの関係を示す。図６において、
図２と同じものには同一符号を付してあり、５００は、
メモリ管理テーブル、５０１〜５０４は、それぞれメモ
リ管理テーブルエントリを示す。

【００４２】ここでは、説明のために、Ｔ０領域１０１
を４つの論理ページ１０１１〜１０１４に分割する。そ
れぞれの論理ページは、メモリ管理テーブル５００の中
のメモリ管理テーブルエントリ５０１〜５０４に、それ
ぞれ関連づけられる。また、Ｔ１領域１０２もＴ０領域
１０１と同様に４つのページに分割するが、Ｔ１領域が
直接関連付けられるメモリ管理テーブルエントリは、存
在しない。

【００４３】図６において、メモリ管理テーブルエント
リ５０１〜５０４は、物理ページ番号、キャッシュＯＦ
Ｆ情報、有効ビットから構成される。有効ビットは、そ
のメモリ管理テーブルエントリが有効な情報を保持して
いるかどうかを示す。また、物理ページ番号は、そのメ
モリ管理テーブルエントリに対応する論理ページがアド
レス変換によって対応付ける物理ページ番号を示す。キ
ャッシュＯＦＦ情報は、そのメモリ管理テーブルエント
リによって対応付けられる物理ページ番号に対するアク
セスをキャッシングしないことを示す。

【００４４】図７に、ＯＳが物理ページを割り付ける処
理のフローチャートを示す。図７において、７０１はメ
モリ割り付け要求、７０２はメモリ管理テーブル５００
に空きエントリがあるかどうかを判断するステップ、７
０３は割り付けエラー、７０４はメモリ管理テーブルエ
ントリの選択ステップ、７０５は物理ページに空きがあ
るかどうかを判断するステップ、７０６はページ退避ス
テップ、７０７は物理ページの選択ステップ、７０８は
メモリ管理テーブルのアップデートステップ、７０９
は、メモリ割り付け要求がキャッシュＯＮの領域かキャ
ッシュＯＦＦの領域かを判断するステップ、７１０，７
１１はメモリ管理テーブルエントリに対応する論理ペー
ジ番号をそれぞれ示している。

【００４５】図６では、メモリ管理テーブルエントリ５
０２と５０４が有効な情報を保持しており、論理ページ
１０１２は、メモリ管理テーブル５０２によって物理ア
ドレス領域Ｈ３０００−Ｈ３ｆｆｆにマッピングされ、
かつキャッシングされることを示している。また、メモ
リ管理テーブル５０４によって物理アドレス領域のＨ１
０００−Ｈ１ｆｆｆがマッピングされ、かつキャッシン
グされないことを示している。

【００４６】以下、図６、図７を用いてメモリ管理方式
の動作について説明する。ここで説明する動作は、メモ
リ割り付けを必要とするプログラムが、OSにメモリ割り
付けを依頼し、OSは、メモリ割り付けを行い、割り付け
たメモリの論理ページ番号を論理アドレスとして、プロ
グラムに返すものである。

【００４７】まず、メモリ管理テーブルは、図６の状態
であるとする。（ステップ７０１）キャッシュＯＮ領域のメモリ割り付
け要求の発生。

【００４８】（ステップ７０２）メモリ管理テーブル５
００のメモリ管理エントリ５０１の有効ビットが×、つ
まり無効であるので空き判定に成功し、ステップ７０４
に移行する。

【００４９】（ステップ７０４）ステップ７０２で空エ
ントリと判定されたメモリ管理エントリ５０１を選択す
る。

【００５０】（ステップ７０５）物理ページ管理テーブ
ルの空きリスト（図示せず）が空でないことを検索す
る。ここでは、物理アドレス領域Ｈ００００−Ｈ０ｆｆ
ｆとＨ２０００−Ｈ２ｆｆｆのページが空きリストに存
在するので、物理ページの空き判定に成功し、ステップ
７０７に移行する。

【００５１】（ステップ７０７）ステップ７０５で検索
された物理ページの空きリストの先頭を利用する。した
がっては物理アドレス領域Ｈ００００−Ｈ０ｆｆｆが選
択される。

【００５２】（ステップ７０８）ステップ７０７で選択
された物理アドレス領域の物理ページ番号と、キャッシ
ュＯＦＦ情報、この場合、キャッシュＯＮの領域である
のでキャッシュＯＦＦ情報は×、有効ビット○をメモリ
管理テーブルエントリ５０１に書き込む。

【００５３】（ステップ７０９）ステップ７０１での、
メモリ割り付け要求がキャッシュＯＮの領域に対するも
のか否かを判断する。ここではキャッシュＯＮの領域へ
の要求であるのでステップ７１０に移行する。

【００５４】（ステップ７１０）ステップ７０８で更新
したメモリ管理テーブルエントリ５０１に対応する論理
アドレス空間１０１１（Ｈ００００−Ｈ０ｆｆｆ）の論
理ページアドレスを出力する。次に、キャッシュＯＦＦ
領域の割り付け要求に対する動作を説明する。この場
合、ステップ７０１〜７０７までは、上記キャッシュＯ
Ｎ領域の割り付け要求に対する動作と同様であるのでス
テップ７０８以降の動作を説明する。

【００５５】（ステップ７０８）ステップ７０７で選択
された物理アドレス領域の物理ページ番号と、キャッシ
ュＯＦＦ情報、この場合、キャッシュＯＦＦの領域であ
るのでキャッシュＯＦＦ情報は○、有効ビット○をメモ
リ管理テーブルエントリ５０１に書き込む。

【００５６】（ステップ７０９）ステップ７０１での、
メモリ割り付け要求がキャッシュＯＮの領域に対するも
のか否かを判断する。ここではキャッシュＯＦＦの領域
への要求であるのでステップ７１１に移行する。

【００５７】（ステップ７１１）ステップ７０８で更新
したメモリ管理テーブルエントリ５０１に対応する論理
アドレス空間１０１１（Ｈ００００−Ｈｆｆｆｆ）の論
理ページアドレスに、Ｈ４０００を論理和して出力す
る。ここで、Ｈ４０００、つまり論理アドレスのビット
１４は、そのビットによって、Ｔ０領域１０１とＴ１領
域１０２を相補的に切り替えられる（識別可能な）ビッ
トである。

【００５８】以上のように本発明の実施の形態によれ
ば、キャッシュ３のアクセスを行わないＣＰＵ１からの
アクセスは、キャッシュ３のタグメモリのアクセスを行
わないようにすることが可能である情報処理装置におい
て、論理アドレス空間のキャッシュＯＮの領域に対応す
るメモリ管理テーブルのみを用いてメモリ管理を行なう
ことが可能となる。また、メモリ管理テーブルの大きさ
を論理アドレス空間の大きさに対して半減することが可
能である。

【００５９】ここで、上記の動作においては、アドレス
変換手段２の設定を行なうステップがないが、これは、
OSがデマンドページング方式をとる場合には、メモリ割
り付けが終り、実際にメモリ割り付けを要求したプログ
ラムがそのメモリ領域にアクセスを行い、アドレス変換
手段２で変換ミスが発生した場合にOS、又はアドレス変
換手段2がメモリ管理テーブル500から、そのアドレス変
換に必要なエントリをアドレス変換手段２にコピーする
ことによって行なわれるためである、また、OSがデマン
ドページング方式であるかどうかによって本発明は何ら
制限されることはない。

【００６０】なお以上の本発明の実施の形態では、論理
アドレス及び物理ページは１６ビットで、論理ベージ及
び物理ページは、アドレスの上位４ビット、さらに論理
アドレスの最上位ビットから２ビット目を用いてキャッ
シュＯＮ及びキャッシュＯＦＦの制御を行ったが、これ
は本発明を制限するものでないことは明かである。

【００６１】また、以上の本発明の実施の形態では、メ
モリ管理テーブルはキャッシュＯＮの論理空間にのみ対
応しているが、逆にキャッシュＯＦＦの論理空間にのみ
対応していても良い。

【００６２】

【発明の効果】以上説明したように本発明によれば、キ
ャッシュのアクセスが不要であるアクセスの場合に、キ
ャッシュの動作を停止することができ、その結果、消費
電力を低減できるという有利な効果が得られる。

【００６３】情報処理装置の構成や、実行するプログラ
ムによって差があるが、ここで、仮に情報処理装置に、
キャッシュを常にアクセスする動作を行なわせた時に、
情報処理装置の５０％の電力をキャッシュが消費し、デ
ータアクセスは全体の命令の３０％、そのデータアクセ
スのうち３０％がキャッシュＯＦＦ領域へのアクセスで
あるとすると、０．５×０．３×０．３＝０．０４５
（約５％）の消費電力の削減になる。また、この情報処
理装置を実装するＬＳＩにおいては、この５％の削減に
よって、セラミックパッケージから、プラスチックパッ
ケージへの置き換えができる場合があり、これによるコ
スト削減は、大きなものとなる。

【００６４】また、本発明の情報処理装置において、キ
ャッシュＯＮ、又はキャッシュＯＦＦの論理空間のみに
対応するメモリ管理テーブルを用いるメモリ管理方式に
よって、メモリ管理テーブルを半減することが可能とな
る。

【図面の簡単な説明】

【図１】本発明の第一の実施の形態における情報処理装
置の概略ブロック図

【図２】図１に示す情報処理装置の論理アドレス空間と
物理アドレス空間の対応を示す図

【図３】従来の情報処理装置の概略ブロック図

【図４】従来の情報処理装置の論理アドレス空間と物理
アドレス空間の対応を示す図

【図５】従来の情報処理装置におけるアドレス変換対の
概略構成図

【図６】本発明のメモリ管理方式における論理アドレス
空間とメモリ管理テーブルの対応を示す図

【図７】本発明のメモリ管理方式のフローチャート

【符号の説明】

１ＣＰＵ２アドレス変換手段３キャッシュ４メモリ１０論理アドレス２０物理アドレス

Claims

【特許請求の範囲】

【請求項１】ＣＰＵの論理アドレス空間に対するアク
セスを物理アドレス空間に変換するアドレス変換手段
と、前記物理アドレスによって動作するキャッシュとを
少なくとも備える情報処理装置において、前記論理アド
レス空間が、少なくとも前記キャッシュを動作させる空
間と、前記キャッシュを動作させない空間から構成され
ることを特徴とする情報処理装置。
【請求項２】前記ＣＰＵの、前記キャッシュを動作さ
せない論理アドレス空間に対するアクセス時には、前記
キャッシュを動作させないことを特徴とする請求項１記
載の情報処理装置。
【請求項３】前記ＣＰＵの、前記キャッシュを動作さ
せない論理アドレス空間に対するアクセス時には、前記
キャッシュのタグメモリ部を動作させないことを特徴と
する請求項１記載の情報処理装置。
【請求項４】ＣＰＵの論理アドレス空間に対するアク
セスを物理アドレス空間に変換するアドレス変換手段
と、前記物理アドレスによって動作するキャッシュとを
少なくとも備える情報処理装置において、前記論理アド
レス空間は、２の（Ｋ＋１）乗（Ｋは正の整数）の大き
さであり、前記論理アドレス空間は、２のＫ乗の大きさ
のキャッシュを動作させる空間と、２のＫ乗の大きさの
キャッシュを動作させない空間から構成されることを特
徴とする情報処理装置。
【請求項５】前記２のＫ乗の大きさのキャッシュを動
作させる空間と前記２のＫ乗の大きさのキャッシュを動
作させない空間は、１ビットのアドレスによって識別可
能であることを特徴とする請求項４記載の情報処理装
置。
【請求項６】２のＫ乗の大きさのキャッシュを動作さ
せる空間のみに対するメモリ管理テーブルを持ち、前記
メモリ管理テーブルは、少なくともキャッシュを動作さ
せない情報を持つエントリから構成され、少なくとも、
キャッシュしない空間を割り付ける時に、前記メモリ管
理テーブルの該当エントリにキャッシュを動作させない
情報を付加し、その前記管理テーブルエントリが示す論
理アドレスとして、前記キャッシュさせる空間とキャッ
シュさせない空間を識別可能な１ビットを用いて、キャ
ッシュをさせない空間を示すようにするメモリ割り付け
るステップをもつことを特徴とするメモリ管理方式。