JP2002049573A - コンピュータ・システムおよびビット・ストリーム転送方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明が実施されるコンピュータ・システム
の性能を大きく改善するために、メモリ管理の主な機能
を実現するハードウェアを提供する。 【解決手段】 中央処理装置１１０と、支援周辺サブシ
ステム１７２，１７４，１７５，１７６との間、および
周辺サブシステム間に配置されたネットワーク・プロセ
ッサ１７１が、メモリ・スペースのアドレッシングを処
理するコンピュータ・システム。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ・シ
ステム、および、ネットワーク・スイッチングの内部使
用方法に関する。

【０００２】

【従来の技術】ここで説明する発明の理解を助けるため
に、興味ある人は、以下の従来の開示文献を参照された
い。これらの開示文献は、この出願の明細書に関係す
る。

【０００３】１９９１年４月１６日に発行された米国特
許第５，００８，８７８号明細書“Ｈｉｇｈ Ｓｐｅｅ
ｄ Ｍｏｄｕｌａｒ Ｓｗｉｔｃｈｉｎｇ Ａｐｐａｒ
ａｔｕｓ ｆｏｒ Ｃｉｒｃｕｉｔ ａｎｄ Ｐａｃｋ
ｅｔ Ｓｗｉｔｃｈｅｄ Ｔｒａｆｆｉｃ”。

【０００４】１９９８年３月３日に発行された米国特許
第５，７２４，３４８号明細書“Ｅｆｆｉｃｉｅｎｔ
Ｈａｒｄｗａｒｅ／Ｓｏｆｔｗａｒｅ Ｉｎｔｅｒｆａ
ｃｅｆｏｒ ａ Ｄａｔａ Ｓｗｉｔｃｈ”。

【０００５】１９９９年６月１１日に出願された米国特
許出願第０９／３３０，９６８号明細書“Ｈｉｇｈ Ｓ
ｐｅｅｄ Ｐａｒａｌｌｅｌ／Ｓｅｒｉａｌ Ｌｉｎｋ
ｆｏｒ Ｄａｔａ Ｃｏｍｍｕｎｉｃａｔｉｏｎ”。

【０００６】１９９９年８月２７日に出願された米国特
許出願第０９／３８４，６８９号明細書“ＶＬＳＩ Ｎ
ｅｔｗｏｒｋ Ｐｒｏｃｅｓｓｏｒ ａｎｄ Ｍｅｔｈ
ｏｄｓ”。

【０００７】１９９９年８月２７日に出願された米国特
許出願第０９／３８４，６９１号明細書“Ｎｅｔｗｏｒ
ｋ Ｐｒｏｃｅｓｓｏｒ Ｐｒｏｃｅｓｓｉｎｇ Ｃｏ
ｍｐｌｅｘ ａｎｄ Ｍｅｔｈｏｄｓ”。

【０００８】１９９９年８月２７日に出願された米国特
許出願第０９／３８４，６９２号明細書“Ｎｅｔｗｏｒ
ｋ Ｓｗｉｔｃｈ Ｃｏｍｐｏｎｅｎｔｓ ａｎｄ Ｍ
ｅｔｈｏｄ ｏｆ Ｏｐｅｒａｔｉｏｎ”。

【０００９】１９９９年８月２７日に出願された米国特
許出願第０９／３８４，７４４号明細書“Ｎｅｔｗｏｒ
ｋ Ｐｒｏｃｅｓｓｏｒ，Ｍｅｍｏｒｙ Ｏｒｇａｎｉ
ｚａｔｉｏｎ ａｎｄ Ｍｅｔｈｏｄｓ”。

【００１０】１９４８年のＥＤＶＡＣコンピュータ・シ
ステムの開発は、コンピュータ時代の始まりとしてしば
しば引用されている。このとき以来、コンピュータ・シ
ステムは、極めて複雑な装置に進化し、コンピュータ・
システムは、多くの種々の装置の中に見つけることがで
きる。コンピュータ・システムは、典型的には、ハード
ウェア（例えば、半導体，回路ボードなど）と、ソフト
ウェア（例えば、コンピュータ・プログラム）との組合
せを含む。半導体処理およびコンピュータ・アーキテク
チャの進歩が、コンピュータ・ハードウェアの性能をよ
り高度にするにつれて、このハードウェアの高性能を利
用するために、より複雑なコンピュータ・ソフトウェア
が進化し、今日では、２，３年前に存在したコンピュー
タ・システムよりもかなりパワフルなコンピュータ・シ
ステムが存在している。

【００１１】さらに、技術における他の変化は、コンピ
ュータをいかにして用いるかということに深く影響を与
えた。例えば、コンピュータの広大な急増は、コンピュ
ータを互いに通信させるコンピュータ・ネットワークの
開発を促進した。パーソナルコンピュータ（ＰＣ）の導
入に伴い、コンピュータを、多くの人が利用できるよう
になった。パーソナルコンピュータのネットワークが開
発されて、個々のユーザが互いに通信できるようになっ
た。このようにして、社内の多くの人が、１つのコンピ
ュータ・システム上で実行されるソフトウェア・アプリ
ケーションによって、ネットワーク上で同時に通信する
ことができるようになった。

【００１２】以下の説明は、ネットワーク・データ通信
と、このような通信ネットワークにおいて用いられるよ
うなスイッチおよびルーターの知識を前提としている。
特に、以下の説明は、ネットワーク・オペレーションを
レイヤに分割するネットワーク・アーキテクチャのＯＳ
Ｉモデルを熟知していることを前提としている。ＯＳＩ
モデルに基づく典型的なアーキテクチャは、レイヤ１
（時には、“Ｌ１”と表記される）から拡張している。
レイヤ１は、信号がレイヤ２，３，４などを介してレイ
ヤ７に渡される物理的な経路または媒体である。最後に
述べたレイヤ７は、ネットワークにリンクされたコンピ
ュータ・システム上で実行されるアプリケーション・プ
ログラミングのレイヤである。この明細書では、Ｌ１，
Ｌ２などについての記述は、ネットワーク・アーキテク
チャの対応するレイヤに言及することを意図している。
この説明はまた、このようなネットワーク通信における
パケットおよびフレームとして知られるビット・ストリ
ングを基本的に理解していることを前提としている。

【００１３】コンピュータ・システムの拡張性能におい
て、求められている方法の１つは、パーソナルコンピュ
ータ・システムのユーザに周知であるように、システム
の中央処理装置すなわちＣＰＵとして用いられるマイク
ロプロセッサの動作速度すなわち基本クロック速度を増
大することである。ＣＰＵの動作速度が、急激に増大す
るにつれて、データフロー速度は、このようなシステム
における主メモリのアクセス速度能力を超えるようにな
った。同時に、ＣＰＵによってアクセスされるメモリの
量が、急激に増大した。このようなメモリは、典型的に
は、揮発性および不揮発性の両方の形態で存在し、両タ
イプの使用可能なメモリ・ストレージが、最近、非常に
増大してきた。このことは、コンピュータ・システムに
おける主な困難性の１つをさらに強調することになっ
た。すなわち、ＣＰＵ上で実行されるアプリケーション
・ソフトウェアによって用いられる“仮想メモリ・アド
レス”と、適切なメモリ素子またはコントローラ、およ
び、このようなデバイス（揮発性、不揮発性、両方のい
ずれか）のアドレス・スペースにおける特定の位置をア
クセスするために用いられる“物理メモリ・アクセス”
とのマッピングである。上述したメモリ素子およびコン
トローラは、ＣＰＵの機能を支援する周辺装置である。

【００１４】現在のコンピュータ・システムの実施は、
多数の入力／出力すなわちＩ／Ｏコントローラと共に、
単一の連続物理アドレス範囲としてメモリを与えるよう
に構成された１つ以上のメモリ・コントローラを、周辺
装置として与える。各コントローラは、システム・メモ
リ・スペースの外側に固有アドレス（または、狭い範囲
のアドレス）を割り当てる。オペレーティング・システ
ム（Ｍｉｃｒｏｓｏｆｔ，ＯＳ／２，Ｌｉｎｕｘなどの
種々のＷｉｎｄｏｗｓ（登録商標）製品（これらに限定
されないが）を含む多数のオペレーティング・システム
がある）は、典型的には、システム上で実行されるアプ
リケーションの利点のために、かなり大きな連続する仮
想メモリ・スペースを与える。システムが最初に始動す
ると、かなりの仮想メモリ・スペースが、直接、物理メ
モリにマッピングする。メモリ・スペースに対する要求
が増大し、アプリケーション・プログラムがメモリ・ア
クセスに対する要求を変更させるにつれて、オペレーテ
ィング・システムは、ストレージＩ／Ｏサブシステムを
介して、通常は、ハードディスク，ドライブ，またはフ
ァイルとして知られているダイレクト・アクセス・スト
レージ・デバイス（ＤＡＳＤ）上のストレージに、アイ
ドルメモリ・ブロックを“ページアウト（ｐａｇｅ ｏ
ｕｔ）”する。メモリ・スペースが、作成され、ページ
インされ、ページアウトされ、最後には解放されるの
で、物理メモリに対する仮想メモリのマッピングは、使
用可能なメモリ内で殆ど完全にランダムになる。アプリ
ケーション・ソフトウェアは、仮想アドレスのみを知っ
ており、発行された各メモリ・アクセスは、所望のメモ
リ位置の適切な物理アドレスを、メモリ・コントローラ
にどうしても与えなければならならず、あるいは必要な
らば、ディスク上にページを配置し、主メモリにページ
をアクセスする前に、ページインすることが必要とされ
る。物理アドレスへの仮想アドレスのマッピング・プロ
セス（仮想アドレス変換として知られている）は、コン
ピュータ・システムの全動作に対するオーバーヘッドを
奪う有効な性能に寄与する。

【００１５】

【発明が解決しようとする課題】本発明の目的は、本発
明が実施されるコンピュータ・システムの性能を大きく
改善するために、メモリ管理の主要な機能を実現するハ
ードウェアを提供することにある。

【００１６】

【課題を解決するための手段】この目的を追求する際、
これらの機能は、アプリケーションのためのメモリアド
レス・スペースの作成，解放，管理、仮想アドレスから
物理アドレスへの変換、ページインおよびページアウト
・オペレーションのためのメモリアドレスのディスク・
ストレージへのマッピング、ページング機能の自律実
行、キャッシング，パイプライニング，ページングによ
るメモリ最適化、および他のメモリ・アクセス方法を含
むことができる。

【００１７】用いられるハードウェアは、サーバまたは
クライアント・システム（これらの用語は、コンピュー
タ・ネットワーク・アプリケーションの中で理解され
る）として機能することができるコンピュータ・システ
ムに、コンピュータ・システムが互いに相互接続される
ネットワーク・レベルにおいてこれまでに見られたスイ
ッチングの形態を挿入する。従って、本発明は、このよ
うなシステムの外部的な使用のために最近提供された特
定の技術を、コンピュータ・システムの中で内部的に適
用する。

【００１８】

【発明の実施の形態】本発明の好適な実施例を示す図面
を参照して、本発明を以下に十分に説明するが、以下の
詳細な説明の初めに、当業者ならば、本発明の好ましい
結果を依然として実現しながら、本発明を変更できるこ
とを理解すべきである。従って、以下の説明は、本発明
に限定することなく、当業者に向けられた広い教示の開
示として、および本発明を限定するものではないものと
して理解されるべきである。

【００１９】図１を参照すると、本発明によるコンピュ
ータ・システム１００は、中央処理装置（ＣＰＵ）１１
０，主メモリ１２０，大容量ストレージ・インターフェ
ース１４０，およびネットワーク・インターフェース１
５０を含み、これら全ては、システム・バス１６０によ
って接続されている。当業者ならば、このシステムが、
全てのタイプのコンピュータ・システム、すなわち、パ
ーソナルコンピュータ，中型コンピュータ，メインフレ
ームなどを含むことが分かるであろう。本発明の範囲内
では、このコンピュータ・システム１００に、多くの追
加，変更，および削除を行わせることができることに注
意されたい。その例は、コンピュータ・モニター，入力
キーボード，キャッシュ・メモリ，およびプリンターな
どの周辺装置である。本発明は、一般に、パーソナルコ
ンピュータまたは中型コンピュータにより実現されるウ
ェブサーバとして動作することができる。

【００２０】ＣＰＵ１１０は、１つ以上のマイクロプロ
セッサおよび／または集積回路より構成することができ
る。ＣＰＵ１１０は、主メモリ１２０内に格納されたプ
ログラム命令を実行する。主メモリ１２０は、コンピュ
ータがアクセスできるプログラムおよびデータを格納す
る。コンピュータ・システム１００が始動すると、ＣＰ
Ｕはまず、オペレーティング・システム１３４のプログ
ラム命令を実行する。オペレーティング・システム１３
４は、簡単に前述したように、コンピュータ・システム
１００のリソースを管理する複雑なプログラムである。
これらリソースの幾つかは、ＣＰＵ１１０，主メモリ１
２０，大容量ストレージ・インターフェース１４０，ネ
ットワーク・インターフェース１５０，およびシステム
・バス１６０である。

【００２１】図示したように、主メモリ１２０は、ウェ
ブサーバ・アプリケーション１２２，トランザクション
・プロセッサ１２４，１つ以上のマクロファイル１２
６，構成ファイル１２８，１つ以上の言語プロセッサ１
３０，オペレーティング・システム１３４，１つ以上の
アプリケーション・プログラム１３６，およびプログラ
ム・データ１３８を含む。アプリケーション・プログラ
ム１３６は、オペレーティング・システム１３４の制御
の下で、ＣＰＵ１１０によって実行される。アプリケー
ション・プログラム１３６は、プログラム・データ１３
８を入力として実行することができる。アプリケーショ
ン・プログラム１３６はまた、それらの結果を主メモリ
内のプログラム・データ１３８として出力することもで
きる。コンピュータ・システム１００が、ウェブサーバ
として動作すると、ＣＰＵ１１０は、特に、ウェブサー
バ・アプリケーション１２２を実行する。トランザクシ
ョン・プロセッサ１２４は、１つ以上のマクロファイル
１２６内に格納されたＨＴＭＬページを処理するプログ
ラムである。トランザクション・プロセッサ１２４が初
期化されると、トランザクション・プロセッサは、構成
ファイル１２８を読み取って、種々のタイプの照会を種
々の言語プロセッサ１３０に相関させる。動的データに
対する照会が、ページ内で見つかると、トランザクショ
ン・プロセッサ１２４は、構成データ（構成ファイルか
ら読み出される）から、その照会を処理するためにどの
言語プロセッサ１３０を呼び出すべきかを決定する。次
に、適切な言語プロセッサ１３０が、メモリまたはデー
タベースのようなデータソースを照会して、動的データ
を検索する。言語プロセッサ１３０は、動的データを、
トランザクション・プロセッサ１２４に渡し、トランザ
クション・プロセッサ１２４は、動的データを、選択さ
れたページのＨＴＭＬデータの中に挿入する。

【００２２】大容量ストレージ・インターフェースは、
コンピュータ・システム１００に、磁気ディスク（ハー
ドディスク，ディスケット）および光学的ディスク（Ｃ
Ｄ−ＲＯＭ）のような補助ストレージ・デバイスからデ
ータを検索して格納することを可能にする。これら大容
量ストレージ・デバイスは、通常、ダイレクト・アクセ
ス・ストレージ・デバイス（ＤＡＳＤ）として知られ、
情報の永久ストアとして働く。１つの適切なタイプのＤ
ＡＳＤは、フロッピー（登録商標）ディスケット１８６
に対してデータを読み取ったりデータを書き込んだりす
るフロッピーディスク・ドライブ１８０である。ＤＡＳ
Ｄからの情報は、多くの形式にすることができる。通常
の形式は、アプリケーション・プログラムおよびプログ
ラム・データである。大容量ストレージ・インターフェ
ース１４０によって検索されたデータは、しばしば、主
メモリ１２０内に格納され、この場合、ＣＰＵ１１０
が、簡単に前述したページングインおよびページングア
ウト処理を用いて、データを処理できる。

【００２３】主メモリ１２０およびＤＡＳＤデバイス１
８０は、典型的には、別個のストレージ・デバイスであ
るが、コンピュータ・システム１００は、周知の仮想ア
ドレッシング・メカニズムを用いるこの仮想アドレッシ
ング・メカニズムは、コンピュータ・システム１００の
プログラムを、複数の小さいストレージ・エンティティ
ー（例えば、主メモリ１２０およびＤＡＳＤデバイス１
８５）へのアクセスの代わりに、あたかも大きな単一の
ストレージ・エンティティーへのアクセスのみのように
振る舞わせる。従って、特定の素子が、主メモリ１２０
内に含まれるように示されるが、当業者ならば、これら
素子全てが、同時に主メモリ１２０内に完全に含まれる
必要はないことが分かるであろう。用語“メモリ”は、
ここでは、総称的に、コンピュータ・システム１００の
全仮想メモリ全体を示すことに注意すべきである。用語
“アドレッシング”およびその用語の変形は、しばし
ば、共に前述したように、仮想アドレッシングと物理ア
ドレッシングとの間に区別を設ける。

【００２４】ネットワーク・インターフェース１５０
は、コンピュータ・システム１００が、接続され得るネ
ットワークとの間で、データを送受信することを可能に
する。このネットワークは、ローカル・エリア・ネット
ワーク（ＬＡＮ）、ワイド・ネットワーク（ＷＡＸ）、
または、特にインターネット１７０とすることができ
る。インターネットに接続する適切な方法は、既知のア
ナログ技術および／またはデジタル技術と、将来開発さ
れるネットワーキング・メカニズムとを含む。多くの異
なるネットワーク・プロトコルを用いて、ネットワーク
を実現することができる。これらのプロトコルは、コン
ピュータをネットワーク上で通信させる特殊コンピュー
タ・プログラムである。インターネット上で通信するの
に用いられるＴＣＰ／ＩＰ（伝送制御プロトコル／イン
ターネット・プロトコル）は、適切なネットワーク・プ
ロトコルの一例である。本発明を実現するためには、こ
のようなプロトコルのいくつかを、システム１００と内
部通信するために用いることができる。

【００２５】システム・バス１６０は、データが、コン
ピュータ・システム１００の種々のコンポーネント間を
転送されることを可能にする。コンピュータ・システム
１００は、単一の主ＣＰＵおよび単一のシステム・バス
のみを含むように示されているが、当業者ならば、本発
明を、複数のＣＰＵおよび／または複数のバスを有する
コンピュータ・システムを用いて実施できることが分か
るであろう。

【００２６】この時点では、本発明を、十分機能的なコ
ンピュータ・システムに関連して説明した（また、説明
を続けるであろう）が、当業者ならば、本発明の構成要
素が、種々の形態のプログラム製品として配布でき、本
発明が、配布を実際に行うために用いられる特定のタイ
プの信号保持媒体に拘わらず等しく適用できることが分
かるということに注意することは重要である。信号保持
媒体の例は、フロッピーディスクのような記録可能なタ
イプの媒体（例えば、図１の１８６）およびＣＤ−ＲＯ
Ｍと、デジタルおよびアナログ通信リンクのような伝送
タイプの媒体とを含む。

【００２７】本発明では、コンピュータ・システム１０
０は、ウェブサーバとして動作することができる。その
ためには、ウェブサーバ・アプリケーション１２２が、
ＣＰＵ１１０によって実行される。他のアプリケーショ
ン・プログラム１３６は、オペレーティング・システム
１３４が、マルチタスキング・オペレーティング・シス
テムであると仮定すれば、コンピュータ・システム１０
０上で同時に実行することができる。ウェブサーバは、
一般に、インターネット１７０に接続される。前述した
ように、インターネットは、世界を広げ、多数のコンピ
ュータによって共有される、周知のコンピュータ・ネッ
トワークである。インターネット上には、多数のウェブ
サーバが存在する。インターネットにリンクされた各コ
ンピュータは、ネットワーク上で他のコンピュータと通
信することを可能にする自身の固有アドレスを有する。
多くの種々の形式のデータを、インターネットによって
送ることができる。その例として、電子メール，プログ
ラム・データ，デジタル化ボイス・データ，コンピュー
タ・グラフィック，およびウェブページがある。デバイ
スに接続されたインターネット・アドレスは、通常、ヘ
ッダとして知られているパケットまたはフレーム内にデ
ータ部分を与えることによって、データと関連付けされ
る。このようなアドレッシング技術は、本発明の目標を
追求する際に、コンピュータ・システム１００内で内部
的に用いることができる。

【００２８】本発明の重要な顕著な特徴によれば、シス
テム・メモリを共に与え、および／または、直接アクセ
スする、ＣＰＵ１１０とシステム１００のこれらの要素
との間に介在されるように、コンピュータ・システム１
００内にノンブロッキング・スイッチ構造が与えられ
る。このスイッチ構造は、好適には、ネットワーク・プ
ロセッサによって与えられ、関連する２次スイッチ構造
を有しても有さないでもいずれでも機能する。ネットワ
ーク・プロセッサは、図２の１７１で示すように、コン
ピュータ・システム１００に統合される。ネットワーク
・プロセッサのシステムへの組み込みをこのようにして
実現することによって、プロセッサ１７１からサブシス
テムの各々に、専用の全２重リンクを与えることによっ
て性能に関する利点が得られる。これらサブシステム
は、揮発性メモリ素子１７２，不揮発性メモリ素子１７
４，ネットワーク・インターフェースのようなインター
フェース・デバイス１７５，およびキーボードまたはデ
ィスプレイのような他の入力／出力デバイス１７６を含
むことができる。プロセッサ１７１によって与えられる
ハードウェア内で、メモリアドレス変換，データ・パイ
プライニング，およびキャッシングを行うことによっ
て、ＣＰＵ１１０のサイクルが、より有効な実行アプリ
ケーション・ソフトウェアに解放される。これらメモリ
制御機能をハードウェア補助機構によって実現すること
によって、複数の同時オペレーションを並列に実行する
ことができる。この場合（対照的なものとして）、ソフ
トウェア・インプリメンテーションは、一度に１つのタ
スクのみを実行する。アドレススペースが連続的に作
成，変更，削除されるメモリ管理の動的性質は、メモリ
をアクセスするようなプロセッサ間の競合を避けるため
に、各アドレス変換に、ソフトウェア・インプリメンテ
ーションを実行するプロセッサを同期させることを強要
する。

【００２９】後に開示される装置に用いられるアーキテ
クチャは、ネットワーク・プロセッサ（ＮＰ）ハードウ
ェア・サブシステム、および、任意には、制御点プロセ
ッサ上で実行されるソフトウェア・ライブラリに基づい
ている。ネットワーク・プロセッサ・サブシステムは、
Ｌ２，Ｌ３，Ｌ４＋データ・ストリングの構文解析およ
び変換のために初期に構成された高性能フレーム転送エ
ンジンである。ネットワーク・プロセッサ・サブシステ
ムは、装置を経る高速パスを与えることができ、他方、
ソフトウェア・ライブラリおよび制御点プロセッサは、
高速パスを維持するために必要とされる管理機能および
経路ディスカバリ機能を与える。制御点プロセッサおよ
びそこで実行されるソフトウェア・ライブラリは、共
に、システムの制御点（ＣＰ）を定める。制御点プロセ
ッサは、ネットワーク・プロセッサ内に組み込まれる
か、ネットワーク・プロセッサから物理的に分離される
か、あるいは、無いものとすることができる。

【００３０】産業コンサルタントは、ネットワーク・プ
ロセッサを、以下の機能のうち１つ以上を実行できるプ
ログラマブル通信集積回路として定義した。

【００３１】パケット分類：アドレスまたはプロトコル
のような既知の特徴に基づいてパケットを識別するこ
と。

【００３２】パケット変更：ＩＰ，ＡＴＭ，または他の
プロトコルに従うようにパケットを変更する機能（例え
ば、ＩＰのヘッダ内の存続時間（ｔｉｍｅ−ｔｏ−ｌｉ
ｖｅ）フィールドを更新する機能）。

【００３３】キュー／ポリシー管理：パケット・キュー
イング，パケット・デキューイング，および特定アプリ
ケーションのためのパケット・スケジューリングに対す
る設計戦略を反映させる機能。

【００３４】パケット転送−スイッチ構造を経てデータ
を送信および受信し、および、パケットを適切なアドレ
スに転送またはルーティングする機能。

【００３５】この定義は、初期のＮＰの基本構造の正確
な記述であるが、ＮＰの全ての潜在的能力および利点
は、まだ実現されていない。ＮＰは、予めソフトウェア
で処理されたネットワーキング・タスクを、ハードウェ
アで実行させることによって、有効システム帯域幅を増
大し、広範囲のアプリケーションにおける待ち時間の問
題を解決することができる。さらに、ＮＰは、並列分散
処理およびパイプライン処理構成のようなアーキテクチ
ャによって、速度改善を与えることができる。これらの
能力は、有効なサーチエンジンを使用可能にし、スルー
プットを増大し、複合タスクの高速実行を与えることが
できる。この定義は、一般に、ワイド・エリア・ネット
ワーク（ＷＡＮ）に関係する用法と一致する用語“パケ
ット”を用いる。ここで説明した本発明は、一般に、ロ
ーカル・エリア・ネットワーク（ＬＡＮ）に関係する用
法と一致する用語である“フレーム”に対して同様に機
能的である。本発明は、単一コンピュータ・システムの
内部ワーキング内でのこの技術の応用を意図している。

【００３６】ネットワーク・プロセッサは、ＣＰＵがＰ
Ｃに対するのと同じように、ネットワークに対する基本
的ネットワーク構築ブロックとなることが予測されてい
る。ＮＰによって与えられる典型的な能力は、リアルタ
イム処理，セキュリティ，格納および転送，スイッチ構
造，およびＩＰパケットの処理能力および学習能力であ
る。ここで働かされるように、このような能力が用いら
れて、基本的には、コンピュータ産業内で基準となって
いる内部バス構造から離れて、これまでにネットワーク
・プロセッサによってこのようなバスに沿って発生する
データ転送を超えるようにする。本発明によって用いら
れるＮＰは、例えば、周知の内部バス構造において得ら
れる能力を超える、アドレス変換およびプロセッサ間通
信（ブロードキャストを含む）に能力を与える。本発明
によって、これらの能力が、本発明によるコンピュータ
・システム内で働かされることが意図されている。

【００３７】プロセッサ・モデルＮＰは、複数の汎用プ
ロセッサおよび特殊な論理回路を含む。プロセッサ・モ
デルＮＰは、低レベルの統合での分散処理を可能にし、
高いスループット，フレキシビリティ，および制御を与
える。プログラマビリティ（ｐｒｏｇｒａｍｍａｂｉｌ
ｉｔｙ）は、新しいＡＳＩＣ構造を要求することなく、
新しいプロトコルおよび方法への容易な移行を可能にす
る。

【００３８】後に説明する装置の特定の部分は、その基
本的な構築ブロックとして、ネットワーク・プロセッサ
（ＮＰ）および制御点（ＣＰ）を用いて、モジュラーユ
ニットとなるように構成されている。任意のスイッチン
グ構造デバイスは、このようなユニットの３つ以上が互
いに連結されるときに用いることができる。任意のスイ
ッチング構造デバイスは（使用されるならば）、前述し
た１９９１年４月１６日に発行された米国特許第５，０
０８，８７８号明細書“Ｈｉｇｈ ＳｐｅｅｄＭｏｄｕ
ｌａｒ Ｓｗｉｔｃｈｉｎｇ Ａｐｐａｒａｔｕｓ ｆ
ｏｒ Ｃｉｒｃｕｉｔ ａｎｄ Ｐａｃｋｅｔ Ｓｗｉ
ｔｃｈｅｄ Ｔｒａｆｆｉｃ”に開示される。あるいは
また、単一ユニット（後述する）よりなるデータ・アラ
イン・シリアル・リンク（ＤＡＳＬ）ポートを、アップ
サイドからダウンサイドに直接にリンクすることがで
き、単一ユニットを、ここで説明した方法の特定のアプ
リケーションに適切なタイプのスイッチとして働かせる
ことができる。

【００３９】好適には、また、ここで開示するように、
本発明によって意図されるインターフェース・デバイス
（また、ここでは、ネットワーク・プロセッサすなわち
ＮＰとみなされる）は、以下のものを有する単一の大規
模集積（ＶＬＳＩ）回路デバイスすなわちチップであ
る。すなわち、半導体基板と、基板上に形成された複数
のインターフェース・プロセッサと、基板上に形成さ
れ、インターフェース・プロセッサへのアクセス可能な
命令を格納する内部命令メモリと、基板上に形成され、
デバイスを経てインターフェース・プロセッサに渡され
るデータをアクセス可能に格納する内部データ・メモリ
と、複数の入力／出力ポートとを有する。また、インタ
ーフェース・プロセッサは、ここでは、しばしば、ピコ
プロセッサまたは処理ユニットとみなされる。与えられ
たポートは、内部データ・メモリを外部データ・メモリ
に接続する少なくとも１つのポートを有し、このような
多数のポートは、インターフェース・デバイスを通るデ
ータを、コンピュータ・システム１００のメモリ素子お
よび周辺装置と交換するために必要とされる。制御点
（存在するならば）は、命令メモリに以下のような命令
をロードすることによって、インターフェース・デバイ
スと共働する。すなわち、命令は、データ交換入力／出
力ポート間のデータ交換と、データ・メモリを経るデー
タのフローとを指示する際に、インターフェース・プロ
セッサによって実行される。ＣＰおよびＮＰは、単一の
半導体基板上に集積することができる。

【００４０】ここに開示するネットワーク・プロセッサ
は、それが組み込まれるアセンブリは別にして、進歩的
であると考える。さらに、ここに開示するネットワーク
・プロセッサは、ここに開示される要素の範囲内で、こ
こでは十分に説明していない他のおよびさらなる発明を
有するものと考える。

【００４１】より完全な理解のために、図３に、基板１
０と、基板上に集積された複数のサブアセンブリとを有
するネットワーク・プロセッサ・チップのブロック図を
示す。サブアセンブリは、アップサイド構成およびダウ
ンサイド構成に配置される。ここで用いられるように、
“アップサイド”は、ここに開示するネットワーク・プ
ロセッサへのデータのフローに関係し、一方、“ダウン
サイド”は、ネットワーク・プロセッサから、ネットワ
ーク・プロセッサによって指示されるデバイスまたは素
子へのデータのフローをいう。このデータフローは、個
々の構成に従う。その結果、アップサイド・データフロ
ーとダウンサイド・データフローとがある。アップサイ
ドのサブアセンブリは、エンキュー・デキュー・スケジ
ューリングＵＰ［Ｅｎｑｕｅｕｅ−Ｄｅｑｕｅｕｅ−Ｓ
ｃｈｅｄｕｌｉｎｇ ＵＰ（ＥＤＳ−ＵＰ）］ロジック
１６，複合化ＩＯ−ＵＰ［ｍｕｌｔｉｐｌｅｘｅｄ Ｉ
／Ｏ−ＵＰ（ＰＰＭ−ＵＰ）］１４，スイッチ・データ
・ムーバ［ＳｗｉｔｃｈＤａｔａ Ｍｏｖｅｒ−ＵＰ
（ＳＤＭ−ＵＰ）］１８，システム・インターフェース
［Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ（ＳＩＦ）］２
０，データ・アライン・シリアル・リンクＡ［Ｄａｔａ
Ａｌｉｇｎ Ｓｅｒｉａｌ Ｌｉｎｋ Ａ（ＤＡＳＬ
Ａ）］２２，およびデータ・アライン・シリアル・リン
クＢ［ＤａｔａＡｌｉｇｎ Ｓｅｒｉａｌ Ｌｉｎｋ
Ｂ（ＤＡＳＬＢ）］２４を含む。データ・アライン・シ
リアル・リンクは、１９９９年６月１１月に出願された
米国特許出願第０９／３３０，９６８号明細書“Ｈｉｇ
ｈ Ｓｐｅｅｄ Ｐａｒａｌｌｅｌ／Ｓｅｒｉａｌ Ｌ
ｉｎｋ ｆｏｒ Ｄａｔａ Ｃｏｍｍｕｎｉｃａｔｉｏ
ｎ”の中に十分説明される。ここに開示される本発明の
装置の好適な形態は、ＤＡＳＬリンクを用いるが、本発
明は、特に、データフローが、ＶＬＳＩ構造内にあるよ
うに制限されるところで、他の形態のリンクを用いて、
かなり高いデータフロー速度を実現することを意図して
いる。

【００４２】ダウンサイドのサブアセンブリは、ＤＡＳ
Ｌ−Ａ２６，ＤＡＳＬ−Ｂ２８，ＳＩＦ３０，ＳＤＭ−
ＤＮ３２，ＥＤＮ−ＤＮ３４，およびＰＰＭ−ＤＮ３６
を含む。また、チップは、複数の内部Ｓ−ＲＡＭ，トラ
フィックＭｇｔスケジューラ（Ｔｒａｆｆｉｃ Ｍｇｔ
Ｓｃｈｅｄｕｌｅｒ）４０，および組み込みプロセッ
サ複合体［Ｅｍｂｅｄｄｅｄ Ｐｒｏｃｅｓｓｏｒ Ｃ
ｏｍｐｌｅｘ（ＥＰＣ）］１２を含む。インターフェー
ス・デバイス３８は、個々のＤＭＵバスによって、Ｉ／
Ｏポート１４および３６に結合される。インターフェー
ス・デバイス３８は、コンピュータ・システム１００と
の内部通信に適した適切なＬ１回路とすることができ
る。このタイプのインターフェースは、部分的には、チ
ップが接続されるデバイスおよび素子によって指示され
る。望ましくは、複数の外部Ｄ−ＲＡＭおよびＳ−ＲＡ
Ｍが、チップによる使用に対して利用できることであ
る。

【００４３】矢印は、ネットワーク・プロセッサ内の一
般的なデータのフローを示す。例えば、Ｉ／Ｏポートか
ら受け取られたデータフローは、ＥＤＳ−ＵＰによって
内部データ・ストア（Ｄａｔａ Ｓｔｏｒｅ）バッファ
内に格納される。これらのデータフローは、通常のデー
タ・フレーム（Ｄａｔａ Ｆｒａｍｅ）またはシステム
制御ガイド化フレームのいずれかとしてみなされ、ＥＰ
Ｃにエンキューされる（図３を参照）。ＥＰＣは、最大
Ｎ個（Ｎ＞１）の並列のフレームに作用できるＮ個のプ
ロトコル・プロセッサを含む。１０個のプロトコル・プ
ロセッサを有する実施例では、１０個のうち２個のプロ
トコル・プロセッサが特殊化される。すなわち、ガイド
化フレーム（Ｇｕｉｄｅｄ Ｆｒａｍｅ）を処理するプ
ロトコル・プロセッサ（Ｇｅｎｅｒｉｃ Ｃｅｎｔｒａ
ｌ ＨａｎｄｌｅｒすなわちＧＴＨ）と、コントロール
・メモリ（Ｃｏｎｔｒｏｌ Ｍｅｍｏｒｙ）内にルック
アップ・データ（Ｌｏｏｋｕｐ Ｄａｔａ）を構築する
プロトコル・プロセッサ（Ｇｅｎｅｒｉｃ Ｔｒｅｅ
ＨａｎｄｌｅｒすなわちＧＴＨ）である。ＥＰＣはま
た、以下のものを含む。すなわち、データフローをアイ
ドル・プロセッサにマッチングさせるディスパッチャ，
フレーム・シーケンスを保持する完了ユニット，１０個
のプロセッサ全てに共有される共通命令メモリ（Ｃｏｍ
ｍｏｎ Ｉｎｓｔｒｕｃｔｉｏｎ Ｍｅｍｏｒｙ），フ
レーム種別とフレームの開始命令アドレスを決定する働
きをするコプロセッサとを決定するクラシファイア・ハ
ードウェア補助機構（Ｃｌａｓｓｉｆｉｅｒ Ｈａｒｄ
ｗａｒｅ Ａｓｓｉｓｔ），フレーム・バッファの読み
取りおよび書き込みオペレーションを制御するイングレ
スおよびエグレス・データ・ストア・インターフェース
（Ｉｇｒｅｓｓ ａｎｄＥｇｒｅｓｓ Ｄａｔａ Ｓｔ
ｏｒｅ ｉｎｔｅｒｆａｃｅ），１０個のプロセッサが
制御メモリを共有することを可能にする制御メモリ・ア
ービタ（Ｃｏｎｔｒｏｌ Ｍｅｍｏｒｙ Ａｒｂｉｔｅ
ｒ），内部ＮＰデータ構造へのデバッグ・アクセスを可
能にするウェブ制御アービタおよびインターフェース
（Ｗｅｂ Ｃｏｎｔｒｏｌ Ａｒｂｉｔｅｒ ａｎｄ
ｉｎｔｅｒｆａｃｅ），および、他のハードウェア構成
を含む。

【００４４】ガイド化フレームは、使用可能になったと
きに、ディスパッチャによってＧＣＨプロセッサに送信
される。ガイド化フレーム内にエンコードされた、レジ
スタ書き込み，カウンタ読み取り，Ｉ／Ｏポート構成変
更などのようなオペレーションが、実行される。追加ポ
ートエントリのようなルックアップ・テーブル変更は、
メモリ読み取りおよび書き込みのような制御メモリ・オ
ペレーションのためのルックアップ・データ・プロセッ
サに渡される。ＭＩＢカウンタ読み取りのような幾つか
のコマンドは、応答フレームが作成されて、適切なデバ
イス上の適切なポートに転送されることを要求する。幾
つかのケースでは、ガイド化フレームは、インターフェ
ース・デバイスのエグレス・サイドに対してエンコード
される。これらのフレームは、照会されているインター
フェース・デバイスのエグレス・サイドに転送され、そ
の後、エンコードされたオペレーションを実行し、適切
な応答フレームを作成する。

【００４５】データ・フレームは、フレーム・ルックア
ップを実行するために、次の使用可能なプロトコル・プ
ロセッサにディスパッチされる。フレーム・データは、
クラシファイア・ハードウェア補助機構（ＣＨＡ）エン
ジンからの結果と共に、プロトコル・プロセッサに渡さ
れる。この結果は、ツリーサーチ・アルゴリズムおよび
開始している共通命令アドレス（ＣＩＡ）を決定する。
支援されるツリーサーチ・アルゴリズムは、以下のもの
を含むことができる。すなわち、固定マッチツリー（レ
イヤ２のＭＡＣテーブルのような正確なマッチングを要
求する固定サイズパターン），最長接頭部マッチツリー
（サブネットＩＰ転送のような可変長マッチヲ要求する
可変長パターン），および、ソフトウェア管理のツリー
（フィルタルールに用いられるような範囲またはビット
マスク・セットのいずれかを定める２つのパターン）で
ある。

【００４６】ルックアップは、各々のプロトコル・プロ
セッサの一部であるツリーサーチ・エンジン（ＴＳＥ）
コプロセッサの補助によって実行される。ＴＳＥコプロ
セッサは、制御メモリ・アクセスを実行し、実行を継続
するために、プロトコル・プロセッサを解放する。制御
メモリは、テーブル，カウンタ，およびピココードによ
って必要とされる他のデータを全て格納する。制御メモ
リ・オペレーションは、１０個のプロセッサ複合体間の
メモリ・アクセスを調停する制御メモリ・アービタによ
って管理される。

【００４７】フレーム・データは、データ・ストア・コ
プロセッサによりアクセスされる。データ・ストア・コ
プロセッサは、１次データ・バッファ（フレーム・デー
タの１６バイト・セグメントを最大８個まで保持す
る），スクラッチ・パッド・データ・バッファ（また、
フレーム・データの１６バイト・セグメントを最大８個
まで保持する），およびデータ・ストア・オペレーショ
ンのための所定の制御レジスタを含む。マッチングが見
つかると、イングレス・フレーム変更は、ＶＬＡＮヘッ
ダ挿入またはオーバーレイを含むことができる。この変
更は、インターフェース・デバイス・プロセッサ複合体
によって実行されず、むしろハードウェア・フラグは、
引き出され、他のイングレス・スイッチ・インターフェ
ース・ハードウェアが、変更を実行する。他のフレーム
変更は、イングレス・データ・ストア内に保持されたフ
レーム・コンテンツを変えることによって、ピココード
およびデータ・ストア・コプロセッサによって実現され
る。

【００４８】エグレス・ツリーサーチは、イングレス・
サーチに対して支援された同じアルゴリズムを支援す
る。ルックアップは、ＴＳＥコプロセッサによって実行
され、実行を続けるために、プロトコル・プロセッサを
解放する。全ての制御メモリ・オペレーションは、制御
メモリ・アービタによって管理され、制御メモリ・アー
ビタは、１０個のプロセッサ複合体間にメモリ・アクセ
スを割り当てる。

【００４９】エグレス・フレーム・データは、データ・
ストア・コプロセッサによってアクセスされる。データ
・ストア・コプロセッサは、１次データ・バッファ（フ
レーム・データの１６バイト・セグメントを最大８個ま
で保持する），スクラッチパッド・データ・バッファ
（また、フレーム・データの１６バイト・セグメントを
最大８個まで保持する），およびデータ・ストア・オペ
レーションのための幾つかの制御レジスタを含む。成功
したルックアップの結果は、転送情報と、所定の場合に
は、フレーム変更情報を含む。フレーム変更は、ヘッダ
削除，ヘッダ・チェックサム再計算，ＣＲＣオーバーレ
イまたは挿入，およびＤＡ／ＳＡオーバーレイまたは挿
入を含むことができる。ヘッダ・チェックサムは、チェ
ックサム・コプロセッサによって準備される。変更は、
インターフェース・デバイス・プロセッサ複合体によっ
て実行されず、むしろハードウェア・フラグが作成さ
れ、ＰＭＭエグレス・ハードウェアが、変更を実行す
る。完了すると、エンキュー・コプロセッサを用いて、
ＥＤＳエグレス・キュー内にフレームをエンキューし、
それらを完了ユニットに送るのに必要なフォーマットを
作成するのを助ける。完了ユニットは、１０個のプロト
コル・プロセッサから、エグレスＩ／Ｏポートに送るＥ
ＤＳエグレス・キューまでのフレーム・オーダーを保証
する。

【００５０】完成したフレームは、最後に、ＰＭＭエグ
レス・ハードウェアによってポートに送られる。

【００５１】一般に、本発明を実施するシステム１００
にほぼ類似する従来のコンピュータ・システムにおいて
は、キャッシュ管理は、通常、メモリ・コントローラ内
のハードウェア機能である。このような実施は、一般
に、“自身の”種々のメモリ・セグメントを検索できる
変更アプリケーション・プログラムを説明することはで
きない。本発明の実施では、メモリ・スペースの所有権
は、メモリ・コンテンツのキャッシングと共に、よりイ
ンテリジェントに管理され、従って、フィル・キャッシ
ュのよりインテリジェントな組は、キャッシュせず、ア
プリケーションが、よりアクティブとなるか、あるいは
アクティビティを停止させるときに、また、メモリ・ス
ペースが、ページインおよびページアウトするときに、
パージ・キャッシュ決定を行うことができる。ＮＰは、
メモリ・スペースとアプリケーションとの間に類似性を
維持することができ、このことは、優先度およびセキュ
リティのような種々の属性へのリンケージを可能にす
る。その結果、メモリは、仮想メモリ読み取りまたは書
き込みオペレーションの各々および全部に基づいて、最
適化されるよりはむしろ、実行アプリケーション・プロ
グラムのコンテキスト内でグローバルに管理される。

【００５２】内部バス（ここでは、ウェブと呼ばれる）
は、内部レジスタ，カウンタ，およびメモリへのアクセ
スを可能にする。ウェブはまた、デバッギングおよび診
断のための命令ステップおよび割り込み制御を制御する
外部インターフェースを含む。

【００５３】ツリーサーチ・エンジン・コプロセッサ
は、無許可のメモリ・アクセス通知をチェックするメモ
リ範囲を与え、プロトコル・プロセッサ実行と並列に動
作するツリーサーチ命令（メモリ読み取り，書き込み，
または、読み取り−加算−書き込みのような）を実行す
る。

【００５４】ディスパッチャーは、１０個のプロトコル
・プロセッサへのフレームの送りを制御し、割り込みお
よびタイマーを管理する。

【００５５】完了ユニットは、プロセッサ複合体からタ
ーゲット・ポート・キューまでのフレーム・オーダーを
保証する。リッチ命令セットは、条件付き実行，パッキ
ング（入力ハッシュ・キーのための），条件付き分岐，
符号付きおよび符号なしのオペレーション，先行ゼロ以
上のカウントを含む。

【００５６】クラシファイア・ハードウェア補助機構エ
ンジンは、各フレームのプロトコル・ヘッダを渡し、こ
の情報にフレームを与える（フレームがプロトコル・プ
ロセッサにディスパッチされるとき）。

【００５７】制御メモリ・アービタは、内部および外部
の両方のメモリへのプロセッサ・アクセスを制御する。

【００５８】エグレス・フレームは、１つの外部データ
・バッファ（例えば、ＤＳ０）、または２つの外部デー
タ・バッファ（ＤＳ０およびＤＳ１）のいずれかに格納
することができる。各バッファは、１対の２Ｍ×１６ビ
ット×４バンクのＤＤＲ ＤＲＡＭ（６４バイトのフレ
ームを最大２５６Ｋまで格納する），または、１対の４
Ｍ×１６ビット×４バンクのＤＤＲ ＤＲＡＭ（６４バ
イトのフレームを最大５１２Ｋまで格納する）で構成す
ることができる。４．５７Ｍｂｐのレイヤ２およびレイ
ヤ３のスイッチングを支援するためには、２．２８Ｍｂ
ｐｓに対しての単一の外部データ・バッファ（例えばＤ
Ｓ０）を選択するか、または、第２のバッファ（例えば
ＤＳ１）を追加する。第２のバッファの追加は、性能を
改善するが、フレーム容量を増大することはない。外部
データ・バッファ・インターフェースは、２６６ＭＨｚ
のデータ・ストローブ、１３３ＭＨｚのクロック速度で
実行し、構成可能なＣＡＳの待ち時間およびドライブ強
度を支援する。

【００５９】ポート・ミラーリングは、１つの受信ポー
トおよび１つの送信ポートが、プロトコル・プロセッサ
・リソースを用いることなく、システム指示された監視
ポートにコピーされることを可能にする。ミラーリング
されたインターフェース・デバイス・ポートは、フレー
ムおよびスイッチ制御データを付加するように構成され
る。個別データ・パスは、イングレス・スイッチ・イン
ターフェースへのダイレクト・フレーム・エンキューイ
ングを可能にする。

【００６０】図面および詳細な説明では、本発明の好適
な実施例を説明した。また、特定の用語が用いられてい
るが、前述した説明は、限定するためにではなく、総称
的および説明の意味で、専門用語を用いている。

【００６１】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）中央処理装置と、前記中央処理装置に動作的に関
連する複数の周辺装置とを備え、前記複数の周辺装置
は、前記中央処理装置によってデータを処理するため
に、前記中央処理装置とデータフローを交換する、揮発
性メモリと、不揮発性メモリと、複数のＩ／Ｏサブシス
テムとを有し、前記中央処理装置と前記周辺装置との
間、および前記周辺装置間に動作的に介在されたネット
ワーク・プロセッサを備え、前記ネットワーク・プロセ
ッサは、複数のインターフェース・プロセッサと、命令
を前記インターフェース・プロセッサにとってアクセス
可能に格納する命令メモリと、前記ネットワーク・プロ
セッサを介して、前記周辺装置との間でやり取りするデ
ータを、前記インターフェース・プロセッサにとってア
クセス可能に格納するデータ・メモリと、前記ネットワ
ーク・プロセッサを介して渡されるデータを、前記周辺
装置と交換する複数の入力／出力ポートとを有し、前記
インターフェース・プロセッサによる、前記命令メモリ
にロードされた命令の実行に応答して、前記入力／出力
ポート間のデータ交換と、前記データ・メモリを介して
前記揮発性メモリおよび前記不揮発性メモリとの間でや
り取りされるデータのフローとを指示する際に、前記ネ
ットワーク・プロセッサが前記中央処理装置と共働す
る、コンピュータ・システム。 （２）前記ネットワーク・プロセッサは、半導体基板を
備え、さらに、前記半導体基板上に、前記インターフェ
ース・プロセッサと、前記命令メモリと、前記データ・
メモリと、前記入力／出力ポートとが形成された、上記
（１）に記載のコンピュータ・システム。 （３）前記インターフェース・プロセッサの数は、４個
を超える、上記（１）に記載のコンピュータ・システ
ム。 （４）前記入力／出力ポートのうちの１つは、前記複数
のＩ／Ｏサブシステムのうちの対応する１つとそれぞれ
動作的に接続される、上記（１）に記載のコンピュータ
・システム。 （５）コンピュータ・システム内を転送されるデータの
ビット・ストリームを、ネットワーク・プロセッサを介
して、中央処理装置との間でやり取りするステップと、
前記コンピュータ・システム内を転送されるデータのビ
ット・ストリームを、前記ネットワーク・プロセッサを
介して、前記中央処理装置と動作的に関連する周辺装置
との間でやり取りするステップと、前記ネットワーク・
プロセッサにおいて、前記ビット・ストリームについて
の、仮想メモリ・アドレスおよび物理メモリ・アドレス
を処理して変換するステップとを含む、方法。 （６）前記アドレスを処理するステップは、ビット・ス
トリームを複数のデバイスに送受信するステップを含
む、上記（５）に記載の方法。

【図面の簡単な説明】

【図１】本発明が実施されるコンピュータ・システムを
示す図である。

【図２】図１のコンピュータ・システムの一部を示す概
略図であり、この環境における本発明の実施を示す図で
ある。

【図３】本発明で用いられるネットワーク・プロセッサ
の概略図である。

【図４】本発明で用いられるネットワーク・プロセッサ
の概略図である。

【符号の説明】

１０ 基板 １２ ＥＰＣ １８ ＳＤＭ−ＵＰ ２０，３０ ＳＩＦ ２２ ＤＡＳＬＡ ２４ ＤＡＳＬＢ ３４ ＥＤＳ−ＤＮ ４０ Ｔｒａｆｆｉｃ Ｍｇｔ Ｓｃｈｅｄｕｌｅｒ １００ コンピュータ・システム １１０ 中央処理装置（ＣＰＵ） １２０ 主メモリ １２２ ウェブサーバ・アプリケーション １２４ トランザクション・プロセッサ １２６ マクロファイル １２８ 構成ファイル １３０ 言語プロセッサ １３４ オペレーティング・システム １３６ アプリケーション・プログラム １３８ データ １４０ 大容量ストレージＩ／Ｆ １５０ ネットワークＩ／Ｆ １６０ システム・バス １７０ インターネット １７１ プロセッサ １７２ 揮発性メモリ素子 １７４ 不揮発性メモリ素子 １７５ ネットワーク・インターフェース １７６ ディスプレイ １８０ フロッピーディスク・ドライブ １８６ フロッピーディスク

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム・ジー・ホランド アメリカ合衆国 27511 ノースカロライ ナ州 ケアリー トライデント コート 105 (72)発明者 フランシス・イー・ノエル、ジュニア アメリカ合衆国 27707 ノースカロライ ナ州 ダルハム スワースモア ロード 4021 (72)発明者 チャールズ・ジェイ・サニポリ アメリカ合衆国 27613 ノースカロライ ナ州 ラレイ ギャルウェイ ドライブ 12332 Ｆターム(参考） 5B014 FA04 GA11

Claims (6)

【特許請求の範囲】
1. 【請求項１】中央処理装置と、 前記中央処理装置に動作的に関連する複数の周辺装置と
   を備え、前記複数の周辺装置は、前記中央処理装置によ
   ってデータを処理するために、前記中央処理装置とデー
   タフローを交換する、揮発性メモリと、不揮発性メモリ
   と、複数のＩ／Ｏサブシステムとを有し、 前記中央処理装置と前記周辺装置との間、および前記周
   辺装置間に動作的に介在されたネットワーク・プロセッ
   サを備え、 前記ネットワーク・プロセッサは、 複数のインターフェース・プロセッサと、 命令を前記インターフェース・プロセッサにとってアク
   セス可能に格納する命令メモリと、 前記ネットワーク・プロセッサを介して、前記周辺装置
   との間でやり取りするデータを、前記インターフェース
   ・プロセッサにとってアクセス可能に格納するデータ・
   メモリと、 前記ネットワーク・プロセッサを介して渡されるデータ
   を、前記周辺装置と交換する複数の入力／出力ポートと
   を有し、 前記インターフェース・プロセッサによる、前記命令メ
   モリにロードされた命令の実行に応答して、前記入力／
   出力ポート間のデータ交換と、前記データ・メモリを介
   して前記揮発性メモリおよび前記不揮発性メモリとの間
   でやり取りされるデータのフローとを指示する際に、前
   記ネットワーク・プロセッサが前記中央処理装置と共働
   する、コンピュータ・システム。
2. 【請求項２】前記ネットワーク・プロセッサは、半導体
   基板を備え、さらに、前記半導体基板上に、前記インタ
   ーフェース・プロセッサと、前記命令メモリと、前記デ
   ータ・メモリと、前記入力／出力ポートとが形成され
   た、請求項１に記載のコンピュータ・システム。
3. 【請求項３】前記インターフェース・プロセッサの数
   は、４個を超える、請求項１に記載のコンピュータ・シ
   ステム。
4. 【請求項４】前記入力／出力ポートのうちの１つは、前
   記複数のＩ／Ｏサブシステムのうちの対応する１つとそ
   れぞれ動作的に接続される、請求項１に記載のコンピュ
   ータ・システム。
5. 【請求項５】コンピュータ・システム内を転送されるデ
   ータのビット・ストリームを、ネットワーク・プロセッ
   サを介して、中央処理装置との間でやり取りするステッ
   プと、 前記コンピュータ・システム内を転送されるデータのビ
   ット・ストリームを、前記ネットワーク・プロセッサを
   介して、前記中央処理装置と動作的に関連する周辺装置
   との間でやり取りするステップと、 前記ネットワーク・プロセッサにおいて、前記ビット・
   ストリームについての、仮想メモリ・アドレスおよび物
   理メモリ・アドレスを処理して変換するステップとを含
   む、方法。
6. 【請求項６】前記アドレスを処理するステップは、ビッ
   ト・ストリームを複数のデバイスに送受信するステップ
   を含む、請求項５に記載の方法。