JPH0441393Y2

JPH0441393Y2 -

Info

Publication number: JPH0441393Y2
Application number: JP1985202462U
Authority: JP
Priority date: 1985-12-27
Filing date: 1985-12-27
Publication date: 1992-09-29
Also published as: JPS62112750U

Description

【考案の詳細な説明】＜産業上の利用分野＞本考案は、スタテイツク・カラム・ランダム・
アクセス・メモリを用いてメモリ装置を高速にア
クセスすることのできる、メモリ・アクセス装置
に関するものである。

＜従来の技術＞近年、マイクロプロセツサの発達は著しく、そ
の動作速度は格段に速くなつてきたため、計算機
装置のメモリ装置も従来のダイナミツク・ランダ
ム・アクセス・メモリ（DRAM）を用いていた
のでは、そのマイクロプロセツサの有する能力を
十分に発揮することができなくなつてきた。

そこで、動作速度の速いスタテイツク・ランダ
ム・アクセス・メモリ（SRAM）を使用するこ
とによつてマイクロプロセツサの機能を実現する
ことはできるが、スタテイツクRAMは高価であ
るため、多量に使用することはできない。

また、一方、最近のマイクロコンピユータは、
実行するプログラムの数の増大に伴い、仮想記憶
をサポートするようになつてきたが、この仮想記
憶はプロセツサ部がら与えられる論理アドレスを
物理アドレスに変換し、物理アドレス空間をアク
セスする。また、物理アドレス空間にデータがな
い場合にはデイスク等の補助記憶部からDRAM，
SRAM等の主記憶部へそのつどデータやプログ
ラムを転送する。このため、アドレス変換に時間
がかかり、メモリ・アクセス速度が遅くなり、プ
ロセツサ部の有する機能を活用できなかつた。

＜考案が解決しようとする問題点＞本考案が解決しようとする問題は、マイクロコ
ンピユータが仮想記憶をサポートする際において
メモリ・アクセスを高速に行なえるようにするこ
とであり、高速にメモリ・アクセスを行なうこと
によりプロセツサ部の持つ機能を発揮させること
を目的とする。

＜問題点を解決するための手段＞上記の問題を解決した本考案は、スタテイツ
ク・カラムDRAMを用いて、その内部のペー
ジ・サイズと仮想記憶のページ・サイズを予め同
一に設定し、メモリ・アクセスとアドレス変換を
同時に行ない、このアクセス動作の最後にアクセ
スの有効／無効を確認してメモリ・アクセスを行
なうようにしたものであり、その構成は次の通り
である。

プロセツサ部と、このプロセツサ部からアクセ
スが行なわれ、仮想記憶とページ・サイズが同一
なスタテイツク・カラム・ランダム・アクセス・
メモリと、前記プロセツサ部から論理アドレスの
一部が与えられ、前記スタテイツク・カラム・ラ
ンダム・アクセス・メモリに対する物理アドレス
に変換を行なうアドレス変換器と、前回物理アド
レスをラツチするアドレス・ラツチと、前回物理
アドレスと今回物理アドレスとを比較する比較器
と、この比較器から一致出力がなされた際に前記
スタテイツク・カラム・ランダム・アクセス・メ
モリに対して該当データ出力有効信号を出力する
ランダム・アクセス・メモリ制御器とからなるメ
モリ・アクセス装置である。

＜作用＞本考案のメモリ・アクセス装置は、予め仮想記
憶とスタテイツク・カラムDRAMのページ・サ
イズを同一とし、プロセツサ部から与えられる論
理アドレスの一部を物理アドレスに変換する。そ
のとき、ページ内アドレスは既にメモリ装置に対
してアクセスを開始している。そして、アドレス
変換された物理アドレスは、前回アクセスされた
物理アドレスと比較され、一致した場合は、スタ
テイツク・カラム・ランダム・アクセス・メモリ
に与えているページ内アドレスを有効としてデー
タを出力する。

＜実施例＞第１図に本考案を実施したメモリ・アクセス装
置の回路構成ブロツク図を示す。

この図において、１はアドレス信号ａ、リー
ド・ライト信号Ｒ／、アドレス・ストローブ信
号等のコントロール信号を出力するプロセツ
サ部CPU、２はプロセツサ部１からアクセスが
行なわれるスタテイツク・カラムDRAM、３は
プロセツサ部１から与えられる論理アドレスａの
一部をページ情報を含むスタテイツク・カラム
DRAM２に対する物理アドレスa₁（今回開くペー
ジ・アドレス）に変換し、この物理アドレスa₁が
有効か無効かを表わす信号a₂を出力するアドレス
変換器MMU（Memory Management Unit）、４
は前回アクセスが行なわれた物理アドレスa₁′
（現在開かれているページ・アドレス）を保持す
るアドレス・ラツチ、５はアドレス変換器３の今
回物理アドレスa₁とアドレス・ラツチ４からの前
回物理アドレスa₁′とを比較する比較器、６はス
タテイツク・カラムDRAM２の現在開いている
ページの管理を行ない、アドレス変換器３の有
効／無効出力a₂と比較器５の一致出力ｓによつて
データの入出力バツフア７を制御するランダム・
アクセス・メモリRAM制御器である。また、８
はアドレス変換器３からのアドレス信号a₁をデコ
ードしてこのスタテイツク・カラムDRAM２を
選択するメモリ選択信号ｍを出力するデコーダ、
９はRAM制御器６によつて制御されプロセツサ
部１からのアドレス信号a₃（ページ内アドレス）
とアドレス・ラツチ４からのアドレスa₁′を切り
換えるマルチプレクサである。

尚、スタテイツク・カラムDRAMとは、同一
ページ内においては、ページ内アドレスのみでア
クセス可能なメモリである。

このような構成の本考案のメモリ・アクセス装
置は次のように動作を行なう。

はじめに、プロセツサ部１は、メモリ装置にア
クセスするため、リード・ライト信号Ｒ／、ア
ドレス・ストローブ信号等のコントロール信
号とともにアドレス信号ａを出力する。

このアドレス信号は、第２図に示すように、論
理アドレスａとしてメモリ装置のセグメント番
号、ページ番号、ページ内アドレスa₃等より構成
される。

このアドレス信号ａの内、下位側のページ内ア
ドレスa₃は、予め、仮想記憶のページ単位とスタ
テイツク・カラムDRAM２のページ単位とを同
一に設定してあるので、そのままマルチプレクサ
９を介してスタテイツク・カラムDRAM２に与
えられる。

そして、上位側のセグメント番号、ページ番号
等を含む部分はアドレス変換器３に与えられ、こ
のスタテイツク・カラムDRAM２にアクセスす
るように物理アドレスa₁に変換される。アドレス
変換器３は、この物理アドレスa₁に対応するスタ
テイツク・カラムDRAM２の番地が存在する際
は、RAM制御器６に対して有効出力a₂を行なう
とともに、この物理アドレスa₁をデコーダ８に与
える。デコーダ８はRAM制御器６にメモリ選択
信号ｍを出力する。

ここで、物理アドレスa₁に対応するスタテイツ
ク・カラムDRAM２の番地が存在しない際は、
アドレス変換器３はプロセツサ部１に対してアド
レス・エラー信号を出力する。そして、無効出力
a₂が出力されれば、アクセス動作が中断され、入
出力バツフア７はオフとなる。

また、物理アドレスa₁が有効な場合には、この
物理アドレスa₁は比較器５に与えられ、同時に、
比較器５にはアドレス・ラツチ３にラツチされて
いる前回アクセスが行なわれた物理アドレスa₁′
が与えられる。このとき、比較器５の出力が不一
致の場合、アドレス・ラツチ４はこのとき与えら
れた物理アドレスa₁をラツチする。

また、前回アクセスが行なわれた物理アドレス
a₁′（現在開かれているページ・アドレス）と今
回与えられたアドレス信号a₁（今回開く・ペー
ジ・アドレス）とが一致していれば一致信号ｓを
RAM制御器６に出力する。

一方、RAM制御器６は、アドレス変換器３か
らアドレス有効信号a₂が与えられており、比較器
５から一致信号が与えられた場合には、チツプ・
セレクト信号、ライト・イネーブル信号、
（ロウ・アドレス・ストローブ信号はアクテ
イブである）を出力すると同時に、入出力バツフ
ア７に対してON信号を出力し、入出力バツフア
７はこのON信号により、現在スタテイツク・カ
ラムDRAM２に与えているページ内アドレスa₃
に従つてスタテイツク・カラムDRAM２から該
当するデータＤをプロセツサ部１へ出力する。

また、比較器５より一致信号ｓが出力されなか
つた場合即ち、現在開いているページ・アドレス
と今回開くページ・アドレスが異なる場合には、
RAM制御器６はスタテイツク・カラムDRAM２
に対して改ページ制御を行ない、アクセス動作を
行なう。

このように仮想記憶のページ・サイズとスタテ
イツク・カラムDRAMのページ・サイズを同一
にしたことにより、同一ページ内を指定するアド
レスが与えられた際には、ページ内アドレスのみ
でデータにアクセスすることができ、アドレス変
換を行なつている場合も、同時にメモリ・アクセ
スを開始しており、最後にデータの有効性を確か
めるので、高速にメモリ・アクセスを実現でき
る。

＜考案の効果＞以上述べたように、本考案のメモリ・アクセス
装置は、仮想記憶とスタテイツク・カラム
DRAMのページ・サイズを同一とし、プロセツ
サ部から与えられる論理アドレスの一部を物理ア
ドレスに変換し、一方、ページ内アドレスは既に
メモリ装置に対してアクセスを開始しており、ア
ドレス変換された物理アドレスは、前回アクセス
された物理アドレスと比較され、一致した場合
は、スタテイツク・カラム・ランダム・アクセ
ス・メモリに与えられているページ内アドレスを
有効としてデータを出力する。このため、マイク
ロコンピユータが仮想記憶をサポートする際にお
いてメモリ・アクセスを高速に行なうことがで
き、高速にメモリ・アクセスを行なうことにより
プロセツサの持つ機能を発揮させることができる
という効果を持つ。

【図面の簡単な説明】

第１図は本考案のメモリ・アクセス装置を実施
した回路構成ブロツク図、第２図はプロセツサ部
から与えられる論理アドレスとアドレス変換器に
よつて変換された物理アドレスを表わす図であ
る。１……プロセツサ部、２……スタテイツク・カ
ラムDRAM、３……アドレス変換器、４……ア
ドレス・ラツチ、５……比較器、６……RAM制
御器、７……入出力バツフア、８……デコーダ、
９……マルチプレクサ。

Claims

【実用新案登録請求の範囲】

プロセツサ部と、このプロセツサ部からアクセ
スが行なわれ、仮想記憶とページ・サイズが同一
なスタテイツク・カラム・ランダム・アクセス・
メモリと、前記プロセツサ部から論理アドレスの
一部が与えられ、前記スタテイツク・カラム・ラ
ンダム・アクセス・メモリに対する物理アドレス
に変換を行なうアドレス変換器と、前回物理アド
レスをラツチするアドレス・ラツチと、前回物理
アドレスと今回物理アドレスとを比較する比較器
と、この比較器から一致出力がなされた際に前記
スタテイツク・カラム・ランダム・アクセス・メ
モリに対して該当データ出力有効信号を出力する
ランダム・アクセス・メモリ制御器とからなるメ
モリ・アクセス装置。