JPH0567000A - マイクロプロセツサ - Google Patents

Abstract

(57)【要約】 【構成】通常バスサイクルとアドレス先行出力バスサイ
クルとのいずれであるかを示すアドレス先行出力ビット
ＡＤをＰＴＥ３４１に設定する。アドレス先行出力ビッ
トＡＤの示すアドレス先行出力情報に基ずいて実アドレ
スＡを先行出力して主記憶８をアクセスする。 【効果】マイクロプロセッサ内部でアドレス先行出力を
行なえるようになるので、複雑な外付けハードウエアが
不用になる。デコード等の処理時間がなくなるのでバス
サイクルが遅れることもなくなりシステム全体の処理速
度が向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサに関
し、特にページングによる仮想記憶方式を用いるマイク
ロプロセッサに関する。

【０００２】

【従来の技術】マイクロプロセッサによる情報処理シス
テムにおいては、ページングによる仮想記憶方式を採用
する例が多い。

【０００３】周知のように、本方式では主記憶領域をペ
ージと称される大きさのブロックに分割し、これがロー
ドや再割当の単位となる。これを動かすプログラムも同
じ大きさのページに分割され、ページごとにロードされ
る。

【０００４】あるプログラムが実行指示されると、ま
ず、そのプログラムに関するページテーブルが主記憶領
域等に作られる。ページテーブルはどの仮想アドレス空
間のページが主記憶領域のどのページに割付けられてい
るかを示すためものである。

【０００５】主記憶領域に含まれていない仮想アドレス
空間の領域（ページ）をプロセスが参照した場合に、ハ
ードウェアによる例外を発生させ、この例外の処理とし
て要求されたページをディスク等の補助記憶装置から主
記憶領域にロードし、ページテーブルを設定した後に命
令の再実行を開始する。

【０００６】ページテーブルに記憶される情報は、その
ページが主記憶領域にあるか仮想記憶領域にあるかを示
す状態ビットをはじめ、そのページがＩ／Ｏにマッピン
グされていることを示す情報、メモリ保護情報、仮想ア
ドレスに対応する実アドレス等が管理されている。

【０００７】ページテーブルは、プログラムのページと
ハードウェアのページの対応表で仮想アドレスから実ア
ドレスの変換のためにハードウェアによって用いられ
る。このためのハードウェアの一例がアドレス変換バッ
ファ（以下ＴＬＢという）を備えたアドレス変換機構で
ある。

【０００８】従来のページングによる仮想記憶方式を用
いたマイクロプロセッサの一例として日本電気株式会社
の３２ビットマイクロプロセッサμＰＤ７０８３２（以
下Ｖ８０とする）について説明する。

【０００９】Ｖ８０の仮想アドレス空間は４Ｇバイトあ
り、これを１Ｇバイトずつの４つのセクションに分割さ
れる。各セクションはさらに１Ｍバイトずつの１０２４
のエリアに分割される。各エリアはさらに４Ｋバイトず
つの２５６のページに分割される。

【００１０】Ｖ８０のアドレス変換は、エリアテーブル
レジスタペア（以下ＡＴＲ）とエリアテーブルとページ
テーブルの情報を参照して行なわれる。

【００１１】ＡＴＲは、４つのセクションのそれぞれに
対応して４組あり、エリアテーブルの主記憶中のベース
アドレスとその長さの情報を保持している。また、対応
するセクション自信が定義されているかどうかも示す。

【００１２】エリアテーブルは、４つのセクションのそ
れぞれごとに１枚ずつ存在するテーブルである。各々の
エントリ（記述子）をエリアテーブルエントリ（以下Ａ
ＴＥ）と呼ぶ。

【００１３】ページテーブルは、エリアごとに１枚ずつ
存在するテーブルである。その主記憶上でのベースアド
レスは、そのエリアに対応するＡＴＥにより指されてい
る。それぞれのエントリをページテーブルエントリ（以
下ＰＴＥ）と呼ぶ。

【００１４】図３は従来のマイクロプロセッサの一例を
示すブロック図である。従来のマイクロプロセッサは、
図３に示すように、命令を実行する命令実行ユニット１
と、デコードされた命令により仮想アドレスを計算する
実行アドレス生成ユニット２と、仮想アドレスから実ア
ドレスに変換するアドレス変換バッファ（ＴＬＢ）３６
を有するメモリ管理ユニット４と、命令をデコードする
命令デコードユニット５と、アドレスバス９を制御する
アクセスコントロールユニット６と、データコントロー
ルユニット７と、アドレスバス９と、データバス１０
と、内部データバス１１と、内部実アドレスバス１２
と、内部仮想アドレスバス１３とを備えて構成され、外
部に主記憶８と、デコード回路１５とを有してマイクロ
プロセッサシステムを構成していた。

【００１５】次に、従来のマイクロプロセッサの動作に
ついて説明する。

【００１６】まず、主記憶８から取込まれた命令に従っ
て、命令デコードユニット５により命令がデコードされ
る。次に、実行アドレス生成ユニット２で計算された仮
想アドレスが、内部仮想アドレスバス１３を介してメモ
リ管理ユニット４に与えられる。メモリ管理ユニット４
は、仮想アドレスを実アドレスに変換する。この実アド
レスを内部実アドレスバス１２を経由してアクセスコン
トロールユニット６に転送する。アクセスコントロール
ユニット６は、実アドレスを受取ると、アドレスバス９
と制御信号Ｃを制御して、主記憶８へのアクセスを行な
う。

【００１７】図４は、図３のメモリ管理ユニット４の動
作の概要を示す図である。図３の内部仮想アドレスバス
１３を経由して送られてくる３２ビットの仮想アドレス
３１は、上位ビット側から２ビットのセクションＩＤ・
ＩＤＳと、１０ビットのエリアＩＤ・ＩＤＡと、８ビッ
トのページＩＤ・ＩＤＰと、１２ビットのページ内オフ
セットＰＯから構成されている。

【００１８】まず、セクションＩＤ・ＩＤＳにより、プ
ロセッサ内のエリアテーブルレジスタペア（ＡＴＲ）３
２から対応するレジスタが選択される。次に、ＡＴＲ３
２内のエリアテーブルベースアドレスＡＴＡでエリアテ
ーブル３３を指定し、この指定されたエリアテーブル３
３の中から、エリアＩＤ・ＩＤＡが指定してエリアテー
ブルエントリ（ＡＴＥ）３３１が選択される。次に、Ａ
ＴＥ３３１内のページテーブルベースアドレスＰＴＡで
ページテーブル４４を指定し、この指定されたページテ
ーブル４４の中から、ページＩＤ・ＩＤＰが指定してペ
ージテーブルエントリ（ＰＴＥ）４４１が選択される。
最後に、ＰＴＥ４４１内の実ページ番号ＲＰＮでページ
３５１を指定し、この指定されたページ３５１の中から
ページ内オフセットＰＯの分を加えたものが変換された
実アドレス３５となる。

【００１９】実アドレス３５は、図２の内部実アドレス
バス１２を経由してアクセスコントロールユニット６に
転送される。

【００２０】また、メモリ管理ユニット４は、前述のよ
うに、仮想アドレスから実アドレスへの変換結果を格納
しておき、高速にアドレス変換を行なうためのハードウ
エアであるアドレス変換バッファ（ＴＬＢ）４を備えて
いる。上述のように仮想アドレスから実アドレスへの変
換が実行されると、その変換結果はＴＬＢ４に格納され
る。

【００２１】図５は、ＰＴＥ４４１の構成を示す図であ
る。ＰＴＥ４４１は、ビット１２〜３１の実ページ番号
フィールドＲＰＮと、ビット５の未定義のＲＦＵフィー
ルドＲＦＵと、ＰＴＥ３４１が有効か否かを示すビット
０の有効ビットＶと、ユーザビットＵ等その他の仮想記
憶情報から構成されている。

【００２２】次に、アドレス先行出力機構について説明
する。

【００２３】通常のバスサイクルは、ウエイトがない場
合にはアドレスの出力から２クロック後にデータのサン
プリングを行なう。これに対し、アドレス先行出力機構
は、同様にウエイトがない条件でアドレスの出力から実
際のデータアクセスまで３クロックの余裕を持ちなが
ら、バスサイクルを２クロックで終結させる機能を有す
る。

【００２４】図６は、通常のバスサイクルのタイムチャ
ートを示す。

【００２５】図６の通常のバスサイクルでは、クロック
ＣＫ１でバスサイクルの開始でアドレスＡの出力と同時
に信号ＢＣをアクティブにする。次のクロックＣＫ２で
信号ＤＡをアクティブにする。その次のクロックＣＫ３
の立上がりで信号ＲＹがアクティブであるならば、アド
レスＡの出力から２クロックでデータＤをサンプリング
する。

【００２６】この方法では、データＤのサンプリングま
でアドレスＡを保持しているため、スタティックＲＡＭ
（以下ＳＲＡＭ）に対するアクセスでは、このバスサイ
クルを使用する。

【００２７】図７は、アドレス先行出力機構によるアド
レス先行出力のバスサイクルのタイムチャートを示す。

【００２８】図７のアドレス先行出力のバスサイクルで
は、バスサイクルの開始の半クロック前に、アドレス先
行出力要求信号ＡＤＲをサンプリングする。このときア
ドレス先行出力要求信号ＡＤＲがアクティブであれば、
クロックＣＫ１でバスサイクを開始する。すなわち、ア
ドレスＡの出力と同時に信号ＢＣをアクティブとする。
そして、クロックＣＫ３で信号ＤＡをアクティブにした
後、その次のクロックＣＫ４の立上がりで信号ＲＹがア
クティブであるならば、アドレスＡの出力から３クロッ
クでデータＤをサンプリングする。

【００２９】この方法では、アドレスを出力し、そのア
ドレスに対応するデータをサンプリングするときには既
に次のデータに切替わっているため、ダイナミックＲＡ
Ｍ（以下ＤＲＡＭ）に対するアクセスでこのアドレス先
行出力のバスサイクルを使用することにより、ウエイト
を挿入することなく通常のバスサイクルより１クロック
の余裕を持ってデータをアクセスすることができる。

【００３０】図３における主記憶８として用いられる記
憶素子としてはＳＲＡＭとＤＲＡＭとがある。周知のよ
うに、ＳＲＡＭは集積度が低いがマイクロプロセッサの
処理速度に対し動作速度が十分速い。しかし、ＤＲＡＭ
は集積度が高いがマイクロプロセッサの処理速度に対し
動作速度が遅く、ウエイトなしでは対応できない。

【００３１】図３において、主記憶８がＳＲＡＭとＤＲ
ＡＭとが混在して構成されている場合には、デコード回
路１５を設け、プログラムがＳＲＡＭの領域のときは通
常のバスサイクルで動作し、プログラムがＤＲＡＭの領
域に入ったときこれを検出してアドレス先行処理要求ア
ドレス先行出力要求信号ＡＤＲをアクティブにすること
によりアドレス先行出力のバスサイクルに切替える。以
上のようにして、マイクロプロセッサシステム全体の処
理速度を向上できるというものであった。

【００３２】

【発明が解決しようとする課題】上述した従来のマイク
ロプロセッサは、バスサイクルの開始以前にアドレスを
先行出力させるかどうかの判断をする必要があるため、
マイクロプロセッサが出力するアドレスをデコードしプ
ログラムがＤＲＡＭの領域に入ったことを検出するため
のデコード回路等の外付けハードウエアを必要とすると
いう欠点があった。また、このデコードに時間がかかる
ため、バスサイクルが遅れる原因となるという欠点があ
った。

【００３３】

【課題を解決するための手段】本発明のマイクロプロセ
ッサは、ページングによる仮想記憶方式を用い、主記憶
装置上のページテーブルにより仮想アドレスから実アド
レスへのアドレス変換を行なうアドレス変換バッファを
有するアドレス変換機構とバスコントロール機構とを備
えるマイクロプロセッサにおいて、前記ページテーブル
のエントリで指定されるページが通常バスサイクルとア
ドレス先行出力バスサイクルとのいずれであるかを示す
アドレス先行出力情報であるアドレス先行出力ビットを
前記ページテーブルのエントリに設定し、前記ページを
アクセスするときは前記バスコントロール機構に対し前
記アドレス先行出力ビットの示すアドレス先行出力情報
に基ずいて前記実アドレスを先行出力して前記主記憶装
置をアクセスすることを特徴とするものである。

【００３４】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００３５】図１は本発明のマイクロプロセッサの一実
施例を示すブロック図である。

【００３６】本実施例のマイクロプロセッサは、図１に
示すように、従来と同様の命令を実行する命令実行ユニ
ット１と、デコードされた命令により仮想アドレスを計
算する実行アドレス生成ユニット２と、仮想アドレスか
ら実アドレスに変換するアドレス変換バッファ（ＴＬ
Ｂ）３６を有するメモリ管理ユニット３と、命令をデコ
ードする命令デコードユニット５と、アドレスバス９を
制御するアクセスコントロールユニット６と、データコ
ントロールユニット７と、アドレスバス９と、データバ
ス１０と、内部データバス１１と、内部実アドレスバス
１２と、内部仮想アドレスバス１３とに加えて、レジス
タ１４と、インバータＩ１とを備えて構成され、外部に
主記憶８を有してマイクロプロセッサシステムを構成し
ている。

【００３７】図２は、本実施例の図４に示したメモリ管
理ユニット３のページテーブルエントリ（ＰＴＥ）３４
１の構成を示す図である。ＰＴＥ３４１は、ビット１２
〜３１の実ページ番号フィールドＲＰＮと、ビット５の
ＰＴＥ３４１で指定されるページが通常バスサイクルと
アドレス先行出力バスサイクルとのいずれであるかを示
すアドレス先行出力ビットＡＤと、ＰＴＥ３４１が有効
か否かを示すビット０の有効ビットＶと、ユーザビット
Ｕ等その他の仮想記憶情報から構成されている。ここ
で、従来例にて未定義のＲＦＵフィールドであったビッ
ト５をアドレス先行出力ビットＡＤに充当している。ア
ドレス先行出力ビットＡＤは、’０’のときは通常のバ
スサイクルモードを、’１’のときはアドレス先行出力
バスサイクルモードをそれぞれ指定する。

【００３８】次に、本実施例の動作について説明する。

【００３９】ここで、図１に示す構成要素はレジスタ１
４とインバータＩ１以外は図３に示す従来例と同一であ
り、全般的な動作についても同一であるので、本発明に
直接間連するもの以外は冗長とならないよう説明を省略
する。

【００４０】また、図４は図３におけるメモリ管理ユニ
ット４をメモリ管理ユニット３に読代えることにより、
図１のメモリ管理ユニット３の動作の概要を示す図であ
る。ここでＰＴＥ４４１をＰＴＥ３４１と読代えること
により、前述の従来例の動作と同一となるので、本発明
に直接間連するもの以外は冗長とならないよう説明を省
略する。

【００４１】図１において、まず、主記憶８から取込ま
れた命令に従って、命令デコードユニット５により命令
がデコードされる。次に、実行アドレス生成ユニット２
で計算された仮想アドレスが、内部仮想アドレスバス１
３を介してメモリ管理ユニット３に与えられる。メモリ
管理ユニット３は、ＴＬＢ３６にアドレス変換情報が緩
衝記憶（キャッシュ）される。ＴＬＢ３６にキャッシュ
されたＰＴＥ３４１のアドレス先行出力ビットＡＤをイ
ンバータＩ１で反転してレジスタ１４に格納する。そし
てレジスタ１４から出力したアドレス先行出力ビットＡ
Ｄをアクセスコントロールユニット６のアドレス先行出
力要求信号ＡＤＲとして入力しこれを制御する。アドレ
ス先行出力ビットＡＤが’０’の場合は、アドレス先行
出力要求信号ＡＤＲは″Ｈ″レベルとなり、アドレス先
行出力を行なわない、すなわち、通常のバスサイクルモ
ードとなる。アドレス先行出力ビットＡＤが’１’の場
合は、アドレス先行出力要求信号ＡＤＲは″Ｌ″レベル
となり、アドレス先行出力のバスサイクルモードにて、
主記憶８へのアクセスを行なう。

【００４２】

【発明の効果】以上説明したように、本発明のマイクロ
プロセッサは、通常バスサイクルとアドレス先行出力バ
スサイクルとのいずれであるかを示すアドレス先行出力
ビットをページテーブルエントリに設定し、アドレス先
行出力ビットの示すアドレス先行出力情報に基ずいて実
アドレスを先行出力して主記憶装置をアクセスすること
により、マイクロプロセッサ内部でアドレス先行出力を
行なえるようになるので、複雑な外付けハードウエアが
不用になるという効果がある。また、デコード等の処理
時間がなくなるので、バスサイクルが遅れることもなく
なりシステム全体の処理速度が向上するという効果があ
る。

【図面の簡単な説明】

【図１】本発明のマイクロプロセッサの一実施例を示す
ブロック図である。

【図２】本実施例のメモリ管理ユニットのページテーブ
ルエントリ（ＰＴＥ）の構成を示す図である。

【図３】従来のマイクロプロセッサの一例を示すブロッ
ク図である。

【図４】メモリ管理ユニットの動作の概要を説明する図
である。

【図５】従来のＰＴＥの構成を示す図である。

【図６】通常のバスサイクルにおける動作を示すタイム
チャートである。

【図７】アドレス先行出力のバスサイクルにおける動作
を示すタイムチャートである。

【符号の説明】

１ 命令実行ユニット ２ 実行アドレス生成ユニット ３，４ メモリ管理ユニット ５ 命令デコードユニット ６ アクセスコントロールユニット ７ データコントロールユニット ８ 主記憶 ９ アドレスバス １０ データバス １１ 内部データバス １２ 内部実アドレスバス １３ 内部仮想アドレスバス １４ レジスタ １５ デコード回路 ３１ 仮想アドレス ３２ ＡＴＲ ３３ エリアテーブル ３４，４４ ページテーブル ３５ 実アドレス ３６ ＴＬＢ ３３１ ＡＴＥ ３４１，４４１ ＰＴＥ Ｉ１ インバータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ページングによる仮想記憶方式を用い、
   主記憶装置上のページテーブルにより仮想アドレスから
   実アドレスへのアドレス変換を行なうアドレス変換バッ
   ファを有するアドレス変換機構とバスコントロール機構
   とを備えるマイクロプロセッサにおいて、 前記ページテーブルのエントリで指定されるページが通
   常バスサイクルとアドレス先行出力バスサイクルとのい
   ずれであるかを示すアドレス先行出力情報であるアドレ
   ス先行出力ビットを前記ページテーブルのエントリに設
   定し、 前記ページをアクセスするときは前記バスコントロール
   機構に対し前記アドレス先行出力ビットの示すアドレス
   先行出力情報に基ずいて前記実アドレスを先行出力して
   前記主記憶装置をアクセスすることを特徴とするマイク
   ロプロセッサ。