JP3457644B2 - データ処理装置およびデータ処理システム - Google Patents
データ処理装置およびデータ処理システムInfo
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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Description
【発明の詳細な説明】
技術分野
本発明はマイクロプロセッサやマイクロコンピュータ
等のデータ処理装置に関するものであり、特に、接続す
る外部デバイスを効率よく制御するデータ処理装置に関
する。
等のデータ処理装置に関するものであり、特に、接続す
る外部デバイスを効率よく制御するデータ処理装置に関
する。
背景技術
マイクロプロセッサ等のデータ処理装置においては、
周波数の向上により性能の向上を目指しているが、現実
にはデータ処理装置を繋ぐシステムバスの周波数の向上
が追いつかないため思うように性能が向上していないの
が現状である。またシステムバスに繋がる各種外部デバ
イスの種類も多種多様になってきているため制御が複雑
になり、これも性能が向上しない理由の１つとなってい
る。
周波数の向上により性能の向上を目指しているが、現実
にはデータ処理装置を繋ぐシステムバスの周波数の向上
が追いつかないため思うように性能が向上していないの
が現状である。またシステムバスに繋がる各種外部デバ
イスの種類も多種多様になってきているため制御が複雑
になり、これも性能が向上しない理由の１つとなってい
る。
このシステムバスに繋がる外部デバイスインタフェー
スの１つとして、昨今注目されている物としてPCMCIAイ
ンタフェースが挙げられる。ここで、PCMCIAとは、ＩＣ
メモリカードの標準化団体であるPCMCIA(PC Memory Car
d International Association ）により、標準化された
ＩＣメモリカードなどのインタフェース仕様であり、モ
デムやＬＡＮなどの入出力仕様にも適用されている。
スの１つとして、昨今注目されている物としてPCMCIAイ
ンタフェースが挙げられる。ここで、PCMCIAとは、ＩＣ
メモリカードの標準化団体であるPCMCIA(PC Memory Car
d International Association ）により、標準化された
ＩＣメモリカードなどのインタフェース仕様であり、モ
デムやＬＡＮなどの入出力仕様にも適用されている。
PCMCIAにおいては、小さな領域ごとにウェイトやバス
幅の設定がダイナミックに変更可能であるため、システ
ムに最適な構成を取りやすい。ただし、従来のデータ処
理装置においては、PCMCIAのウェイトやバス幅の設定を
ダイナミックに切り替えられる機能に十分に対応し切れ
ていないのが実状である。
幅の設定がダイナミックに変更可能であるため、システ
ムに最適な構成を取りやすい。ただし、従来のデータ処
理装置においては、PCMCIAのウェイトやバス幅の設定を
ダイナミックに切り替えられる機能に十分に対応し切れ
ていないのが実状である。
一方、従来高性能なマイクロプロセッサにおいては、
外部デバイスをアクセスする仮想アドレスをアドレス変
換バッファ（TLB）を用いて外部メモリアドレスに変換
する技術が採用されている。TLBはこのアドレス変換情
報を使って外部メモリアドレスを生成するだけでなく、
アクセス権の判定をしたり、内蔵するキャッシュメモリ
のキャッシュアクセスモードを選択することもある。ア
クセス権とは、データ処理装置に内蔵されたモードレジ
スタにより決定された内部モードによりロード・ストア
別に許可するアクセスを規定するものであり、このアク
セス権に違反するアクセスを起こすとデータ処理装置は
例外を発生させる。キャッシュのアクセスモードにはラ
イトスルーアクセスやコピーバックアクセスなどの種類
があり、このアクセスモードをアドレス変換の際に使用
するTLBごとに切り替える方法である。従来のデータ処
理装置におけるTLBは、このようにアドレス変換を行
い、またアドレス変換の際にデータ処理装置内の制御を
行うものであるが、データ処理装置と接続される外部デ
バイスの制御を考慮したTLBを採用することは、従来は
全く意識すらされていなかった。
外部デバイスをアクセスする仮想アドレスをアドレス変
換バッファ（TLB）を用いて外部メモリアドレスに変換
する技術が採用されている。TLBはこのアドレス変換情
報を使って外部メモリアドレスを生成するだけでなく、
アクセス権の判定をしたり、内蔵するキャッシュメモリ
のキャッシュアクセスモードを選択することもある。ア
クセス権とは、データ処理装置に内蔵されたモードレジ
スタにより決定された内部モードによりロード・ストア
別に許可するアクセスを規定するものであり、このアク
セス権に違反するアクセスを起こすとデータ処理装置は
例外を発生させる。キャッシュのアクセスモードにはラ
イトスルーアクセスやコピーバックアクセスなどの種類
があり、このアクセスモードをアドレス変換の際に使用
するTLBごとに切り替える方法である。従来のデータ処
理装置におけるTLBは、このようにアドレス変換を行
い、またアドレス変換の際にデータ処理装置内の制御を
行うものであるが、データ処理装置と接続される外部デ
バイスの制御を考慮したTLBを採用することは、従来は
全く意識すらされていなかった。
上述のように、従来のデータ処理装置においては、デ
ータ処理装置にシステムバスを介してPCMCIA等のインタ
フェースを有する外部デバイスを接続する場合において
も、PCMCIAへのアクセスにおけるバス幅やウェイトは固
定的に扱うことしかできず、PCMCIAのウェイトやバス幅
の設定をダイナミックに切り替えられる機能に十分に対
応できないという問題があった。PCMCIAへのアクセスに
おけるバス幅やウェイトなどの制御情報を、たとえデー
タ処理装置内の制御レジスタ等に保持する構成をとった
としても、これらのバス幅やウェイトなどの設定を変更
する必要が生じた場合は、その都度制御レジスタなどの
設定を変更する必要が生じる。これではいくつかの設定
を同時に使用したい場合に性能が向上しない。
ータ処理装置にシステムバスを介してPCMCIA等のインタ
フェースを有する外部デバイスを接続する場合において
も、PCMCIAへのアクセスにおけるバス幅やウェイトは固
定的に扱うことしかできず、PCMCIAのウェイトやバス幅
の設定をダイナミックに切り替えられる機能に十分に対
応できないという問題があった。PCMCIAへのアクセスに
おけるバス幅やウェイトなどの制御情報を、たとえデー
タ処理装置内の制御レジスタ等に保持する構成をとった
としても、これらのバス幅やウェイトなどの設定を変更
する必要が生じた場合は、その都度制御レジスタなどの
設定を変更する必要が生じる。これではいくつかの設定
を同時に使用したい場合に性能が向上しない。
本発明の目的は、アクセス方法をダイナミックに変更
できるPCMCIA等のインタフェースを有する外部デバイス
に対して、実動作中にこの変更機能を容易に使用するこ
とを可能とするデータ処理装置およびデータ処理システ
ムを提供することである。
できるPCMCIA等のインタフェースを有する外部デバイス
に対して、実動作中にこの変更機能を容易に使用するこ
とを可能とするデータ処理装置およびデータ処理システ
ムを提供することである。
本発明の前記並びにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明からになるであろ
う。
明細書の記述および添付図面から明からになるであろ
う。
発明の開示
（手段）
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば以下の通りである。
要を簡単に説明すれば以下の通りである。
すなわち、上記目的を達成するために、本願発明は、
データ処理装置内に設けられたTLBに、PCMCIAなどのイ
ンタフェースを有する外部デバイスのアクセス方法等を
指定する外部デバイス制御情報をアドレス変換情報ごと
に格納しておき、外部デバイスのアクセスに用いる論理
アドレスをTLBを介して変換する際に、当該制御情報をT
LBから取り出せるようにする。制御情報は仮想アドレス
を変換する際にTLBから同時に読み出される。仮想アド
レスをTLBを用いて変換しない場合は、内蔵レジスタ等
に保持されている外部デバイス制御のための既定値を用
いる回路を内蔵する。
データ処理装置内に設けられたTLBに、PCMCIAなどのイ
ンタフェースを有する外部デバイスのアクセス方法等を
指定する外部デバイス制御情報をアドレス変換情報ごと
に格納しておき、外部デバイスのアクセスに用いる論理
アドレスをTLBを介して変換する際に、当該制御情報をT
LBから取り出せるようにする。制御情報は仮想アドレス
を変換する際にTLBから同時に読み出される。仮想アド
レスをTLBを用いて変換しない場合は、内蔵レジスタ等
に保持されている外部デバイス制御のための既定値を用
いる回路を内蔵する。
（効果）
本発明によれば、PCMCIAなどのインタフェースを有する
外部デバイスをアクセスする方法をTLBのアドレス変換
情報の一部として、登録しておくことにより、TLBを介
して、アドレス変換を行う際に、仮想アドレスから物理
アドレスに変換されたページ単位毎に外部デバイスのア
クセス方法を指定した情報を用いることが可能となる。
また仮想アドレスからTLBのアドレス変換情報を用い
て、アドレス変換を行わない場合でも内蔵レジスタの既
定値を使用することで、外部デバイスのアクセス方法を
指定可能となる。
外部デバイスをアクセスする方法をTLBのアドレス変換
情報の一部として、登録しておくことにより、TLBを介
して、アドレス変換を行う際に、仮想アドレスから物理
アドレスに変換されたページ単位毎に外部デバイスのア
クセス方法を指定した情報を用いることが可能となる。
また仮想アドレスからTLBのアドレス変換情報を用い
て、アドレス変換を行わない場合でも内蔵レジスタの既
定値を使用することで、外部デバイスのアクセス方法を
指定可能となる。
図面の簡単な説明
第１図は、本発明の一実施例であるデータ処理装置と
外部デバイスを接続したデータ処理装置の構成を表す図
である。第２図は、本発明の一実施例であるデータ処理
装置に設けられた命令TLBの構成の例を表す図である。
第３図は、本発明の一実施例であるデータ処理装置に設
けられたデータTLBの構成の例を表す図である。第４図
は、本発明の一実施例であるデータ処理装置に設けられ
た外部バスコントローラの構成の例を表す図である。第
５図は、本発明の一実施例であるデータ処理装置に設け
られた外部バスコントローラの構成の例を表す図であ
る。第６図は、PCMCIAアクセスの処理フローを示す図で
ある。それぞれの図面で使用されている符号は次の通り
である。第７図は、本発明の一実施例である第１図のPC
MCIAインタフェースにICメモリカードを接続させた図で
ある。尚、図面に記載された番号は以下に対応する。１
００…データ処理装置、１０１…CPU、１０２…命令TL
B、１０３…命令キャッシュ、１０４…データTLB、１０
５…データキャッシュ、１０６…外部バスコントロー
ラ、１０７…ROM、１０８…SRAM、１０９…PCMCIA、１
１０…SDRAM、１３７…命令LTB変換情報／データTLB変
換情報セレクタ、２００…命令TLBアドレス変換バッフ
ァ、２０１…命令TLB比較器、２０２…命令TLBアドレス
生成回路、２０３…命令TLB仮想アドレス／物理アドレ
スセレクタ、２０４…命令TLBアドレスデコーダ、２０
５…命令TLB制御情報セレクタ、２０６…命令TLB制御情
報格納レジスタ、３００…データTLBアドレス変換バッ
ファ、３０１…データTLB比較器、３０２…データTLBア
ドレス生成回路、３０３…データTLB仮想アドレス／物
理アドレスセレクタ、３０４…データTLBアドレスデコ
ーダ３０５…データTLB制御情報セレクタ、３０６…デ
ータTLB制御情報格納レジス、４００…タイミングコン
トロール制御回路、４０１…バス幅・メモリ属性判定回
路、５００…タイミングコントロール制御情報格納レジ
スタ、５０１…タイミングコントロール制御情報格納レ
ジスタ。
外部デバイスを接続したデータ処理装置の構成を表す図
である。第２図は、本発明の一実施例であるデータ処理
装置に設けられた命令TLBの構成の例を表す図である。
第３図は、本発明の一実施例であるデータ処理装置に設
けられたデータTLBの構成の例を表す図である。第４図
は、本発明の一実施例であるデータ処理装置に設けられ
た外部バスコントローラの構成の例を表す図である。第
５図は、本発明の一実施例であるデータ処理装置に設け
られた外部バスコントローラの構成の例を表す図であ
る。第６図は、PCMCIAアクセスの処理フローを示す図で
ある。それぞれの図面で使用されている符号は次の通り
である。第７図は、本発明の一実施例である第１図のPC
MCIAインタフェースにICメモリカードを接続させた図で
ある。尚、図面に記載された番号は以下に対応する。１
００…データ処理装置、１０１…CPU、１０２…命令TL
B、１０３…命令キャッシュ、１０４…データTLB、１０
５…データキャッシュ、１０６…外部バスコントロー
ラ、１０７…ROM、１０８…SRAM、１０９…PCMCIA、１
１０…SDRAM、１３７…命令LTB変換情報／データTLB変
換情報セレクタ、２００…命令TLBアドレス変換バッフ
ァ、２０１…命令TLB比較器、２０２…命令TLBアドレス
生成回路、２０３…命令TLB仮想アドレス／物理アドレ
スセレクタ、２０４…命令TLBアドレスデコーダ、２０
５…命令TLB制御情報セレクタ、２０６…命令TLB制御情
報格納レジスタ、３００…データTLBアドレス変換バッ
ファ、３０１…データTLB比較器、３０２…データTLBア
ドレス生成回路、３０３…データTLB仮想アドレス／物
理アドレスセレクタ、３０４…データTLBアドレスデコ
ーダ３０５…データTLB制御情報セレクタ、３０６…デ
ータTLB制御情報格納レジス、４００…タイミングコン
トロール制御回路、４０１…バス幅・メモリ属性判定回
路、５００…タイミングコントロール制御情報格納レジ
スタ、５０１…タイミングコントロール制御情報格納レ
ジスタ。
発明を実施するための最良の形態
第１図に、本発明の一実施例であるデータ処理装置が
システムバスを介して外部デバイスと接続されているデ
ータ処理システムの構成を示す。
システムバスを介して外部デバイスと接続されているデ
ータ処理システムの構成を示す。
データ処理装置（１００）は、主にCPU（１０１）と
命令TLB（１０２）、命令キャッシュ（１０３）、デー
タTLB（１０４）、データキャッシュ（１０５）、外部
バスコントローラ（１０６）から構成され、データ処理
装置（１００）は、システムバスを介して、外部デバイ
スとして、ROM（１０７）、SRAM（１０８）、PCMCIA
（１０９）、SDRAM（１１０）が接続されている。
命令TLB（１０２）、命令キャッシュ（１０３）、デー
タTLB（１０４）、データキャッシュ（１０５）、外部
バスコントローラ（１０６）から構成され、データ処理
装置（１００）は、システムバスを介して、外部デバイ
スとして、ROM（１０７）、SRAM（１０８）、PCMCIA
（１０９）、SDRAM（１１０）が接続されている。
ここで、データ処理装置（１００）に接続される外部
デバイスは、特にこれらに限定されるものではない。第
１図では、主として本発明に関わる機能のみを図に示し
てある。
デバイスは、特にこれらに限定されるものではない。第
１図では、主として本発明に関わる機能のみを図に示し
てある。
命令キャッシュ（１０３）と命令TLB（１０２）は、
中央演算装置CPU（１０１）から命令フェッチ要求を受
ける。命令フェッチ要求を受けた、命令TLB（１０２）
は、CPU（１０１）から信号線（１２０）に出力された
命令フェッチアドレスを受け取り、アドレス変換を行
い、信号線（１２２）を介して、その変換されたアドレ
スを命令キャッシュ（１０３）に送る。それと同時にPC
MCIA（１０９）への制御情報も信号線（１２４、１２
５）から出力され、セレクタ（１３７）でセレクトされ
て、信号線（１３８、１３９）を介して外部バスコント
ローラ（１０６）へ送られる。
中央演算装置CPU（１０１）から命令フェッチ要求を受
ける。命令フェッチ要求を受けた、命令TLB（１０２）
は、CPU（１０１）から信号線（１２０）に出力された
命令フェッチアドレスを受け取り、アドレス変換を行
い、信号線（１２２）を介して、その変換されたアドレ
スを命令キャッシュ（１０３）に送る。それと同時にPC
MCIA（１０９）への制御情報も信号線（１２４、１２
５）から出力され、セレクタ（１３７）でセレクトされ
て、信号線（１３８、１３９）を介して外部バスコント
ローラ（１０６）へ送られる。
ここで、信号線（１２４）は、PCMCIAアクセスのため
のタイミングコントロール信号、信号線（１２５）は、
PCMCIAアクセスのためのメモリ属性情報とするが、特に
PCMCIAアクセスのための制御情報、またはその他の外部
デバイスのアクセス方法を指定する情報であれば、これ
らに限定しない。
のタイミングコントロール信号、信号線（１２５）は、
PCMCIAアクセスのためのメモリ属性情報とするが、特に
PCMCIAアクセスのための制御情報、またはその他の外部
デバイスのアクセス方法を指定する情報であれば、これ
らに限定しない。
命令TLB（１０２）がアドレス変換を失敗したとき
は、信号線（１２１）を介して、例外信号をCPU（１０
１）へ送る。
は、信号線（１２１）を介して、例外信号をCPU（１０
１）へ送る。
命令キャッシュ（１０３）は、命令TLB（１０２）に
より変換されたアドレスを信号線（１２２）を介して受
け取り、そのアドレスを用いて、キャッシュメモリから
命令コードを読み出し、信号線（１２３）を介して、そ
の命令コードをCPU（１０１）へ返す。
より変換されたアドレスを信号線（１２２）を介して受
け取り、そのアドレスを用いて、キャッシュメモリから
命令コードを読み出し、信号線（１２３）を介して、そ
の命令コードをCPU（１０１）へ返す。
キャッシュメモリ内に命令が存在しない場合は、外部
デバイスから命令を読み出す必要が生じる。この場合、
命令TLB（１０２）により変換されたアドレスを信号線
（１２６）に乗せ、アドレスはアドレスバスを介して外
部バスコントローラ（１０６）へ送られる。
デバイスから命令を読み出す必要が生じる。この場合、
命令TLB（１０２）により変換されたアドレスを信号線
（１２６）に乗せ、アドレスはアドレスバスを介して外
部バスコントローラ（１０６）へ送られる。
このアドレスを受け取った外部バスコントローラ（１
０６）は、そのアドレスが、PCMCIA（１０９）へのアク
セスである場合、信号線（１３８、１３９）のPCMCIAの
制御情報を用いて、PCMCIA（１０９）のアクセス方法を
判別して、PCMCIAをアクセスし、キャッシュメモリへ命
令を返す。その他の外部メモリとして図に示すROM（１
０７）、SRAM（１０８）、SDRAM（１１０）何れかのア
クセスの場合は、その外部メモリからシステムバスを介
して命令を読み取り、信号線（１２７）に乗せ、その命
令をキャッシュメモリへ返す。
０６）は、そのアドレスが、PCMCIA（１０９）へのアク
セスである場合、信号線（１３８、１３９）のPCMCIAの
制御情報を用いて、PCMCIA（１０９）のアクセス方法を
判別して、PCMCIAをアクセスし、キャッシュメモリへ命
令を返す。その他の外部メモリとして図に示すROM（１
０７）、SRAM（１０８）、SDRAM（１１０）何れかのア
クセスの場合は、その外部メモリからシステムバスを介
して命令を読み取り、信号線（１２７）に乗せ、その命
令をキャッシュメモリへ返す。
命令コードを受け取ったCPU（１０１）は、そのコー
ドを解読して、命令を実行する。
ドを解読して、命令を実行する。
その命令が外部デバイスへのリード／ライトアクセス
を行う場合、リードアクセスを用いて説明すると、CPU
（１０１）は、データTLB（１０４）へ信号線（１２
９）を介して、外部デバイスをアクセスするための仮想
アドレスを送る。その仮想アドレスを受け取ったデータ
TLB（１０４）は、アドレス変換を行い、信号線（１３
３）を介して、その変換された物理アドレスをデータキ
ャッシュ（１０５）に送る。それと同時にPCMCIA（１０
９）の制御情報も外部バスコントローラへ信号線（１３
０、１３１）からセレクタ（１３７）によりセレクトさ
れ、信号線（１３８、１３９）を介して送られる。命令
TLB（１０２）と同様にアドレス変換に失敗した時は、
信号線（１３２）を介して、例外信号をCPU（１０１）
へ送る。データキャッシュ（１０５）は、データTLB
（１０４）により変換された物理アドレスを用いて、デ
ータキャッシュメモリからデータを読み出し、CPU（１
０１）へ返す。キャッシュメモリ内にデータが存在しな
かった場合は、外部デバイスからデータを読み出す必要
が生じる。この場合、データTLB（１０４）により変換
されたアドレスを信号線（１３３）に乗せ、アドレスバ
スを介して、外部バスコントローラ（１０６）へ送られ
る。
を行う場合、リードアクセスを用いて説明すると、CPU
（１０１）は、データTLB（１０４）へ信号線（１２
９）を介して、外部デバイスをアクセスするための仮想
アドレスを送る。その仮想アドレスを受け取ったデータ
TLB（１０４）は、アドレス変換を行い、信号線（１３
３）を介して、その変換された物理アドレスをデータキ
ャッシュ（１０５）に送る。それと同時にPCMCIA（１０
９）の制御情報も外部バスコントローラへ信号線（１３
０、１３１）からセレクタ（１３７）によりセレクトさ
れ、信号線（１３８、１３９）を介して送られる。命令
TLB（１０２）と同様にアドレス変換に失敗した時は、
信号線（１３２）を介して、例外信号をCPU（１０１）
へ送る。データキャッシュ（１０５）は、データTLB
（１０４）により変換された物理アドレスを用いて、デ
ータキャッシュメモリからデータを読み出し、CPU（１
０１）へ返す。キャッシュメモリ内にデータが存在しな
かった場合は、外部デバイスからデータを読み出す必要
が生じる。この場合、データTLB（１０４）により変換
されたアドレスを信号線（１３３）に乗せ、アドレスバ
スを介して、外部バスコントローラ（１０６）へ送られ
る。
このアドレスを受け取った外部バスコントローラ（１
０６）は、そのアドレスが、PCMCIAアクセスである場合
は、信号線（１３８、１３９）のPCMCIAの制御情報を用
いて、PCMCIA（１０９）のアクセス方法を判別して、PC
MCIAアクセスし、キャッシュメモリへデータを返し、デ
ータ線（１３６）を介して、CPU（１０１）へそのデー
タを返す。この他の外部メモリ、ROM（１０７）、SRAM
（１０８）、SDRAM（１１０）の何れかのアクセスであ
る場合は、その外部メモリからシステムバスを介してデ
ータを読み取り、信号線（１３５）に乗せ、キャッシュ
メモリへデータを返す。
０６）は、そのアドレスが、PCMCIAアクセスである場合
は、信号線（１３８、１３９）のPCMCIAの制御情報を用
いて、PCMCIA（１０９）のアクセス方法を判別して、PC
MCIAアクセスし、キャッシュメモリへデータを返し、デ
ータ線（１３６）を介して、CPU（１０１）へそのデー
タを返す。この他の外部メモリ、ROM（１０７）、SRAM
（１０８）、SDRAM（１１０）の何れかのアクセスであ
る場合は、その外部メモリからシステムバスを介してデ
ータを読み取り、信号線（１３５）に乗せ、キャッシュ
メモリへデータを返す。
外部デバイスへのリードアクセスを用いて、説明した
が、ライトアクセスの場合は、CPU（１０１）の命令実
行から外部デバイスをアクセスするまでの一連の動作に
違いはなく、外部デバイスへデータを書き込む。
が、ライトアクセスの場合は、CPU（１０１）の命令実
行から外部デバイスをアクセスするまでの一連の動作に
違いはなく、外部デバイスへデータを書き込む。
また、キャッシュのアクセスモードにより、キャッシ
ュにのみデータを書き込み、外部デバイスへの書き込み
を行わない場合もある。
ュにのみデータを書き込み、外部デバイスへの書き込み
を行わない場合もある。
高性能なマイクロプロセッサにおいては外部デバイス
をアクセスする仮想アドレスが命令TLB（１０２）、ま
たはデータTLB（１０４）を用いて外部メモリアドレス
に変換されるとき、変換前の仮想アドレスは３２ビット
や６４ビットで構成され、変換後の外部メモリアドレス
はデータ処理装置がサポートする外部アドレス空間に収
まるように変換される。通常このアドレス空間は２８ビ
ット〜３２ビットが一般的であるが、本発明は特にこれ
に限定されない。TLBにより変換される仮想アドレス空
間の範囲は１Ｋバイト、４Ｋバイト、６４Ｋバイト、１
Ｍバイトなどデータ処理装置によっても異なるがこのよ
うな領域毎に変換出来る構成になっている。この変換の
情報はTLBに複数個登録されており、対応するアドレス
変換情報を使ってデータ処理装置が自動的にアドレス変
換を行う。TLBに登録できるアドレス変換情報の数はデ
ータ処理装置によっても異なるが６４〜２５６の範囲が
一般的である。対応するアドレス変換情報がTLBに存在
しない場合、データ処理装置は一般的に例外を発生する
が、ソフトウェアが例外処理ルーチンの中で、再度アド
レス変換情報をTLBに登録する。またこの処理をデータ
処理装置が自動的に行う場合もある。
をアクセスする仮想アドレスが命令TLB（１０２）、ま
たはデータTLB（１０４）を用いて外部メモリアドレス
に変換されるとき、変換前の仮想アドレスは３２ビット
や６４ビットで構成され、変換後の外部メモリアドレス
はデータ処理装置がサポートする外部アドレス空間に収
まるように変換される。通常このアドレス空間は２８ビ
ット〜３２ビットが一般的であるが、本発明は特にこれ
に限定されない。TLBにより変換される仮想アドレス空
間の範囲は１Ｋバイト、４Ｋバイト、６４Ｋバイト、１
Ｍバイトなどデータ処理装置によっても異なるがこのよ
うな領域毎に変換出来る構成になっている。この変換の
情報はTLBに複数個登録されており、対応するアドレス
変換情報を使ってデータ処理装置が自動的にアドレス変
換を行う。TLBに登録できるアドレス変換情報の数はデ
ータ処理装置によっても異なるが６４〜２５６の範囲が
一般的である。対応するアドレス変換情報がTLBに存在
しない場合、データ処理装置は一般的に例外を発生する
が、ソフトウェアが例外処理ルーチンの中で、再度アド
レス変換情報をTLBに登録する。またこの処理をデータ
処理装置が自動的に行う場合もある。
第２図は、第１図の命令TLB(102)の基本構成の一例を
示したものである。
示したものである。
本実施例では、VPN、V、SZ、SA、TCのアドレス変換情
報を持った４つのアドレス変換バッファからなる命令TL
B（１０２）を用いて説明する。
報を持った４つのアドレス変換バッファからなる命令TL
B（１０２）を用いて説明する。
命令TLB（１０２）は、信号線（１２０）からの命令
フェッチアドレスを変換するアドレス変換バッファ（２
００）のおのおのにアドレス変換するための情報を有
し、そのアドレス変換バッファへの書き込みは、CPUか
ら書き込み位置の指定された信号が信号線（１２０）か
ら入力され、また、その書き込みデータを信号線（１２
８）より、入力される。
フェッチアドレスを変換するアドレス変換バッファ（２
００）のおのおのにアドレス変換するための情報を有
し、そのアドレス変換バッファへの書き込みは、CPUか
ら書き込み位置の指定された信号が信号線（１２０）か
ら入力され、また、その書き込みデータを信号線（１２
８）より、入力される。
ここで、アドレス変換バッファ（２００）に書き込む
情報VPNは、外部メモリ空間よりも広い範囲で設定され
る仮想アドレス空間のアドレス、Vは、その変換情報の
有効／無効を示し、SZは、VPNの仮想アドレス空間の範
囲（１Kバイト、４Kバイト、６４Kバイト、１Mバイ
ト）、PPNは、変換されるべき外部メモリ空間のアドレ
ス、SAは、PCMCIAのメモリ属性情報、TCは、PCMCIAのタ
イミングコントロール情報である。SAおよびTCは、異な
るPPNごとに変更した値が設定可能である。アドレス変
換バッファを使用しない場合に用いられる内蔵レジスタ
（２０６）への書き込みは、CPU（１０１）より信号線
（１２８）へPCMCIAの設定データが入力され書き込まれ
る。
情報VPNは、外部メモリ空間よりも広い範囲で設定され
る仮想アドレス空間のアドレス、Vは、その変換情報の
有効／無効を示し、SZは、VPNの仮想アドレス空間の範
囲（１Kバイト、４Kバイト、６４Kバイト、１Mバイ
ト）、PPNは、変換されるべき外部メモリ空間のアドレ
ス、SAは、PCMCIAのメモリ属性情報、TCは、PCMCIAのタ
イミングコントロール情報である。SAおよびTCは、異な
るPPNごとに変更した値が設定可能である。アドレス変
換バッファを使用しない場合に用いられる内蔵レジスタ
（２０６）への書き込みは、CPU（１０１）より信号線
（１２８）へPCMCIAの設定データが入力され書き込まれ
る。
CPU（１０１）から命令フェッチ要求を受けると、信
号線（１２０）の命令フェッチアドレスに対応する４個
のアドレス変換情報VPNとを比較器（２０１）により一
度に比較し、変換するアドレス空間の範囲をマスク処理
し、その変換情報の有効／無効情報Vにより判定する。
判定結果により、アドレス変換に失敗した場合は、CPU
に例外信号を送る。成功したときは、その変換されるべ
きアドレス変換情報PPNを読み出し、アドレス生成回路
（２０２）により物理アドレスを生成する。キャッシュ
使用時には、その生成された物理アドレスが、キャッシ
ュ未使用時には、信号線（１２０）のアドレスがセレク
タ（２０３）を通して選ばれる。
号線（１２０）の命令フェッチアドレスに対応する４個
のアドレス変換情報VPNとを比較器（２０１）により一
度に比較し、変換するアドレス空間の範囲をマスク処理
し、その変換情報の有効／無効情報Vにより判定する。
判定結果により、アドレス変換に失敗した場合は、CPU
に例外信号を送る。成功したときは、その変換されるべ
きアドレス変換情報PPNを読み出し、アドレス生成回路
（２０２）により物理アドレスを生成する。キャッシュ
使用時には、その生成された物理アドレスが、キャッシ
ュ未使用時には、信号線（１２０）のアドレスがセレク
タ（２０３）を通して選ばれる。
これと同時に、PCMCIAのタイミングコントロール制御
信号TCとメモリ属性選択信号SAを読み出す。このとき、
信号線（１２０）をアドレスデコーダ（２０４）を用い
てデコードし、そのデコードされた信号により、アドレ
ス変換バッファを使用する場合と使用いない場合をセレ
クタ（２０５）を用いて選択する。アドレス変換バッフ
ァ（２００）を使用しない場合は、PCMCIA制御情報を設
定した内蔵レジスタ（２０６）の値を、アドレス変換バ
ッファを使用した場合は、アドレス変換バッファのTCと
SAを外部バスコントローラへ出力する。
信号TCとメモリ属性選択信号SAを読み出す。このとき、
信号線（１２０）をアドレスデコーダ（２０４）を用い
てデコードし、そのデコードされた信号により、アドレ
ス変換バッファを使用する場合と使用いない場合をセレ
クタ（２０５）を用いて選択する。アドレス変換バッフ
ァ（２００）を使用しない場合は、PCMCIA制御情報を設
定した内蔵レジスタ（２０６）の値を、アドレス変換バ
ッファを使用した場合は、アドレス変換バッファのTCと
SAを外部バスコントローラへ出力する。
この実施例によるとPCMCIAをアクセスする情報をアド
レス変換バッファに登録しておくことにより、アドレス
変換を行う際、変換されたアドレスのペーシ単位毎にPC
MCIAのアクセスを指定した情報を用いることが可能とな
る。また、アドレス変換を行わない場合でも、内蔵レジ
スタの既定値を用いることでPCMCIAのアクセスが指定可
能となる。
レス変換バッファに登録しておくことにより、アドレス
変換を行う際、変換されたアドレスのペーシ単位毎にPC
MCIAのアクセスを指定した情報を用いることが可能とな
る。また、アドレス変換を行わない場合でも、内蔵レジ
スタの既定値を用いることでPCMCIAのアクセスが指定可
能となる。
第３図に、データTLB（１０４）の基本構成の例を示
す。
す。
本実施例では、VPN、V、SZ、SA、TCのアドレス変換情
報を持った６４個のアドレス変換バッファからなるデー
タTLB（１０４）を用いて説明する。
報を持った６４個のアドレス変換バッファからなるデー
タTLB（１０４）を用いて説明する。
データTLB（１０４）は、信号線（１２９）からの外
部デバイスをアクセスするための仮想アドレスを物理ア
ドレスに変換するアドレス変換バッファ（３００）のお
のおのにアドレス変換するための情報を有し、そのアド
レス変換バッファへの書き込みは、CPU（１０１）から
書き込み位置の指定された信号が信号線（１２９）から
入力され、またその書き込みデータを信号線（１３６）
より、入力され書き込まれる。書き込むアドレス変換情
報は、第２図の命令TLB（１０２）のアドレス変換情報
と同じである。
部デバイスをアクセスするための仮想アドレスを物理ア
ドレスに変換するアドレス変換バッファ（３００）のお
のおのにアドレス変換するための情報を有し、そのアド
レス変換バッファへの書き込みは、CPU（１０１）から
書き込み位置の指定された信号が信号線（１２９）から
入力され、またその書き込みデータを信号線（１３６）
より、入力され書き込まれる。書き込むアドレス変換情
報は、第２図の命令TLB（１０２）のアドレス変換情報
と同じである。
アドレス変換バッファを使用しない場合に用いられる
内蔵レジスタ（３０６）への書き込みは、CPU（１０
１）より信号線（１３６）へPCMCIAの設定データが入力
され書き込まれる。
内蔵レジスタ（３０６）への書き込みは、CPU（１０
１）より信号線（１３６）へPCMCIAの設定データが入力
され書き込まれる。
CPU（１０１）からの外部デバイスへのアクセス要求
を受けると、信号線（１２９）の仮想アドレスに対応す
る６４個のアドレス変換情報VPNとを比較器（３０１）
により一度に比較し、変換するアドレス空間の範囲をマ
スク処理し、その変換情報の有効／無効情報Vにより判
定する。判定結果により、アドレス変換に失敗した場合
は、CPUに例外信号を送る。成功したときは、その変換
されるべきアドレス変換情報PPNを読み出し、アドレス
生成回路（３０２）により物理アドレスを生成する。
を受けると、信号線（１２９）の仮想アドレスに対応す
る６４個のアドレス変換情報VPNとを比較器（３０１）
により一度に比較し、変換するアドレス空間の範囲をマ
スク処理し、その変換情報の有効／無効情報Vにより判
定する。判定結果により、アドレス変換に失敗した場合
は、CPUに例外信号を送る。成功したときは、その変換
されるべきアドレス変換情報PPNを読み出し、アドレス
生成回路（３０２）により物理アドレスを生成する。
キャッシュ使用時には、その生成された物理アドレス
が、キャッシュ未使用時には、信号線（１２９）のアド
レスがセレクタ（３０３）を通して選ばれる。
が、キャッシュ未使用時には、信号線（１２９）のアド
レスがセレクタ（３０３）を通して選ばれる。
これらと同時に、PCMCIAのタイミングコントロール制
御信号TCとメモリ属性選択信号SAを読み出す。このと
き、信号線（１２９）をアドレスデコーダ（３０４）を
用いてデコードし、そのデコードされた信号により、ア
ドレス変換バッファを使用する場合と使用いない場合を
セレクタ（３０５）を用いて選択する。アドレス変換バ
ッファ（３００）を使用しない場合は、PCMCIA制御情報
を設定した内蔵レジスタ（３０６）の値を、アドレス変
換バッファを使用した場合は、アドレス変換バッファ
（３００）のTCとSAを外部バスコントローラへ出力す
る。
御信号TCとメモリ属性選択信号SAを読み出す。このと
き、信号線（１２９）をアドレスデコーダ（３０４）を
用いてデコードし、そのデコードされた信号により、ア
ドレス変換バッファを使用する場合と使用いない場合を
セレクタ（３０５）を用いて選択する。アドレス変換バ
ッファ（３００）を使用しない場合は、PCMCIA制御情報
を設定した内蔵レジスタ（３０６）の値を、アドレス変
換バッファを使用した場合は、アドレス変換バッファ
（３００）のTCとSAを外部バスコントローラへ出力す
る。
第４図は、外部バスコントローラ（１０６）の内部構
成の一例を示す図である。図は主としてPCMCIAを制御す
る機能部分のみを示している。
成の一例を示す図である。図は主としてPCMCIAを制御す
る機能部分のみを示している。
外部バスコントローラ（１０６）は、メモリ属性選択
信号線（１３８）からメモリ属性選択信号により、PCMC
IAのアクセスするメモリ空間とバス幅を選択する。以下
メモリ属性信号（１３８）により制御するメモリの属性
およびバス幅の具体例を説明する。例えば、メモリ属性
選択信号（１３８）が３ビットの情報とすれば、０１０
は、８ビットＩ／Ｏ空間、０１１は、１６ビットＩ／Ｏ
空間、１００は、８ビット共用メモリ空間、１０１は、
１６ビット共用メモリ空間、１１０は、８ビットメモリ
属性空間、１１１は、１６ビットメモリ属性空間などに
振り分けられる。
信号線（１３８）からメモリ属性選択信号により、PCMC
IAのアクセスするメモリ空間とバス幅を選択する。以下
メモリ属性信号（１３８）により制御するメモリの属性
およびバス幅の具体例を説明する。例えば、メモリ属性
選択信号（１３８）が３ビットの情報とすれば、０１０
は、８ビットＩ／Ｏ空間、０１１は、１６ビットＩ／Ｏ
空間、１００は、８ビット共用メモリ空間、１０１は、
１６ビット共用メモリ空間、１１０は、８ビットメモリ
属性空間、１１１は、１６ビットメモリ属性空間などに
振り分けられる。
PCMCIAにアドレス、データとその他ライトイネーブル
などの制御信号（４０２）を出力するタイミングは、信
号線（１３９）のタイミングコントロール信号を用い
て、タイミングコントロール制御部（４００）によりウ
ェイト幅を決め、PCMCIAアクセスのタイミングをコント
ロールする。例えば、タイミングをコントロールするに
は、タイミングコントロール制御回路（４００）によ
り、バス幅、メモリ属性判定回路（４０１）に送られ
た、ウエイト値をカウンタに設定し、そのカウンタが０
になっるまで、システムバスへの入出力を行わないよう
にする方法がある。
などの制御信号（４０２）を出力するタイミングは、信
号線（１３９）のタイミングコントロール信号を用い
て、タイミングコントロール制御部（４００）によりウ
ェイト幅を決め、PCMCIAアクセスのタイミングをコント
ロールする。例えば、タイミングをコントロールするに
は、タイミングコントロール制御回路（４００）によ
り、バス幅、メモリ属性判定回路（４０１）に送られ
た、ウエイト値をカウンタに設定し、そのカウンタが０
になっるまで、システムバスへの入出力を行わないよう
にする方法がある。
第５図は、外部バスコントローラ（１０６）の内部構
成の一例を示す図であり、外部バスコントローラのタイ
ミングコントロール制御用の内蔵レジスタを用いたPCMC
IAアクセス機能部を示している。
成の一例を示す図であり、外部バスコントローラのタイ
ミングコントロール制御用の内蔵レジスタを用いたPCMC
IAアクセス機能部を示している。
外部バスコントローラ（１０６）の内蔵レジスタ１
（５００）と内蔵レジスタ２（５０１）を用いて、信号
線（１３９）のタイミングコントロール信号により、ど
ちらかを選択して、処理する。ここでは、内蔵レジスタ
を２つしか示していないが、信号線（１３９）のタイミ
ングコントロール信号のビット幅に合わせて、レジスタ
の数は、特に制限されない。
（５００）と内蔵レジスタ２（５０１）を用いて、信号
線（１３９）のタイミングコントロール信号により、ど
ちらかを選択して、処理する。ここでは、内蔵レジスタ
を２つしか示していないが、信号線（１３９）のタイミ
ングコントロール信号のビット幅に合わせて、レジスタ
の数は、特に制限されない。
第６図は、PCMCIAへのアクセスの処理フローを示して
いる。命令TLB（１０２）からのPCMCIAアクセス、デー
タTLBからのPCMCIAアクセスともに共通の動作フローを
示している。PCMCIAアクセス要求（６００）に対し、ア
ドレス変換可能かを判定する（６０１）、アドレス変換
情報が登録されていない場合、再登録を行う（６０
２）。再登録には、ソフトプログラム上の例外処理ルー
チンで行うが、データ処理装置が自動で行ってもよい。
アドレス変換可能であった場合は、変換情報を用いて、
物理アドレスに変換され（６０３）、同時にPCMCIA制御
情報を出力する（６０４）。外部バスコントローラ（１
０６）により、物アドレスが、PCMCIAアクセス領域か判
定される（６０５）。PCMCIAアクセス領域でなければ、
PCMCIA以外のメモリアクセスを行う（６０６）。PCMCIA
アクセス領域であれば、PCMCIAの制御情報を用いて、PC
MCIAのアクセス方法を決定する（６０７）。
いる。命令TLB（１０２）からのPCMCIAアクセス、デー
タTLBからのPCMCIAアクセスともに共通の動作フローを
示している。PCMCIAアクセス要求（６００）に対し、ア
ドレス変換可能かを判定する（６０１）、アドレス変換
情報が登録されていない場合、再登録を行う（６０
２）。再登録には、ソフトプログラム上の例外処理ルー
チンで行うが、データ処理装置が自動で行ってもよい。
アドレス変換可能であった場合は、変換情報を用いて、
物理アドレスに変換され（６０３）、同時にPCMCIA制御
情報を出力する（６０４）。外部バスコントローラ（１
０６）により、物アドレスが、PCMCIAアクセス領域か判
定される（６０５）。PCMCIAアクセス領域でなければ、
PCMCIA以外のメモリアクセスを行う（６０６）。PCMCIA
アクセス領域であれば、PCMCIAの制御情報を用いて、PC
MCIAのアクセス方法を決定する（６０７）。
第７図は、第１図のPCMCIAインタフェースに具体的な
デバイスを接続した形態を示す図面である。ここでは、
ICメモリカード（１１１）を接続した例を示している
が、PCMCIAインタフェースに接続されるデバイスは本実
施例に限定されること無く、モデム等の他のデバイスの
接続も可能である。
デバイスを接続した形態を示す図面である。ここでは、
ICメモリカード（１１１）を接続した例を示している
が、PCMCIAインタフェースに接続されるデバイスは本実
施例に限定されること無く、モデム等の他のデバイスの
接続も可能である。
尚、PCMCIAインタフェースの規格について示すと、PC
MCIAインタフェースには６つの空間属性が存在する。具
体的には、動作中に８ビット/１６ビットの切り替えを
行う信号を示すIOIS16、モデム等によって使用される８
ビットと１６ビットの２つのI/O空間、メモリカード等
によって使用される８ビットと１６ビットの２つのメモ
リ空間及びPCMCIAインタフェースに接続されるデバイス
の仕様を読み出すためのメモリ属性空間である。上記空
間を如何にして動作させるかについてはプログラムによ
って規定することとなるが、以下にその１実施例を示
す。まず、PCMCIAへアクセスする際、初めに上記のメモ
リ属性空間へのアクセスを行い、インタフェースには何
が接続されているか、接続されているデバイスの仕様は
どうか、及び上記I/O空間或いはメモリ空間の何れを使
用するか等の情報を読み出す。次に、読み取った情報を
基に、指定された空間を使用するに動作を開始する。こ
のように、PCMCIAインタフェースは、それに接続された
デバイスの制御を行うが、その方法についてはプログラ
ムに依存するものである。
MCIAインタフェースには６つの空間属性が存在する。具
体的には、動作中に８ビット/１６ビットの切り替えを
行う信号を示すIOIS16、モデム等によって使用される８
ビットと１６ビットの２つのI/O空間、メモリカード等
によって使用される８ビットと１６ビットの２つのメモ
リ空間及びPCMCIAインタフェースに接続されるデバイス
の仕様を読み出すためのメモリ属性空間である。上記空
間を如何にして動作させるかについてはプログラムによ
って規定することとなるが、以下にその１実施例を示
す。まず、PCMCIAへアクセスする際、初めに上記のメモ
リ属性空間へのアクセスを行い、インタフェースには何
が接続されているか、接続されているデバイスの仕様は
どうか、及び上記I/O空間或いはメモリ空間の何れを使
用するか等の情報を読み出す。次に、読み取った情報を
基に、指定された空間を使用するに動作を開始する。こ
のように、PCMCIAインタフェースは、それに接続された
デバイスの制御を行うが、その方法についてはプログラ
ムに依存するものである。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｇ０６Ｆ 12/06 ５２１ Ｇ０６Ｆ 12/06 ５２１Ｇ
５２２ ５２２Ａ
12/08 ５５１ 12/08 ５５１Ｂ
13/14 ３２０ 13/14 ３２０Ｈ
Ｇ０６Ｋ 17/00 Ｇ０６Ｋ 17/00 Ｄ
(72)発明者 西本 順一
日本国東京都小平市上水本町五丁目20番
１号株式会社日立製作所半導体事業本部
内
(72)発明者 伊藤 雅之
日本国東京都小平市上水本町五丁目20番
１号株式会社日立製作所半導体事業本部
内
(72)発明者 吉田 裕
日本国東京都小平市上水本町五丁目20番
１号株式会社日立製作所半導体事業本部
内
(72)発明者 長谷川 淳
日本国東京都小平市上水本町５丁目22番
１号株式会社日立超エル・エス・アイ・
システムズ内
(56)参考文献 特開 昭61−253559（ＪＰ，Ａ)
特開 平５−67000（ＪＰ，Ａ)
特開 平８−95943（ＪＰ，Ａ)
特開 平８−320830（ＪＰ，Ａ)
特開 平７−320018（ＪＰ，Ａ)
特開 平５−20197（ＪＰ，Ａ)
特開 平３−22050（ＪＰ，Ａ)
特開 昭63−646（ＪＰ，Ａ)
特開 昭62−100850（ＪＰ，Ａ)
特開 昭61−190642（ＪＰ，Ａ)
特開 昭58−41479（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/08 - 12/12
G06F 12/06
G06F 13/14
G06K 17/00
G06F 3/08
Claims (14)
- 【請求項１】CPUから出力される第１のアドレスと、 前記第１のアドレスを第２のアドレスへと変換するアド
レス変換手段と、 第１の外部デバイスと第２の外部デバイスとにアドレス
を出力するアドレス出力手段とを有するデータ処理シス
テムにおいて、 前記アドレス出力手段を介して前記第１の外部デバイス
に前記第１のアドレスを出力する際は、前記アドレス出
力手段は前記アドレス変換手段内に含まれるレジスタに
記憶されている第１の外部デバイス制御情報を前記第１
のアドレスと共に前記第１の外部デバイスに出力し、 前記アドレス出力手段を介して前記第２の外部デバイス
に前記第２のアドレスを出力する際は、前記アドレス出
力手段は前記アドレス変換手段内に前記第１のアドレス
或いは前記第２のアドレスに対応付けて記憶されている
第２の外部デバイス制御情報を前記第２のアドレスと共
に前記第２の外部デバイスに出力することを特徴とする
前記データ処理システム。 - 【請求項２】前記第２の外部デバイスは、PCMCIAインタ
フェースを有するデバイスであることを特徴とする請求
項１に記載のデータ処理システム。 - 【請求項３】前記第２の外部デバイス制御情報は、前記
デバイスのアクセスタイミング、メモリ属性及びバス幅
の少なくとも１つを規定する情報を含むことを特徴とす
る請求項２に記載のデータ処理システム。 - 【請求項４】前記アドレス変換手段は前記第２のアドレ
スを出力し、 前記第２のアドレスは、キャッシュメモリとバスとを経
由して前記アドレス出力手段へと入力されることを特徴
とする請求項２又は３に記載のデータ処理システム。 - 【請求項５】前記第２の外部デバイスはメモリ又はモデ
ムを有し、前記メモリ又は前記モデムは前記第２の外部
デバイス制御情報によって制御される前記PCMCIAインタ
フェースによって制御されることを特徴とする請求項２
乃至４の何れかに記載のデータ処理システム。 - 【請求項６】第１のアドレスを出力するCPUと、 前記第１のアドレスを入力して前記第１のアドレスを第
２のアドレスへと変換して、前記第２のアドレスを出力
するアドレス変換手段と、 前記第２のアドレスを入力して前記第２のアドレスを外
部デバイスに出力する外部バス制御手段とを有するデー
タ処理装置であって、 前記アドレス変換手段は、アドレス変換バッファとレジ
スタと選択手段とを有しており、 前記アドレス変換バッファは、前記第１のアドレス或い
は前記第２のアドレスの何れかに対応付けて前記外部デ
バイスを制御するための第１の外部デバイス制御情報を
記憶しており、 前記レジスタは、第２の外部デバイス制御情報を有して
おり、 前記選択手段は、前記第１の外部デバイス制御情報か前
記第２の外部デバイス制御情報かの何れかを選択して、
前記外部バス制御手段に出力することを特徴とするデー
タ処理装置。 - 【請求項７】前記外部デバイスは、PCMCIAインタフェー
スを有するデバイスであり、 前記第１の外部デバイス制御情報と前記第２の外部デバ
イス制御情報とは、前記外部デバイスのアクセスタイミ
ング、メモリ属性或いはバス幅の内の少なくとも１つを
規定する情報であることを特徴とする請求項６に記載の
データ処理装置。 - 【請求項８】前記選択手段は、前記アドレス変換バッフ
ァを使用しないとき、前記レジスタに格納された前記第
２の外部デバイス制御情報を前記外部バス制御手段に出
力することを特徴とする請求項６又は７に記載のデータ
処理装置。 - 【請求項９】前記アドレス変換手段は、更に、前記第１
のアドレスを受けるアドレスデコーダを有し、 前記選択手段は、前記アドレスデコーダのデコード結果
に基づき、前記第１の外部デバイス制御情報と前記第２
の外部デバイス制御情報との何れかを選択して前記外部
バス制御手段に出力することを特徴とする請求項６又は
７に記載のデータ処理装置。 - 【請求項１０】CPUから出力される第１のアドレスと、 前記第１のアドレスを第２のアドレスへと変換するアド
レス変換手段と、 第１の外部デバイスと第２の外部デバイスとにアドレス
を出力するアドレス出力手段とを有するデータ処理シス
テムであって、 前記アドレス出力手段を介して前記第１の外部デバイス
に前記第１のアドレスを出力する際は、前記アドレス変
換手段は、前記アドレス変換手段内に含まれるレジスタ
に記憶されている第１の外部デバイス制御情報を前記ア
ドレス出力手段に出力し、 前記アドレス出力手段を介して前記第２の外部デバイス
に前記第２のアドレスを出力する際は、前記アドレス変
換手段は前記第１のアドレス或いは前記第２のアドレス
に対応付けて記憶されている第２の外部デバイス制御情
報を前記アドレス出力手段に出力することを特徴とする
前記データ処理システム。 - 【請求項１１】前記第２の外部デバイスは、PCMCIAイン
タフェースを有するデバイスであることを特徴とする請
求項１０に記載のデータ処理システム。 - 【請求項１２】前記第２の外部デバイス制御情報は、前
記デバイスのアクセスタイミング、メモリ属性及びバス
幅の少なくとも１つを規定する情報を含むことを特徴と
する請求項１１に記載のデータ処理システム。 - 【請求項１３】前記アドレス変換手段は前記第２のアド
レスを出力し、 前記第２のアドレスは、キャッシュメモリとバスとを経
由して前記アドレス出力手段へと入力されることを特徴
とする請求項１０乃至１２の何れかに記載のデータ処理
システム。 - 【請求項１４】前記第２の外部デバイスはメモリ又はモ
デムを有し、前記メモリ又は前記モデムは前記第２の外
部デバイス制御情報によって制御される前記PCMCIAイン
タフェースによって制御されることを特徴とする請求項
１０乃至１３の何れかに記載のデータ処理システム。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-303911 | 1997-11-06 | ||
| JP30391197 | 1997-11-06 | ||
| PCT/JP1998/005002 WO1999024906A1 (fr) | 1997-11-06 | 1998-11-06 | Processeur de donnees et systeme de traitement de donnees |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP3457644B2 true JP3457644B2 (ja) | 2003-10-20 |
Family
ID=17926761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000519834A Expired - Fee Related JP3457644B2 (ja) | 1997-11-06 | 1998-11-06 | データ処理装置およびデータ処理システム |
Country Status (3)
| Country | Link |
|---|---|
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