JPH0916462A - データ処理装置および処理方法 - Google Patents

データ処理装置および処理方法

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JPH0916462A
JPH0916462A JP7312965A JP31296595A JPH0916462A JP H0916462 A JPH0916462 A JP H0916462A JP 7312965 A JP7312965 A JP 7312965A JP 31296595 A JP31296595 A JP 31296595A JP H0916462 A JPH0916462 A JP H0916462A
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means

Abstract

(57)【要約】 【課題】 メモリマネジメントユニットにより制御され
るアドレス空間を有するデータ処理システムを提供す
る。 【解決手段】 アドレス空間がメインセクション（チャ
ンク）およびサブセクション（グレイン）へ分割して処
理される。グレインは選定数のサイズの１つとして構成
することができる。グレインサイズとは無関係に、各チ
ャンク内に固定数のグレインがある。１バンクのグレイ
ンレジスタ２０が各グレインに対するアクセスコントロ
ールパラメータを記憶する。動作に関して、メモリアド
レスｖａ［３１：０］がデコードされどのチャンクにそ
れが関連するかが確認されてそのチャンクに対するグレ
インサイズを決定することができる。グレインサイズが
決定されると、残りのアドレスをデコードしてアドレス
が位置するグレインを選別することができ次にそのグレ
インに対するアクセスコントロールパラメータが回復さ
れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はデータ処理の分野に
関する。特に、本発明はデータメモリのさまざまな部分
へのアクセスを制御するメモリマネジメントコントロー
ラを有するデータ処理システムに関する。
【０００２】
【従来の技術】データメモリのさまざまな部分へのアク
セスを制御するメモリマネジメントコントローラ／メモ
リマネジメントユニット／ＭＭＵを組み込んだデータ処
理システムを提供することが知られている。所望しない
限り別のタスクからのデータを変更することができない
ようにタスクを分離することが望ましいマルチタスク処
理システムにおいてこのようなメモリマネジメントユニ
ットは特に有用である。これにより１つのタスク内の問
題が別のタスクへ広がってそれを改変することが抑制さ
れるため信頼度が高まる。
【０００３】代表的なメインフレームコンピュータにつ
いてこのような保護を実施する場合、どのタスクが物理
的メモリのどのエリアへのアクセスを有するかを定義す
るデータが中央処理装置の外部のランダムアクセスメモ
リに保持することができるページテーブル定義に記憶さ
れる。また、（アドバンストＲＩＳＣマシン社製）ＡＲ
Ｍ６００等の集積回路にオンチップメモリマネジメント
ユニットを組み込むことができる。このようなオンチッ
プ法ではメモリマネジメントユニットデータへのオフチ
ップアクセスの必要性を回避することにより動作速度が
増し中央処理装置コアを備えた集積回路の外部にデータ
メモリを付加することによる複雑化や費用の問題が回避
される。中央処理装置コアを備えた集積回路の外部に付
加回路素子を設ける必要性を回避することはサイズおよ
び費用が重要となる埋込コントローラ等の応用において
特に重要である。
【０００４】メモリマネジメントユニットの設計におけ
る重要な要因はメモリアクセスを制御することができる
アドレスリゾルーションである。例えば、システムのデ
ータメモリは４ｋバイトセクションへ分割することがで
き、４ｋバイトセクション内の各アドレスへのアクセス
は共通ベースで管理される、すなわち、各セクションに
ついてそのセクションへのアクセスを有するタスクと提
供されるアクセスのタイプとは別々に定義される。した
がって、データメモリの各４ｋバイトセクションについ
て１組のアクセスコントロールパラメータを記憶する必
要がある。
【０００５】データメモリを独立に管理することができ
る小さいサイズのセクションへ分割することによりデー
タメモリへのアクセス制御に高度のアドレスリゾルーシ
ョンを提供することが望ましい場合もある。例えば、デ
ータメモリが直接マッピングされた入出力位置もしくは
別々に処理すべきクリティカルコントロールパラメータ
を記憶するメモリセクションを表す場合にこのような小
ブロックが適切である。このような状況に対処するには
２５６バイトのセクションを有するリゾルーションとす
ることが望ましい。
【０００６】これとは対照的に、（例えば、プリンタ内
のデータを定義するフォント等の）固定プログラム命令
すなわちデータを記憶するリードオンリメモリへのアク
セスの場合には、関連する大量のデータは粗いレベルの
リゾルーションで制御できればよい。この場合、４Ｍバ
イトセクションでアクセスを制御するのが適切である。
【０００７】このような競合要求に対処する従来の方法
はメモリマネジメントユニットにシステムの全アドレス
空間内で所望される最小セクションサイズに対処できる
リゾルーションを持たせることである、すなわち、いく
つかのエリアを２５６バイトの細密なアドレスリゾルー
ションで制御する必要がある場合、全アドレス空間がこ
のようなリゾルーションで制御される。その結果、全ア
ドレス空間に対するアクセスコントロールパラメータを
保持するのに大量の記憶装置を必要とするという不利を
招くことになる。大量のアクセスコントロールパラメー
タを記憶する必要性により必要な集積回路のサイズが増
大するという不利を招くアクセスコントロールパラメー
タのオンチップ記憶の場合特にそうである。集積回路の
サイズが増大すると（製造歩留りの低減により）集積回
路のコストが増大しかつ（特に、回路サイズを低減する
ためにダイナミックメモリセルが使用される場合、付加
回路素子を駆動する必要があるため）回路の消費電力が
増大する。
【０００８】
【発明が解決しようとする課題】本発明はシステム全体
のアクセスコントロールパラメータを処理するのに必要
なデータ記憶装置の量を増大する不利を招くことなく別
々に制御することができるデータメモリセクションのサ
イズの細密なアドレスリゾルーションの可能性を提供す
る問題に関連している。
【０００９】
【課題を解決するための手段】本発明の１つの局面から
データ処理装置が提供され、該装置は、（ｉ）データメ
モリのアドレス空間内の各メモリアドレスにデータ語を
記憶するデータメモリと、（ｉｉ）前記データメモリ内
の特定のメモリアドレスに記憶されたデータ語へのアク
セス要求を発生する手段と、（ｉｉｉ）前記アクセス要
求の処理を制御するメモリマネジメントコントローラ
と、を具備し、（ｉｖ）前記メモリマネジメントコント
ローラは前記アドレス空間を複数の固定サイズメインセ
クションへ分割し、各メインセクションは固定数のサブ
セクションを含みサブセクションサイズはメインセクシ
ョン内で一定であって各メインセクションに対して独立
に設定され、（ｖ）前記メモリマネジメントコントロー
ラは各サブセクションに対して１つ以上のアクセスコン
トロールパラメータを記憶し、サブセクションの前記ア
クセスコントロールパラメータは前記メモリマネジメン
トコントローラにより使用されて前記サブセクション内
の特定のメモリアドレスへのアクセス要求の処理が制御
される。
【００１０】本発明は各メインセクション内に固定数の
可変サイズサブセクションを設けることにより複雑さを
増すという不利を招くことなく１つのアドレス空間内に
アクセスコントロールの広範に異なるリゾルーションを
提供できると認識するものである。この方法により、メ
インセクション内の固定数のサブセクションに対して小
さいサブセクションサイズを使用すると、そのメインセ
クション内のアドレス空間の大きいエリアが全サブセク
ションの外側となって有効にアンマップされることを理
解されたい。システム内でのこのような連続性の欠如は
フィールド内のトレンドと衝突する。しかし、メインセ
クション内に固定数のサブセクションを設けると各メイ
ンセクションに対してどのリゾルーションが選択される
かに無関係にシステムが必要とするアクセスコントロー
ルパラメータの数は一定となる。そのため細密なリゾル
ーションが選定される場合にアクセスコントロールパラ
メータに必要な大量の記憶装置が回避される。メモリマ
ップの不連続性は通常欠点と見なされるが、アドレスが
広がるトレンドにより利用可能なアドレス空間が大きく
増大すれば、アドレス空間の浪費と見なされるものは問
題とはならない。
【００１１】本発明は（例えば、構成が固定された埋込
コントローラのように）システムの製作中に各メインセ
クション内のサブセクションのサイズが一定であるよう
な状況で使用することができるが、各々が各メインセク
ションに対するサブセクションサイズを定義するデータ
を記憶する複数のメインセクションレジスタを具備する
実施例により（例えば、インストールされるＲＡＭサイ
ズのさまざまなオプション等の）システム構成の変化に
対処する柔軟性が高められる。
【００１２】サブセクションサイズを定義するデータを
メインセクションレジスタ内に記憶することにより一層
容易に変更できるようになる。
【００１３】アクセス要求を発生する手段は（例えば、
ディスクドライブコントローラからのアクセス要求等
の）任意数の形式をとることができることを理解された
い。しかし、前記アクセス要求を発生する手段が中央処
理装置コアを具備する実施例に使用するのに本発明は特
に適している。
【００１４】前記したように、サブセクションサイズを
定義するデータを記憶するためのメインセクションレジ
スタを設けることができる。これらのメインセクション
レジスタは、主要なハードウェアを再設計することなく
サブセクションサイズの構成を変化することができるよ
うに、ディップスイッチ等の、固定ハードウェアエレメ
ントにより書き込むことができる。しかし、実施例では
サブセクションサイズを定義する前記データはプログラ
ム命令制御の元で前記メインセクションへ書き込まれ
る。
【００１５】プログラム制御の元でメインセクションレ
ジスタへデータを書き込むことによりユーザは僅かな努
力でシステムの構成において高度の柔軟性を有利に得る
ことができる。
【００１６】プログラム制御の元でメインセクションレ
ジスタへ書き込むことができるようにする際の問題点は
プログラム内のバグにより当面の物理的ハードウェア構
成を表さない不適切なデータがこれらのメインセクショ
ンレジスタへ書き込まれる可能性があることである。メ
インセクションレジスタ内のデータはシステム全体の動
作にとって重要でありデータのこのような改変により重
大問点およびデータ損失を生じることがある。
【００１７】この可能性を低減するために、実施例には
前記中央処理装置コアとのコプロセッサが含まれてお
り、前記メインセクションレジスタの書き込みは前記コ
プロセッサにより実行されるプログラム命令の制御の元
で行われる。
【００１８】中央処理装置コアではなくコプロセッサが
メインセクションレジスタへの書き込みを行えるように
することによりメインセクションレジスタデータが改変
される可能性が低減される。コプロセッサは一般的に命
令の明確に定義されたサブセットしか演算しないため、
その演算におけるバグおよびメインセクションレジスタ
への不適切な書き込みを行う可能性が低くなる。
【００１９】アドレス空間を分割する簡単で有利な方法
は前記特定のメモリアドレス内の固定位置を有する１つ
以上のメインセクションビットにより前記特定のメモリ
アドレスを含むメインセクションを定義することであ
る。
【００２０】当該メインセクションへマップするこのよ
うな固定位置メインセクションビットを有することによ
り特定のメモリアドレスを簡単にデコードして当該メイ
ンセクションしたがってこのメモリアドレスに対するサ
ブセクションサイズを決定することができる。
【００２１】前記特定のメモリアドレス内の可変位置を
有する１つ以上のサブセクションビットを与えて前記特
定のメモリアドレスを含むサブセクションを定義するこ
とが好ましい。サブセクションのサイズが変動する場合
には、このような可変位置サブセクションビットにより
サブセクションは各メインセクションのアドレス空間内
で隣接配置することができる。
【００２２】サブセクションビットが特定のメモリアド
レス内で位置が変動する場合には、前記特定のメモリア
ドレスを含むメインセクションに対するサブセクション
サイズに応じて前記特定のメモリアドレス内から前記デ
コードするサブセクションビットを選定するためのバレ
ルシフタが特に効率的な実施例により提供される。
【００２３】サブセクションサイズに応じてサブセクシ
ョンビットの高速選定を行うのにバレルシフターは特に
適している。
【００２４】メモリマネジメントコントローラにより利
用されるアクセスコントロールパラメータはプログラム
実行中に修正できることが望ましい比較的ダイナミック
なデータである。したがって、実施例により各々が各サ
ブセクションに対する前記１つ以上のアクセスコントロ
ールパラメータを記憶する複数のサブセクションレジス
タが提供される。
【００２５】アクセスコントロールパラメータをダイナ
ミックに修正することができる最も簡便な方法は前記１
つ以上のアクセスコントロールパラメータがプログラム
命令制御の元で前記サブセクションレジスタへ書き込ま
れるようにすることである。
【００２６】メインセクションレジスタ内に記憶される
データとは対照的に、サブセクションレジスタ内のデー
タはデバイスの構成にとって重要性は低く規則的に修正
される可能性が高い。したがって、前記中央処理装置コ
アにより実行されるプログラム命令の制御の元で前記サ
ブセクションレジスタへの書き込みを行うことが望まし
い。
【００２７】前記サブセクションレジスタが前記メイン
セクションビットおよび前記サブセクションビットに応
答して前記特定のメモリアドレスに対する前記アクセス
コントロールパラメータを読み取るようにアドレスされ
る実施例において所与特定のメモリアドレスに対する適
切なサブセクションレジスタの選定を簡便に達成するこ
とができる。
【００２８】前記したように、本発明によりシステムの
メモリマップへある程度の非連続性が導入される。した
がって、未定義エリアへメモリアクセスがなされるとい
う特有の危険性が存在する。この問題に対抗するため
に、実施例により任意のサブセクションの外側の特定の
メモリアドレスへのアクセス要求を検出するアボート信
号発生器が提供される。
【００２９】サブセクションの可変サイズによりアドレ
ス空間のさまざまな部分がさまざまな構成において未定
義とされる場合には、前記メインセクションビットが前
記特定のメモリアドレスの最上位ビットとなり前記サブ
セクションビットは前記特定のメモリアドレスの下位ビ
ットとなる実施例とされ、前記メインセクションビット
および前記サブセクションビット間の前記特定メモリア
ドレスの任意のビットが設定されると前記アボート信号
発生器によりアボート信号が発生される。
【００３０】ワイドなアドレスバスを有するプロセッサ
内の大量のアドレス空間により１つ以上のメインセクシ
ョンがリザーブされるシステムが提供される。このよう
なシステムでは、前記特定のメモリアドレスがリザーブ
されたメインセクション内にある場合に前記アボート信
号発生器がアボート信号を発生することが望ましい。
【００３１】メモリマネジメントコントローラにより利
用されるアクセスコントロールパラメータは多くの形式
をとることができる。特に好ましいコントロールパラメ
ータはライト要求をライトバッファ内にバッファできる
かどうかを示すフラグ、ライト要求をキャッシュメモリ
へ書き込むことができるかどうかを示すフラグ、および
所与のサブセクションへ特定タイプのアクセスを行うの
にどのプロセッサ動作モードを許可すべきかを示すフラ
グを含んでいる。
【００３２】本発明は個別回路部品として実現すること
ができる。しかし、前記したように、本発明は集積回路
を含む実施例に使用するのに特に適している。このよう
な実施例では、従来のメモリマネジメントユニットに較
べて回路面積の節減が非常に著しい。
【００３３】本発明のもう１つの局面によりデータ処理
方法が提供され、該方法は、（ｉ）データメモリのアド
レス空間内の各メモリアドレスにデータ語を記憶し、
（ｉｉ）前記データメモリ内の特定のメモリアドレスに
記憶されたデータ語へのアクセス要求を発生し、（ｉｉ
ｉ）メモリマネジメントコントローラにより前記アクセ
ス要求の処理を制御する、ステップを含み、（ｉｖ）前
記メモリマネジメントコントローラにより前記アドレス
空間は複数の固定サイズメインセクションへ分割され、
各メインセクションは固定数のサブセクションを含みサ
ブセクションサイズはメインセクション内で一定であっ
て各メインセクションに対して独立に設定され、（ｖ）
前記メモリマネジメントコントローラにより各サブセク
ションについて１つ以上のアクセスコントロールパラメ
ータが記憶され、サブセクションに対する前記アクセス
コントロールパラメータは前記メモリマネジメントコン
トローラにより使用されて前記サブセクション内の特定
のメモリアドレスへのアクセス要求の処理が制御され
る。
【００３４】
【発明の実施の形態】図１に３２ビットシステムに対す
るアドレス空間マップを示す。アドレス空間は８つの等
サイズメインセクションすなわちチャンクへ分割され
る。８つのチャンクはＣｈｕｎｋ０からＣｈｕｎｋ７ま
でである。本実施例では奇数番のチャンクはリザーブさ
れる。最上位メインセクション（Ｃｈｕｎｋ０）はメモ
リアドレス００００００００から１ＦＦＦＦＦＦＦ（１
６進）までである、すなわち、３２Ｍバイトである。
【００３５】各チャンクは１６のサブセクションすなわ
ちグレインを含んでいる。グレインサイズはチャンク間
で変動することがある、すなわちＣｈｕｎｋ０は２５６
バイトの各グレインを含むことができ、Ｃｈｕｎｋ２は
１Ｍバイトのグレインを含んでいる。グレインはチャン
ク内の最下位アドレスから上へ連続的に伸びている。最
上位グレインの頂部境界はそのチャンクのグレインサイ
ズに従って位置が変動する。頂部グレインの最上位境界
とチャンク内の最上位アドレス間のアドレス空間エリア
は未使用かつ未保護である。
【００３６】図２にＣｈｕｎｋ０を２つの代替構成で示
し、１つは２５６バイトグレインでありもう１つは１ｋ
バイトグレインである。２５６バイトグレインの場合に
は、最下位グレインはアドレス００００００００から０
０００００ＦＦまでである。他のグレインはメモリ位置
０００００ＦＦＦにおける最上位グレインの最上位アド
レスまで連続的に続く。このグレインサイズはここに記
載する特定実施例によりサポートされる最小グレインサ
イズである。他の実施例ではより小さいグレインサイズ
が可能である。小さいグレインサイズは入出力アドレス
空間に対処するメモリもしくは小型オンチップランダム
アクセスメモリのチャンクに適切である。
【００３７】図２には各々が１ｋバイトのグレインサイ
ズを有するグレインにより構成されたＣｈｕｎｋ０であ
るアドレス空間の同じメインセクションも示されてい
る。この構成では、最下位グレインはアドレス００００
００００から０００００３ＦＦまでである。最上グレイ
ン内の最上位アドレスはメモリアドレス００００３ＦＦ
Ｆである。アドレス空間の００００４０００および１Ｆ
ＦＦＦＦＦＦ間のエリアは未使用かつ未保護である。
【００３８】図３にメモリマネジメントユニットの一部
を示す。全体機能レベルにおいて、メモリマネジメント
ユニットは特定のアドレスｖａ［３１：０］を受信し当
該アクセスがバッファ可能か、キャッシュ可能か、もし
くはアボートすべきか、を示す信号をそのアドレスへ戻
す。これを達成するために、メモリマネジメントユニッ
トはデータ処理システムの状態を示すいくつかの入力も
要求しこのような状態変数に依存する適切な出力を発生
する。
【００３９】仮想アドレスｖａ［３１：２９］の最上位
３ビットにより仮想アドレスのあるチャンクが指定され
る。これらの３ビットは有効なチャンクのいずれがアク
セスされているかを示す４ビット出力もしくは３ビット
が図１に示すアドレス空間の１つのリザーブされたセク
ション内のアドレスを示す場合のチャンクアボート信号
を発生するように働くチャンクデコーダ１０へ入力され
る。有効なチャンクがアクセスされているものとする
と、チャンクデコーダ１０から出力されるビットの１つ
がハイとなる。これにより各々がそのチャンクに対する
グレインサイズを示す３ビットコードを記憶する４つの
チャンクレジスタ１２の中の１つが選定される。選定さ
れたチャンクレジスタ１２に記憶されている３ビットコ
ードはグレインデコーダ１４へ通される。
【００４０】グレインデコーダ１４はアクセスされるチ
ャンクのグレインサイズを指定するその３ビット入力を
取り込んでマッピングしその出力である８ビットライン
の１つをロー値となるように制御する。グレインデコー
ダ１４からの残りの７ビットライン出力はハイのままで
ある。さまざまな３ビットチャンクレジスタコードをそ
の対応するグレインサイズと共に表１に示す。
【００４１】
【表１】
【００４２】グレインデコーダ１４からの出力はバレル
シフタ１６へ送られる。ロー値を有するグレインデコー
ダ１４からのビットライン出力は当該ビットラインに一
緒に接続されたゲートを有するバレルシフタ１６内の４
個の電界効果型トランジスタをオン（すなわち、導電）
とする。特定アドレスｖａ［２５：８］の１８ビットが
入力としてバレルシフタ１６へ送られる。バレルシフタ
１６はこれらの１８ビットの中から４ビットを出力とし
て選定する。どの４ビットを選定するかはグレインデコ
ーダ１４からのどのビット出力がローであるかによって
決まる。
【００４３】表１にグレインサイズが記載されており、
選定される４ビットはアクセスされるアドレスに対する
グレイン番号（Ｇｒａｉｎ＃）を表す。２５６バイトの
グレインサイズについて考える。この場合、１６のグレ
インにより占有される各チャンク内のアドレス空間はア
ドレスビットｖａ［１１：０］に対応するものである。
これらのアドレスビットのうち、４ビットｖａ［１１：
８］は１６グレインのうちアドレスがその中にあるもの
を表し、８ビットｖａ［７：０］は当該グレイン内の特
定のメモリ位置を表す。したがって、バレルシフタ１６
により４ビットｖａ［１１：８］がグレイン番号として
選定される。
【００４４】前記したオペレーションにより当該アドレ
スを含むチャンクを指定する４ビット出力がチャンクデ
コーダ１０から発生され、当該グレインを与える４ビッ
トグレイン番号がバレルシフタ１６から発生される。し
たがって、メモリアドレス空間内の全てのグレインの中
から、個別のグレインが識別されている。チャンクデコ
ーダ１０からの４ビットおよびバレルシフタ１６からの
４ビットが、１ブロックのグレインレジスタ２０内の６
４個の４ビットレジスタから適切な１個を選定する、レ
ジスタセレクタ１８へ入力される。グレインレジスタブ
ロック２０内の各４ビットレジスタが当該メモリのグレ
インに対するアクセスコントロールパラメータを表す４
ビットデータを記憶している。１ビットはそのグレイン
内のデータがバッファ可能であるかを示し、１ビットは
そのグレイン内のデータがキャッシュ可能であるかを示
し、２ビットａｐ［１：０］はそのグレイン内のデータ
へアクセスするのにシステムがどの動作モードでなけれ
ばならないかを指定するのに使用されるフラグである。
データがキャッシュ可能であるかバッファ可能であるか
を示すフラグはメモリマネジメントユニットから直接出
力される。フラグａｐ［１：０］はモードデコーダ２２
へ送られてさらに処理される。
【００４５】モードデコーダ２２は他にもいくつかのフ
ラグ入力を受信する。チャンクデコーダ１０からのチャ
ンクアボート信号は特定アドレスｖａ［３１：０］がア
ドレス空間のリザーブされたチャンク内にあるかどうか
を示す。フラグｓｐｖはプロセッサが現在スーパーバイ
ザモードで作動しているかどうかを示す。フラグｗＮｒ
はアクセスがリードアクセスであるかライトアクセスで
あるかを示す。フラグｓおよびｒがコプロセッサにより
設定されてモードデコーダ２２への他方の入力の処理方
法を修正する能力がユーザへ提供される。表２にモード
デコーダ２２への入力をモードデコーダからのアボート
信号出力へマッピングする様子を示す。
【００４６】
【表２】
【００４７】表２にはチャンクアボート信号は含まれな
い。このチャンクアボート信号は他の入力から得られる
結果とＯＲされて全体アボート信号出力が発生される。
【００４８】グレインサイズを定義するチャンクレジス
タ１２の内容がコプロセッサの制御の元で汎用システム
データバスＣｄａｔａ［３１：０］を介して設定され
る。グレインサイズはシステム構成の機能でありパワー
アップによるシステムの初期化時のみ設定すればよい。
この機能を実施するコプロセッサを使用すれば主中央処
理装置コアが誤動作中にこれらの値を改変する可能性が
低減される。
【００４９】これに対して、グレインレジスタ２０に記
憶されたアクセスコントロールパラメータは中央処理装
置コアで実行されるプログラム命令によって変化し作動
中にも変化することがある。したがって、グレインレジ
スタ２０内に記憶されるアクセスコントロールパラメー
タは中央処理装置コアの制御の元で汎用データバスＣｄ
ａｔａ［３１：０］を介して設定される。
【００５０】３２ビットメモリアドレス内のビットを使
用してグレインサイズを変える様子を図４に示す。例Ａ
は１ｋバイトグレインの場合を示す。この場合、０−９
ビットはグレイン内のアドレスを表す。１３−１０ビッ
トはグレイン番号を表す、すなわち、図３のバレルシフ
タ１６により選定され出力されるのは１３−１０ビット
である。最上位３ビット、３１−２９ビット、はチャン
ク番号を表す。２８−１４ビットはそのグレインサイズ
を有する各チャンク内のグレイン外側のアドレス空間を
表し未使用未保護アドレス空間である。この未使用未保
護アドレス空間へアクセスしようとする試みは検出され
アボートとなる。
【００５１】図４の例Ｂは１つのグレインが１Ｍバイト
のサイズを有する場合に対応する。この場合、１９−０
ビットはグレインアドレスに対応し２３−２０ビットは
グレイン番号に対応する。チャンク番号はやはり最上位
３ビット、３１−２９ビット、により与えられる。
【００５２】例Ｃは２５６バイトのグレインサイズに対
応する。この場合、７−０ビットがグレインアドレスに
対応し、１１−８ビットがグレイン番号に対応し３１−
２９ビットがチャンク番号に対応する。
【００５３】最後に、例Ｄは４Ｍバイトのグレインサイ
ズに対応する。この場合、グレインアドレスは２１ビッ
トから０ビットまでであり、グレインアドレスは２５−
２２ビットの中にありチャンクアドレスはやはり３１−
２９ビット中にある。４Ｍバイトのグレインサイズは本
実施例でサポートされる最大サイズであるが（表１参
照）、チャンク内のアドレス空間はまだ完全には充填さ
れない。２８−２６ビットは未使用である。
【００５４】図５に図３の回路の動作を示す。この場
合、それぞれ２５６バイト、１ｋバイトおよび２５６ｋ
バイトのグレインサイズを有するチャンク０，２，４，
および６によりメモリが構成される。これはチャンクレ
ジスタ１２内に記憶されたさまざまな３ビットコードを
反映している（表１参照）。
【００５５】本実施例において、アドレス４０００３９
ＢＣ（１６進）へのアクセスが試みられる。このアドレ
ス（ｖａ［３１：２９］）の最上位３ビットは０１０で
ある。これはＣｈｕｎｋ２に対応する。チャンクデコー
ダ１０はこれらの３ビットをデコードして００１の３ビ
ットコードをグレインデコーダ１４へ出力するチャンク
レジスタ１２の中の適切なレジスタへアクセスする。
【００５６】グレインデコーダ１４は３ビットコード０
０１をデコードしてメモリアドレスｖａ［１３：１０］
の４ビットに対応するビットラインをローとする。した
がって、これらの４ビットが全アドレスｖａ［３１：
０］から選別されバレルシフタ１６の出力は４ビットグ
レイン番号１１１０を有するようになる。
【００５７】チャンクデコーダ１０の前記アクションお
よびグレインデコーダ１４とバレルシフタ１６の組合せ
アクションによりチャンク番号およびグレイン番号がレ
ジスタセレクタ１８へ送られその（第２のチャンクに対
応する）第２のバンクからレジスタ番号Ｅ（１６進）が
選出される。選定されたレジスタを黒で示す。次に選定
されたグレインレジスタからの４つのアクセスコントロ
ールパラメータが選定されたグレインレジスタから出力
される。モードデコーダ２２が選定されたグレインレジ
スタからの２ビットａｐ［１：０］を受信し他の入力と
共にデコードしてアボート信号を発生する。キャッシュ
可能およびバッファ可能フラグは選定されたグレインレ
ジスタから直接読み出される。
【００５８】図６にメモリアドレス０００００９１９
（１６進）へのアクセスを示す。このアドレスはＣｈｕ
ｎｋ０内にある。チャンクレジスタはＣｈｕｎｋ０に対
する３ビットグレインサイズコード０００を保持してい
る。これはグレインデコーダ１４によりデコードされて
バレルシフタ１６がｖａ［１１：８］ビットをグレイン
番号として選定するようにされる。この場合、グレイン
番号の４ビットは１００１である。レジスタセレクタ１
８はチャンク仕様およびグレイン仕様に応答して第１バ
ンクの１６個のレジスタの中のＣｈｕｎｋ０に対応する
レジスタ９を選定する。
【００５９】図７にアドレス８３０ＣＥ０６Ａへのアク
セスを示す。このアドレスはＣｈｕｎｋ４内にある。Ｃ
ｈｕｎｋ４は４Ｍバイトのグレインサイズを有してい
る。このグレインサイズはグレインデコーダ１４へ送ら
れる３ビットコード１１１により表される。グレインデ
コーダ１４およびバレルシフタ１６はグレイン番号を表
す４ビットｖａ［２５：２２］を一緒に選定する。これ
らのビットは１１００である。したがって、グレイン番
号およびチャンクによりグレインレジスタ２０の第３バ
ンクからグレインレジスタＣ（１６進）が選定される。
【００６０】最後に、図８にアドレスＣ００７８ＡＦ５
へのメモリアクセスを示す。このアドレスはＣｈｕｎｋ
６内にある。Ｃｈｕｎｋ６のグレインサイズは２５６ｋ
バイトである。したがって、グレイン番号はｖａ［２
１：１８］ビット、すなわち０００１、として選定され
る。１グレイン以内ではしたがって、グレインレジスタ
２０の第４バンクが選定される。
【００６１】図９に集積回路２４を示す。集積回路２４
は中央処理装置コア２６、メモリマネジメントユニット
２８、内部データキャッシュ３０、ライトバッファ３２
およびコプロセッサ３４を含んでいる。これらの機能ユ
ニットはデータバスＣｄａｔａ［３１：０］、仮想アド
レスバスｖａ［３１：０］および物理的アドレスバスｐ
ａ［３１：０］により連結されている。中央処理装置コ
ア２６は仮想アドレスｖａ［３１：０］をメモリマネジ
メントユニット２８へ通す。メモリマネジメントユニッ
トは図３、図５、図６、図７および図８に関して検討し
たように仮想アドレスｖａ［３１：０］を分析する。こ
の分析に応答して、メモリマネジメントユニット２８は
キャッシュ可能信号Ｃ、バッファ可能信号Ｂおよびアボ
ート信号Ａを出力する。キャッシュ可能信号Ｃは内部デ
ータキャッシュ３０へ通される。バッファ可能信号Ｂは
ライトバッファ３２へ通される。３つの信号は全て中央
処理装置コア２６へ通される。
【００６２】コプロセッサ３４はデータバスＣｄａｔａ
［３１：０］に接続されていて通常のコプレッシング機
能を実施しさらに初期化されるとシステムのグレインサ
イズ指定コードをチャンクレジスタ１２へ書き込むこと
ができるようにされる。
【００６３】図３に示すチャンクデコーダのチャンクア
ボート信号を発生するアクションにより実現されないチ
ャンクへのメモリアクセスの試みが検出されアボートさ
れる。
【００６４】メモリマネジメントユニット２８は仮想ア
ドレスの実アドレスへのマッピングも行う。
【００６５】図１０に有効チャンク内のグレインの最上
位アドレスとそのチャンクの頂部間のメモリアドレスへ
のメモリアクセスの試みを検出する機構を示す。このよ
うなメモリアクセスはグレイン番号の頂部とチャンク番
号の底部間で少なくとも１つのビットがハイであるメモ
リアドレスへのアクセスに対応する。チャンク番号の底
部は常にｖａ［２８］ビットでありグレインアドレスの
頂部は（２５６バイトグレインに対する）ｖａ［１２］
ビットから（４Ｍバイトグレインに対する）ｖａ［２
６］ビットの間で２ビットステップ変化する。これらの
任意のビットの設定をＯＲゲート３６により検出するこ
とができる。各ビットはブランキング回路３８を介して
ＯＲゲート３６へ送られる。現在検出されたグレインデ
コーダ１４からのグレインサイズに応答して、これらの
各ブランキング回路３８は１６のグレイン内の有効なグ
レインアドレスビットに対応するビットの通過を阻止す
る。グレインアドレス空間の頂部よりも上のビットだけ
がＯＲゲート３６へ通すことを許される。これらのビッ
トのいずれかが設定されると、アボート信号が発生され
る。このアボート信号はチャンクデコーダ１０からのチ
ャンクアボート信号およびモードデコーダ２２からの任
意のアボート信号と共にＯＲされて複合アボート信号が
発生される。
【００６６】添付図を参照して本発明の実施例について
詳細に説明してきたが、本発明はこれらの精密な実施例
に限定はされず、当業者ならば特許請求の範囲に明記さ
れた本発明の範囲および精神を逸脱することなくさまざ
まな変更および修正が可能であると思われる。
【図面の簡単な説明】
【図１】３２ビットアドレス空間のメモリマップを示す
図。
【図２】サイズの異なるサブセクションを有するアドレ
ス空間のメインセクションを示す図。
【図３】メモリマネジメントユニットの一部を示す図。
【図４】サイズの異なるサブセクションに対するアドレ
ス内のビット空間の配分を示す図。
【図５】サイズの異なるサブセクションを含むメインセ
クションを有する図３のシステムの動作を示す図。
【図６】サイズの異なるサブセクションを含むメインセ
クションを有する図３のシステムの動作を示す図。
【図７】サイズの異なるサブセクションを含むメインセ
クションを有する図３のシステムの動作を示す図。
【図８】サイズの異なるサブセクションを含むメインセ
クションを有する図３のシステムの動作を示す図。
【図９】メモリマネジメントユニットを含むさまざまな
機能ユニットを有する集積回路を示す図。
【図１０】メインセクション内の最上位サブセクション
よりも上のアドレス空間のエリアへの有効なメモリアク
セスの試みを検出する機構を示す図。
【符号の説明】
１０ チャンクデコーダ １２ チャンクレジスタ １４ グレインデコーダ １６ バレルシフタ １８ レジスタセレクタ ２０ グレインレジスタ ２４ モードデコーダ ２６ 中央処理装置コア ２８ メモリマネジメントユニット ３０ 内部データキャッシュ ３２ ライトバッファ ３４ コプロセッサ ３６ ＯＲゲート ３８ ブランキング回路

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 データ処理装置であって、 （イ）データメモリのアドレス空間内の各メモリアドレ
    スにデータ語を記憶するデータメモリと、 （ロ）前記データメモリ内の特定のメモリアドレスに記
    憶されたデータ語へのアクセス要求を発生する手段と、 （ハ）前記アクセス要求の処理を制御するメモリマネジ
    メントコントローラと、 を具備し、 （ニ）前記メモリマネジメントコントローラは前記アド
    レス空間を複数の固定サイズメインセクションへ分割
    し、各メインセクションが固定数のサブセクションを含
    みサブセクションのサイズはメインセクション内で一定
    であって各メインセクションについて独立に設定され、 （ホ）前記メモリマネジメントコントローラは各サブセ
    クションについて１つ以上のアクセスコントロールパラ
    メータを記憶しており、サブセクションに対する前記ア
    クセスコントロールパラメータは前記メモリマネジメン
    トコントローラにより使用されて前記サブセクション内
    の特定のメモリアドレスへのアクセス要求の処理が制御
    される、データ処理装置。
  2. 【請求項２】 請求項１記載の装置であって、該装置は
    各々が各メインセクションのサブセクションサイズを定
    義するデータを記憶する複数のメインセクションレジス
    タを具備する、データ処理装置。
  3. 【請求項３】 請求項１記載の装置であって、前記アク
    セス要求発生装置は中央処理装置コアを具備する、デー
    タ処理装置。
  4. 【請求項４】 請求項２記載の装置であって、サブセク
    ションサイズを定義する前記データはプログラム命令制
    御の元で前記メインセクションレジスタへ書き込まれ
    る、データ処理装置。
  5. 【請求項５】 請求項４記載の装置であって、前記中央
    処理装置コアとのコプロセッサを具備し、前記メインセ
    クションレジスタは前記コプロセッサにより実行される
    プログラム命令の元で書き込まれる、データ処理装置。
  6. 【請求項６】 請求項１記載の装置であって、前記特定
    のメモリアドレス内の固定位置を有する１つ以上のメイ
    ンセクションビットにより前記特定のメモリアドレスを
    含むメインセクションが定義される、データ処理装置。
  7. 【請求項７】 請求項１記載の装置であって、前記特定
    のメモリアドレス内の可変位置を有する１つ以上のサブ
    セクションビットにより前記特定のメモリアドレスを含
    むサブセクションが定義される、データ処理装置。
  8. 【請求項８】 請求項７記載の装置であって、該装置は
    前記特定のメモリアドレスを含むメインセクションに対
    するサブセクションに従って前記特定のメモリアドレス
    内からデコードする前記サブセクションを選定するバレ
    ルシフタを具備する、データ処理装置。
  9. 【請求項９】 請求項１記載の装置であって、該装置は
    各々が各サブセクションに対する前記１つ以上のアクセ
    スコントロールパラメータを記憶する複数のサブセクシ
    ョンレジスタを具備する、データ処理装置。
  10. 【請求項１０】 請求項９記載の装置であって、前記１
    つ以上のアクセスコントロールパラメータはプログラム
    命令制御の元で前記サブセクションレジスタへ書き込ま
    れる、データ処理装置。
  11. 【請求項１１】 請求項１０記載の装置であって、前記
    アクセス要求発生手段は中央処理装置コアを具備し、前
    記サブセクションレジスタは前記中央処理装置コアによ
    り実行されるプログラム命令の制御の元で書き込まれ
    る、データ処理装置。
  12. 【請求項１２】 請求項９記載の装置であって、前記特
    定のメモリアドレス内の固定位置を有する１つ以上のメ
    インセクションビットにより前記特定のメモリアドレス
    を含むメインセクションが定義され、前記特定のメモリ
    アドレス内の可変位置を有する１つ以上のサブセクショ
    ンビットにより前記特定のメモリアドレスを含むサブセ
    クションが定義され、前記サブセクションレジスタは前
    記メインセクションビットおよび前記サブセクションビ
    ットに応答して前記特定のメモリアドレスに対する前記
    アクセスコントロールパラメータを読み取るようにアド
    レスされる、データ処理装置。
  13. 【請求項１３】 請求項１記載の装置であって、該装置
    は任意のサブセクションの外側の特定のメモリアドレス
    へのアクセス要求を検出するアボート信号発生器を具備
    する、データ処理装置。
  14. 【請求項１４】 請求項１３記載の装置であって、前記
    特定のメモリアドレス内の固定位置を有する１つ以上の
    メインセクションビットにより前記特定のメモリアドレ
    スを含むメインセクションが定義され、前記特定のメモ
    リアドレス内の可変位置を有する１つ以上のサブセクシ
    ョンビットにより前記特定のメモリアドレスを含むサブ
    セクションが定義され、前記メインセクションビットは
    前記特定のメモリアドレスの最上位ビットであり前記サ
    ブセクションビットは前記特定のメモリアドレスの下位
    ビットであり、前記アボート信号発生器は前記メインセ
    クションビットと前記サブセクションビットとの間の前
    記特定のメモリアドレスの任意のビットがセットされる
    場合にアボート信号を発生する、データ処理装置。
  15. 【請求項１５】 請求項１３記載の装置であって、１つ
    以上のメインセクションがリザーブされ、前記アボート
    信号発生器は前記特定のメモリアドレスがリザーブされ
    たメインセクション内にある場合にアボート信号を発生
    する、データ処理装置。
  16. 【請求項１６】 請求項１記載の装置であって、該装置
    はライトバッファを具備し、前記１つ以上のアクセスコ
    ントロールパラメータは前記ライトバッファを経由して
    前記特定のメモリアドレスへのライト要求を送ることが
    できるかを示すフラグを含む、データ処理装置。
  17. 【請求項１７】 請求項１記載の装置であって、該装置
    はキャッシュメモリを具備し、前記１つ以上のアクセス
    コントロールパラメータは前記特定のメモリアドレスへ
    のライト要求を前記キャッシュメモリ書き込むことがで
    きるかを示すフラグを含む、データ処理装置。
  18. 【請求項１８】 請求項１記載の装置であって、前記１
    つ以上のアクセスコントロールパラメータは１つ以上の
    フラグを含みそれらは前記装置の現在の処理モードを示
    す１つ以上のモードビットと論理的に結合して前記アク
    セス要求の進行を許可すべきかを決定する、データ処理
    装置。
  19. 【請求項１９】 請求項１記載の装置であって、前記装
    置は集積回路である、データ処理装置。
  20. 【請求項２０】 データ処理方法であって、該方法は、 （イ）データメモリのアドレス空間内の各メモリアドレ
    スにデータ語を記憶するステップと、 （ロ）前記データメモリ内の特定のメモリアドレスに記
    憶されたデータ語へのアクセス要求を発生するステップ
    と、 （ハ）メモリマネジメントコントローラにより前記アク
    セス要求の処理を制御するステップと、を含み、 （ニ）前記メモリマネジメントコントローラは前記アド
    レス空間を複数の固定サイズメインセクションへ分割
    し、各メインセクションが固定数のサブセクションを含
    みサブセクションのサイズはメインセクション内で一定
    であって各メインセクションに対して独立に設定され、 （ホ）前記メモリマネジメントコントローラは各サブセ
    クションについて１つ以上のアクセスコントロールパラ
    メータを記憶し、サブセクションに対する前記アクセス
    コントロールパラメータは前記メモリマネジメントコン
    トローラにより使用されて前記サブセクション内の特定
    のメモリアドレスへのアクセス要求の進行が制御され
    る、データ処理方法。
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