FR2890200A1 - Procede de configuration d'un espace memoire divise en zones memoire - Google Patents
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Abstract
L'invention concerne un procédé de configuration d'un espace mémoire (MEM), comprenant des étapes de : lecture dans l'espace mémoire (MEM) d'une information de configuration (SZ3), détermination d'une division d'au moins une partie de l'espace mémoire en zones mémoire (Z1-Z4) en fonction de l'information de configuration lue ; et d'attribution à chacune des zones mémoire d'un numéro d'accès (NBK) à utiliser pour accéder à un emplacement de donnée dans la zone mémoire, en combinaison avec une adresse logique de l'emplacement dans la zone mémoire. Application de l'invention aux puces RFID.
Description
PROCEDE DE CONFIGURATION D'UN ESPACE MEMOIRE
DIVISE EN ZONES MEMOIRE
La présente invention concerne les circuits intégrés comportant une unité de traitement et un espace mémoire, c'est-à-dire une ou plusieurs mémoires adressables par l'unité de traitement.
La présente invention concerne en particulier les puces RFID (RadioFrequency IDenti.fication tag). De telles puces comprennent généralement des circuits d'émission et de réception de signaux radioélectriques modulés pour échanger des données avec un lecteur, un circuit d'alimentation électrique pour générer à partir de signaux radioélectriques reçus une tension d'alimentation du circuit intégré, une unité de traitement, et un espace mémoire comprenant une mémoire non volatile, par exemple du type EEPROM.
Dans certaines applications, l'espace mémoire d'une telle puce est divisé en zones mémoire (memory banks) réservées chacune à des fonctions particulières. Chacune des zones mémoire est associée à un numéro d'accès à utiliser pour accéder à un emplacement de donnée dans la zone mémoire, en combinaison avec une adresse logique de l'emplacement dans la zone mémoire.
Lorsqu'un certain niveau de sécurité est requis, les zones mémoire peuvent être individuellement verrouillées (c'est-à-dire rendues inaccessibles) en lecture et/ou en écriture. Cette disposition permet à différents acteurs d'intervenir séparément dans le processus de fabrication, de personnalisation, d'adaptation à une application particulière et d'utilisation de la puce, tout en offrant une protection contre des opérations frauduleuses.
Le mode d'adressage de l'espace mémoire par zones mémoire implique un décodage d'adresse particulier pour convertir une adresse logique associée à un numéro de zone mémoire en une adresse physique susceptible d'être traitée par la mémoire. En effet, un tel décodage dépend à la fois du nombre de zones mémoire, de la position et de la taille de chacune de celles-ci. Or pour des raisons d'économie et de vitesse d'exécution, le décodage d'adresse est généralement réalisé par une logique câblée. Il en résulte que la configuration de l'espace mémoire d'une puce est généralement figée.
La présente invention a pour objet de rendre configurable l'espace mémoire d'un circuit intégré, en fonction d'une information de configuration modifiable 15 dynamiquement.
Cet objectif est atteint par la prévision d'un procédé de configuration d'un espace mémoire, comprenant des étapes de définition de zones mémoire dans l'espace mémoire, et d'attribution d'un numéro d'accès à chacune des zones mémoire, le numéro d'accès étant à utiliser pour adresser un emplacement de donnée dans la zone mémoire, en combinaison avec une adresse logique de l'emplacement dans la zone mémoire.
Selon l'invention, le procédé comprend des étapes de lecture dans l'espace mémoire d'une information de configuration, et de détermination d'une division d'au moins une partie de l'espace mémoire en zones mémoire en fonction de l'information de configuration.
Selon un mode de réalisation de l'invention, le procédé comprend une étape de détermination d'un paramètre de configuration de l'espace mémoire en fonction de l'information de configuration, le paramètre de configuration étant utilisé pour déterminer une adresse physique d'un l'emplacement à accéder dans l'espace mémoire, en fonction d'un numéro de zone mémoire et d'une adresse logique de l'emplacement dans la zone mémoire.
Selon un mode de réalisation de l'invention, l'information de configuration définit la taille et/ou la 5 position d'une zone mémoire et est mémorisée dans la zone mémoire.
Selon un mode de réalisation de l'invention, l'information de configuration définit la taille d'au moins une zone mémoire, le paramètre de configuration résultant d'une comparaison de la taille de la zone mémoire à une valeur de seuil.
Selon un mode de réalisation de l'invention, le paramètre de configuration indique si une région de l'espace mémoire comprend une ou deux zones mémoire.
L'invention concerne également un procédé d'accès à un emplacement d'un espace mémoire comprenant des zones mémoire, chacune des zones mémoire étant associée à un numéro d'accès, le procédé d'accès comprenant une étape de réception d'un numéro de zone mémoire et d'une adresse logique d'un emplacement à accéder dans la zone mémoire correspondant au numéro de zone mémoire reçu.
Selon l'invention, l'espace mémoire est configuré conformément au procédé de configuration défini ci-avant, le procédé d'accès comprenant des étapes consistant à : - vérifier en fonction de l'information de configuration si le numéro de zone mémoire reçu existe, - si le numéro de zone mémoire existe, vérifier en fonction de l'information de configuration si l'adresse logique reçue appartient à la zone mémoire correspondant au numéro de zone mémoire reçu, et - si l'adresse logique de l'emplacement appartient à la zone mémoire, déterminer l'adresse physique de l'emplacement dans l'espace mémoire en fonction du numéro de zone mémoire, de l'adresse logique de l'emplacement dans la zone mémoire et de l'information de configuration, et accéder à l'emplacement.
Selon un mode de réalisation de l'invention, le procédé d'accès comprend des étapes de lecture dans une zone mémoire d'un paramètre de verrouillage d'une zone mémoire à accéder, et d'accès à un emplacement dans la zone mémoire accédée uniquement si celle-ci n'est pas verrouillée.
L'invention concerne également un dispositif d'accès à un espace mémoire comprenant des zones mémoire, chacune des zones mémoire étant associée à un numéro d'accès à utiliser pour accéder à un emplacement de donnée dans la zone mémoire, en combinaison avec une adresse logique de l'emplacement dans la zone mémoire.
Selon l'invention, le dispositif d'accès comprend des moyens pour lire une information de configuration stockée dans l'espace mémoire, et des moyens pour déterminer une division d'au moins une partie de l'espace mémoire en zones mémoire en fonction de l'information de configuration.
Selon un mode de réalisation de l'invention, le dispositif d'accès comprend des moyens pour déterminer un paramètre de configuration de l'espace mémoire en fonction de l'information de configuration, le paramètre de configuration étant utilisé pour déterminer une adresse physique d'un l'emplacement à accéder dans l'espace mémoire, en fonction d'un numéro de zone mémoire et d'une adresse logique de l'emplacement dans la zone mémoire.
Selon un mode de réalisation de l'invention, le dispositif d'accès comprend: - des moyens pour vérifier en fonction de l'information de configuration si un numéro de zone mémoire reçu existe, des moyens pour vérifier en fonction de l'information de configuration si une adresse logique reçue appartient à la zone mémoire correspondant à un numéro de zone mémoire reçu, et des moyens pour déterminer une adresse physique d'un emplacement dans l'espace mémoire en fonction d'un numéro de zone mémoire, d'une adresse logique de l'emplacement dans la zone mémoire et de l'information de configuration.
Selon un mode de réalisation de l'invention, le dispositif d'accès comprend des moyens pour lire dans l'espace mémoire des informations de verrouillage des zones mémoire, et des moyens pour accéder à un emplacement d'une zone mémoire uniquement si la zone mémoire n'est pas verrouillée d'après les informations de verrouillage.
L'invention concerne également un circuit intégré comprenant un dispositif d'accès tel que défini ci-avant.
Selon un mode de réalisation de l'invention, le circuit intégré comprend des circuits d'émission et de réception de signaux radioélectriques modulés, un circuit d'alimentation électrique pour générer à partir de signaux radioélectriques reçus une tension d'alimentation du circuit intégré, une unité de traitement et un espace mémoire comprenant une mémoire non volatile divisée en zones mémoire.
Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante d'un mode de réalisation préféré de l'invention, faite à titre non limitatif en relation avec les figures jointes parmi lesquelles - la figure 1 représente sous la forme de blocs un circuit intégré de type puce RFID - la figure 2 représente sous la forme de blocs un dispositif de décodage d'adresse couplé à une mémoire du circuit intégré illustré sur la figure 1; - la figure 3 illustre des configurations de l'espace mémoire du circuit intégré représenté sur la figure 1; - la figure 4 est un organigramme illustrant un procédé de configuration d'espace mémoire, selon l'invention.
- la figure 5 est un organigramme illustrant un procédé de décodage d'adresse, selon l'invention.
La figure 1 représente un circuit intégré IC comprenant une unité de traitement CPU couplée à une mémoire MEM. L'unité de traitement communique avec un lecteur externe RD couplé à une antenne 2, à l'aide d'une antenne 1 connectée à un étage radio-fréquence RFST.
L'étage RFST est connecté à un démodulateur DEM et à un modulateur MOD. Le démodulateur est connecté à un décodeur DEC qui fournit à l'unité de traitement CPU des données reçues et démodulées. Le modulateur module des données fournies par l'unité de traitement et applique les données modulées à l'étage RFST en vue de leur émission vers le lecteur RD.
Par ailleurs, l'étage RFST produit à partir d'un champ radioélectrique rayonné par le lecteur RD, une tension continue Vcc pour alimenter le circuit intégré IC. Le circuit intégré IC comprend également un générateur de signal d'horloge CKGEN qui cadence le décodeur DEC.
La transmission de données entre le circuit intégré IC et le lecteur RD est par exemple effectuée à l'aide d'une modulation ASK (Amplitude Shift Keying) ou PSK (Phase Shift Keying). Le démodulateur DEM fournit au décodeur un signal dont la forme correspond à l'enveloppe du signal reçu. Le décodeur échantillonne ce signal pour obtenir un signal binaire contenant les données reçues.
L'unité de traitement CPU est par exemple réalisée en logique câblée. La mémoire MEM est par exemple une mémoire de type EEPROM (Electrically Erasable Programmable Read Only Memory) à un seul circuit de lecture. L'unité de traitement est connectée à la mémoire par des bus d'adresse et de donnée, permettant de transmettre une adresse physique PAD à accéder et un mot w à mémoriser ou lu dans la mémoire à l'adresse physique.
La figure 2 représente la mémoire MEM et une fonction de décodage d'adresse ADEC de l'unité de traitement CPU. Sur cette figure, le décodeur d'adresse ADEC fournit à la mémoire une adresse physique PAD d'un emplacement à accéder et un mot W à écrire et reçoit de celle-ci la valeur d'un bit b lu dans la mémoire.
La mémoire comprend un plan mémoire MA dans laquelle sont agencées des cellules mémoire MC, un décodeur de ligne RDEC, un décodeur de colonne CDEC et un circuit de lecture (sense amplifier) SA. La mémoire mémorise des mots binaires ne pouvant donc être lus que séquentiellement bit par bit par le circuit de lecture.
Les cellules mémoire MC sont agencées dans le plan mémoire en lignes de mot Ri, i étant un nombre entier compris entre 0 et n. Les cellules mémoire sont également agencées en colonnes de bit Ck transversales aux lignes de mot, k étant un nombre entier compris entre 0 et p. Chaque colonne de bit comporte donc n+l cellules mémoire, et chaque ligne de mot, p+l cellules mémoire.
Chaque ligne de mot Ri comprend une ligne de sélection SELi connectée au décodeur de ligne RDEC, ainsi qu'aux cellules mémoire de la ligne de mot. Chaque colonne de bit Ck comprend une ligne bit BLk connectée aux cellules mémoire MC de la colonne de bit. Chaque ligne de bit est connectée au drain d'un transistor de sélection ST et à un verrou LT. La grille du transistor de sélection ST et le verrou LT de chaque colonne sont commandés par le décodeur de colonne CDEC par l'intermédiaire d'une ligne de sélection de colonne SCk. Les sources des transistors ST sont connectées à l'entrée du circuit de lecture SA.
Les bits de poids fort ADh d'une adresse physique PAD transmise par le décodeur d'adresse ADEC sont appliqués au décodeur de ligne RDEC. Les bits de poids faible AD1 de cette adresse physique sont appliqués au décodeur de colonne CDEC. Les bits de poids fort ADh d'une adresse physique permettent d'adresser dans la mémoire un mot de p+l bits, tandis que les bits de poids faible AD1 donnent accès à chacun des bits de ce mot.
La sélection d'une cellule mémoire appartenant à la ligne de mot Ri et à la colonne de bit Ck est effectuée en appliquant des tensions prédéfinies sur la ligne de sélection SELi de la ligne de mot, et sur la ligne de sélection de colonne SCk de la colonne de bit. En programmation, une tension de programmation est appliquée par les verrous LT aux lignes de bit BLk correspondant aux bits à 1 du mot W appliqué en entrée de la mémoire, les cellules mémoire de la ligne de mot Ri à programmer étant sélectionnées. En effacement, une tension d'effacement est appliquée aux cellules mémoire à effacer. En lecture, la sélection d'une colonne de bit Ck a pour effet de débloquer le transistor ST et donc de connecter au circuit de lecture SA la ligne de bit BLk connectée à la cellule mémoire sélectionnée par la ligne de sélection SELi. La sortie du circuit de lecture SA fournit en sortie de la mémoire la valeur d'un bit b mémorisé par la cellule mémoire MC sélectionnée, c'est-à-dire un signal binaire représentatif de l'état programmé ou effacé de la cellule mémoire.
Le décodeur d'adresse reçoit des autres fonctions de l'unité de traitement CPU un numéro de zone mémoire NBK associé à une adresse logique LAD, un signal de sélection d'écriture ou de lecture RW dans la mémoire, et le cas échéant, un mot W à écrire dans la mémoire. Il fournit en réponse un signal d'état de verrouillage LCK, et un signal d'état d'erreur d'accès ER, et éventuellement un mot W qu'il a reconstitué à partir de la lecture séquentielle de tous les bits formant le mot dans la mémoire.
Sur la figure 3, la mémoire MEM est divisée en zones mémoire selon une première configuration CFG1. Dans l'exemple illustré par la figure 3, la configuration CFG1 définit dans la mémoire trois zones mémoire Zl-Z3 numérotées en binaire de 00 à 10. Les zones mémoire n'ont pas nécessairement la même taille. En outre, l'ordre de numérotation des zones mémoire ne correspond pas nécessairement à l'ordre physique des zones mémoire dans la mémoire. Ainsi, dans l'exemple de la figure 3, la zone Z3 numérotée 10 est située entre la zone Z1 numérotée 00 et la zone Z2 numérotée 01.
Chaque zone mémoire peut être verrouillée individuellement, soit en lecture, soit en écriture, soit à la fois en lecture et en écriture. Si une zone mémoire est verrouillée en lecture ou en écriture, son accès en lecture ou en écriture depuis l'extérieur du circuit intégré IC est interdit. L'état de verrouillage de chaque zone mémoire est mémorisé sous la forme d'un paramètre de verrouillage LKB dans l'une des zones Zl-Z3, par exemple dans la zone Zl.
Un emplacement de la mémoire MEM est adressé par l'unité de traitement CPU en fournissant au décodeur d'adresse ADEC un numéro de zone mémoire NBK associé à une adresse logique LAD de l'emplacement dans la zone mémoire correspondant au numéro NBK. A partir de ce numéro de zone mémoire et de cette adresse logique, le décodeur d'adresse détermine l'adresse physique PAD de l'emplacement à accéder dans la mémoire. Le décodeur d'adresse vérifie également que le numéro de zone mémoire correspond à une zone mémoire existante dans la mémoire MEM et que l'adresse logique se trouve dans la zone mémoire définie par le numéro NBK fourni en association.
Si l'adresse logique associée au numéro de zone mémoire ne correspond pas à une adresse physique, le décodeur d'adresse fournit un signal d'erreur ER.
Par ailleurs, à chaque accès à un emplacement d'une zone mémoire, le décodeur d'adresse lit le paramètre de verrouillage LKB de la zone mémoire, et fournit en sortie la valeur de ce paramètre en tant que signal d'état de verrouillage LCK. L'unité de traitement CPU peut alors vérifier si le mode d'accès (en lecture ou écriture) est autorisé. Ce mode d'accès est défini par un signal RW appliqué au décodeur d'adresse ADEC et à la mémoire MEM.
Selon l'invention, la mémoire MEM peut être divisée en zones mémoire selon d'autres configurations telles que la configuration CFG2 illustrée sur la figure 3. La configuration CFG2 comporte quatre zones mémoire Zl- Z4 numérotées en binaire de 00 à 11. Les deux premières zones mémoire Z1 et Z2 de la seconde configuration CFG2 sont identiques aux deux premières zones mémoire Zl et Z2 de la première configuration CFG1. La zone Z3 dans la première configuration est divisée dans la seconde configuration en deux zones mémoire Z3, Z4.
La sélection de l'une ou l'autre de ces configurations est effectuée en fonction d'une information de configuration SZ3 qui est mémorisée dans la zone mémoire Z3 dans l'exemple de la figure 3. Cette information de configuration représente par exemple la taille de la zone mémoire Z3 donnée en nombre de mots. Si la valeur de cette information de configuration est supérieure à une valeur de seuil S, la première configuration CGF1 à trois zones mémoire est sélectionnée. Dans le cas contraire, la seconde configuration CFG2 est sélectionnée. La valeur de seuil est par exemple égale à la moitié de la région de la mémoire MEM non occupée par les zones mémoires Zl et Z2.
Sur la figure 2, la configuration CFG sélectionnée est mémorisée par une bascule FF recevant en entrée le résultat de la comparaison de la taille SZ3 de la zone mémoire Z3 à la valeur de seuil S. La sortie Q de la bascule est connectée à une entrée de configuration du décodeur d'adresse ADEC. La bascule est déclenchée par un signal d'initialisation POR (PowerOn Reset) provenant du circuit intégré CI, appliqué sur une entrée de signal d'horloge. La bascule est réinitialisée à chaque fois que le circuit intégré CI est mis hors tension, c'est-à-dire lorsqu'il est placé hors d'un champ radioélectrique émis par un lecteur RD. Il en résulte qu'une configuration de l'espace mémoire est maintenue tant que la valeur SZ3 n'est pas modifiée dans la zone Z3 et tant que le circuit intégré n'est pas mis hors tension, puis à nouveau mis sous tension.
Un mode de réalisation du décodeur d'adresse consiste à prévoir une fonction de décodage d'adresse pour chaque configuration possible, la sélection de l'une ou l'autre des fonctions de décodage étant effectuée en fonction du paramètre de configuration CFG.
La figure 4 illustre une procédure d'initialisation 10 du circuit intégré CI. Cette procédure comprend les étapes suivantes.
- étape 11: lecture de la taille SZ3 de la zone mémoire Z3, - étape 12: comparaison de la taille SZ3 lue avec la valeur de seuil S, - étape 13: sélection de la première configuration CFG1, et - étape 14: sélection de la seconde configuration CFG2.
Lors de son initialisation, le circuit intégré CI commande au décodeur d'adresse ADEC de lire la taille SZ3 de la zone mémoire Z3 (étape 11). A l'étape suivante 12, le circuit intégré compare la taille lue à la valeur de seuil. Si la taille lue est. supérieure à la valeur de seuil, la première configuration CFG1 est sélectionnée (étape 13). Dans le cas contraire, la seconde configuration CFG2 est sélectionnée (étape 14).
Pour sélectionner une autre configuration, il suffit d'inscrire une autre valeur de taille, dans le champ réservé à la taille de la zone Z3, et de déclencher la procédure d'initialisation 10 pour que cette nouvelle valeur soit prise en compte.
La figure 5 illustre une procédure 20 d'accès à la 15 mémoire MEM qui est exécutée par le décodeur d'adresse ADEC à la réception d'un numéro de zone mémoire NBK et d'une adresse logique LAD. Cette procédure comprend les étapes suivantes.
étape 21: test de l'existence du numéro de zone 20 mémoire NBK reçu, étape 22: test de l'existence de l'adresse logique LAD reçue dans la zone mémoire correspondant au numéro reçu, étape 23: émission d'un signal d'erreur d'adressage ER, étape 24: détermination de l'adresse physique à accéder, et étape 25: accès à l'adresse physique.
A l'étape 21, le décodeur d'adresse AREC vérifie si le numéro de zone mémoire NBK reçu existe, éventuellement à l'aide du paramètre de configuration CFG qui fournit une indication sur le nombre de zones mémoire existantes.
Si le numéro de zone mémoire reçu existe, il exécute l'étape 22 où il vérifie si l'adresse logique LAD reçue se trouve dans la zone mémoire sélectionnée par le numéro NBK reçu. Il utilise à cet effet également le paramètre CFG qui peut fournir une indication sur la taille de la zone mémoire.
Si aux étapes 21 et 22, le numéro NBK ou l'adresse logique LAD reçus ne correspondent pas à une adresse physique de la mémoire MEM, le décodeur d'adresse signale une erreur d'accès ER (étape 23). Si à l'étape 22, l'adresse logique reçue existe, le décodeur d'adresse ADEC exécute l'étape 24 où il détermine l'adresse physique PAD à accéder en fonction du numéro NBK, de l'adresse logique LAD, et éventuellement du paramètre de configuration CFG. A cet effet, il utilise également la taille des zones mémoires situées aux adresses physiques inférieures à celles de la zone mémoire sélectionnée, ou bien l'adresse physique du début de la zone mémoire sélectionnée.
A l'étape suivante 25, le décodeur d'adresse accède à l'emplacement mémoire situé dans la mémoire MEM à l'adresse physique PAD calculée à l'étape précédente, conformément au mode d'accès sélectionné par le signal de sélection d'écriture ou de lecture RW reçu.
Avant de recevoir une commande d'accès à la mémoire, le décodeur d'adresse ADEC peut recevoir une commande de lecture du paramètre de verrouillage LKB d'une zone mémoire, associée à un numéro de zone mémoire NBK, ou bien un ordre de lecture associé au numéro de la zone mémoire et à l'adresse logique où se trouve le paramètre de verrouillage.
Grâce à ces dispositions, la configuration de la mémoire peut être modifiée par une simple modification d'une information de configuration stockée dans la mémoire.
Il apparaîtra clairement à l'homme de l'art que le dispositif selon l'invention est susceptible de diverses variantes. Ainsi, l'invention n'est pas limitée à une sélection entre deux configurations possibles. En effet, il peut être envisagé un découpage de la mémoire MEM variant entre une et n zones mémoires, n étant un nombre entier supérieur à 2. Dans ce cas, l'information de configuration définit la taille d'au plus n-1 zones mémoire, la taille de certaines zones mémoire pouvant être fixe. I:l est à noter que dans la seconde configuration CFG2, les tailles respectives des zones mémoires Z3 et Z4 peuvent varier et être définies par exemple par la taille de la zone Z3, la taille de la zone Z4 correspondant à la taille de la région restante de la mémoire MEM.
L'information de configuration ne définit pas nécessairement seulement la taille d'une ou plusieurs zones mémoire. Elle peut également définir le nombre de zones mémoire, et/ou la position d'une ou plusieurs zones mémoire dans la mémoire.
Par ailleurs, bien que la description qui précède ne décrive qu'une seule mémoire, on peut envisager que les zones mémoires soient réparties dans plusieurs mémoires formant un espace mémoire.
L'invention ne s'applique pas nécessairement aux puces RFID. Elle s'applique plus généralement à tout système comportant une unité de traitement couplée à une ou plusieurs mémoires.
Claims (16)
1. Procédé de configuration d'un espace mémoire (MEM), comprenant des étapes de définition de zones mémoire (Zl-Z4) dans l'espace mémoire, et d'attribution d'un numéro d'accès (NBK) à chacune des zones mémoire, le numéro d'accès étant à utiliser pour adresser un emplacement de donnée dans la zone mémoire, en combinaison avec une adresse logique (LAD) de l'emplacement dans la zone mémoire, caractérisé en ce qu'il comprend des étapes de lecture dans l'espace mémoire (MEM) d'une information de configuration (SZ3), et de détermination d'une division d'au moins une partie de l'espace mémoire (MEM) en zones mémoire (Zl-Z4) en fonction de l'information de configuration.
2. Procédé selon la revendication 1, comprenant une étape de détermination d'un paramètre de configuration (CFG) de l'espace mémoire (MEM) en fonction de l'information de configuration (SZ3), le paramètre de configuration étant utilisé pour déterminer une adresse physique (PAD) d'un l'emplacement à accéder dans l'espace mémoire, en fonction d'un numéro de zone mémoire (NBK) et d'une adresse logique (LAD) de l'emplacement dans la zone mémoire.
3. Procédé selon la revendication 2, dans lequel l'information de configuration (SZ3) définit la taille et/ou la position d'une zone mémoire (Z3) et est mémorisée dans la zone mémoire.
4. Procédé selon l'une des revendications 2 et 3, dans lequel l'information de configuration (SZ3) définit la taille d'au moins une zone mémoire, le paramètre de configuration (CFG) résultant d'une comparaison de la taille de la zone mémoire (Z3) à une valeur de seuil (S) .
5. Procédé selon l'une des revendications 2 à 4,
dans lequel le paramètre de configuration (CFG) indique si une région de l'espace mémoire comprend une ou deux zones mémoire (Z3, Z4).
6. Procédé d'accès à un emplacement d'un espace mémoire (MEM) comprenant des zones mémoire (Zl-Z4), chacune des zones mémoire étant associée à un numéro d'accès (NBK), le procédé comprenant une étape de réception d'un numéro de zone mémoire et d'une adresse logique (LAD) d'un emplacement à accéder dans la zone mémoire correspondant au numéro de zone mémoire reçu, caractérisé en ce que l'espace mémoire (MEM) est configuré conformément au procédé selon l'une des revendications 1 à 5, le procédé d'accès comprenant des étapes consistant à - vérifier en fonction de l'information de configuration (SZ3) si le numéro de zone mémoire (NBK) reçu existe, si le numéro de zone mémoire existe, vérifier en fonction de l'information de configuration si l'adresse logique (LAD) reçue appartient à la zone mémoire (Zl- Z4) correspondant au numéro de zone mémoire reçu, et - si l'adresse logique de l'emplacement appartient à la zone mémoire, déterminer l'adresse physique (PAD) de l'emplacement dans l'espace mémoire en fonction du numéro de zone mémoire, de l'adresse logique de l'emplacement dans la zone mémoire et de l'information de configuration, et accéder à l'emplacement.
7. Procédé selon la revendication 6, comprenant des étapes de lecture dans une zone mémoire (Zl-Z4) d'un paramètre de verrouillage (LKB) d'une zone mémoire à accéder, et d'accès à un emplacement dans la zone mémoire accédée uniquement si celle-ci n'est pas verrouillée.
8. Dispositif d'accès à un espace mémoire (MEM) comprenant des zones mémoire (Zl-Z4), chacune des zones mémoire étant associée à un numéro d'accès (NBK) à utiliser pour accéder à un emplacement de donnée dans la zone mémoire, en combinaison avec une adresse logique (LAD) de l'emplacement dans la zone mémoire, caractérisé en ce qu'il comprend des moyens (ADEC) pour lire une information de configuration (SZ3) stockée dans l'espace mémoire (MEM), et des moyens (CPU) pour déterminer une division d'au moins une partie de l'espace mémoire (MEM) en zones mémoire (Zl-Z4) en fonction de l'information de configuration.
9. Dispositif selon la revendication 8, comprenant des moyens (CPU) pour déterminer un paramètre de configuration (CFG) de l'espace mémoire (MEM) en fonction de l'information de configuration (SZ3), le paramètre de configuration étant utilisé pour déterminer une adresse physique d'un l'emplacement à accéder dans l'espace mémoire, en fonction d'un numéro de zone mémoire (NBK) et d'une adresse logique (LAD) de l'emplacement dans la zone mémoire.
10. Dispositif selon la revendication 9, dans lequel l'information de configuration (SZ3) définit la taille d'une zone mémoire (Z3) et est mémorisée dans la zone mémoire.
11. Dispositif selon l'une des revendications 9 à 10, dans lequel l'information de configuration (SZ3) définit la taille d'au moins une zone mémoire (Z3), le paramètre de configuration (CFG) résultant d'une comparaison de la taille d'une zone mémoire à une valeur de seuil (S)
12. Dispositif selon l'une des revendications 9 à
11, dans lequel le paramètre de configuration (CFG) indique si une région de l'espace mémoire (MEM) comprend une ou deux zones mémoire (Z3, Z4).
13. Dispositif selon l'une des revendications 9 à 10 12, comprenant: - des moyens (ADEC) pour vérifier en fonction de l'information de configuration (SZ3) si un numéro de zone mémoire (NBK) reçu existe, -des moyens (ADEC) pour vérifier en fonction de 15 l'information de configuration si une adresse logique (LAD) reçue appartient à la zone mémoire correspondant à un numéro de zone mémoire reçu, et - des moyens (ADEC) pour déterminer une adresse physique (PAD) d'un emplacement dans l'espace mémoire (MEM) en fonction d'un numéro de zone mémoire, d'une adresse logique de l'emplacement dans la zone mémoire et de l'information de configuration.
17. Dispositif selon l'une des revendications 8 à
13, comprenant des moyens (ADEC) pour lire dans l'espace mémoire (MEM) des informations de verrouillage (LKB) des zones mémoire (Zl-Z4), et des moyens pour accéder à un emplacement d'une zone mémoire uniquement si la zone mémoire n'est pas verrouillée d'après les informations de verrouillage.
18. Circuit intégré (CI) caractérisé en ce qu'il comprend un dispositif selon l'une des revendications 8 à 14.
16. Circuit intégré (CI) selon la revendication 15, comprenant des circuits d'émission et de réception (RFST, MOD, DEM, DEC) de signaux radioélectriques modulés, un circuit d'alimentation électrique (RFST) pour générer à partir de signaux radioélectriques reçus une tension d'alimentation du circuit intégré, une unité de traitement (CPU) et un espace mémoire comprenant une mémoire non volatile (MEM) divisée en zones mémoire (Zl-Z4).
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