JP2002329396A - バンク構成を変更可能なフラッシュメモリ - Google Patents
バンク構成を変更可能なフラッシュメモリInfo
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- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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Abstract
(57)【要約】
【課題】共通のメモリ回路で複数の品種に対応した構成
に変更可能なフラッシュメモリを提供する。 【解決手段】フラッシュメモリにおいて，メモリ領域が
複数の実バンク（BNK-A〜D）に分割され，少なくとも１
つの実バンクを有する複数の仮想バンクの複数の組合せ
と，ブートセクタを有するブートバンクに最上位アドレ
スが割り当てられたトップブートと，ブートバンクに最
下位アドレスが割り当てられたボトムブートとの組合せ
からなる複数の品種のうち，品種情報データを品種情報
記録部（18）に設定することにより，いずれかの品種の
構成になることを特徴とする。
に変更可能なフラッシュメモリを提供する。 【解決手段】フラッシュメモリにおいて，メモリ領域が
複数の実バンク（BNK-A〜D）に分割され，少なくとも１
つの実バンクを有する複数の仮想バンクの複数の組合せ
と，ブートセクタを有するブートバンクに最上位アドレ
スが割り当てられたトップブートと，ブートバンクに最
下位アドレスが割り当てられたボトムブートとの組合せ
からなる複数の品種のうち，品種情報データを品種情報
記録部（18）に設定することにより，いずれかの品種の
構成になることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は，複数のバンク構成
を変更可能なフラッシュメモリに関し，特に共通のメモ
リ回路構成であって，品種データを設定することによ
り，２バンク構成や４バンク構成に変更することができ
るフラッシュメモリに関する。
を変更可能なフラッシュメモリに関し，特に共通のメモ
リ回路構成であって，品種データを設定することによ
り，２バンク構成や４バンク構成に変更することができ
るフラッシュメモリに関する。
【０００２】
【従来の技術】フラッシュメモリは，不揮発性のメモリ
セルを有し，複数のメモリセルを有するセクタ単位で消
去及びプログラムされる。フラッシュメモリの動作モー
ドは，記憶されたデータを読み出す読み出しモードと，
選択されたセクタ内の全てのメモリセルにデータ「１」
を書き込む消去モードと，選択されたメモリセルにデー
タ「０」を書き込むプログラムモードとを有する。フラ
ッシュメモリは，コマンドライト信号に応答して上記の
消去モード若しくはプログラムモードになる。
セルを有し，複数のメモリセルを有するセクタ単位で消
去及びプログラムされる。フラッシュメモリの動作モー
ドは，記憶されたデータを読み出す読み出しモードと，
選択されたセクタ内の全てのメモリセルにデータ「１」
を書き込む消去モードと，選択されたメモリセルにデー
タ「０」を書き込むプログラムモードとを有する。フラ
ッシュメモリは，コマンドライト信号に応答して上記の
消去モード若しくはプログラムモードになる。
【０００３】フラッシュメモリは，電源オフ状態でも記
憶データを保持することができる不揮発性メモリである
ので，電源起動時に最初にアクセスするブートプログラ
ムを記録する半導体メモリとして利用されることが多
い。それに伴い，フラッシュメモリは，電源起動時にア
クセスされるブートセクタを有するバンクと，それ以外
の通常のセクタを有するバンクとで構成されることがし
ばしばある。その場合，ブートセクタを有するバンクの
容量が，他のバンクの容量に比較して小さい品種から，
同等の容量の品種まで，利用者の利便性に応じたバンク
構成が要求される。
憶データを保持することができる不揮発性メモリである
ので，電源起動時に最初にアクセスするブートプログラ
ムを記録する半導体メモリとして利用されることが多
い。それに伴い，フラッシュメモリは，電源起動時にア
クセスされるブートセクタを有するバンクと，それ以外
の通常のセクタを有するバンクとで構成されることがし
ばしばある。その場合，ブートセクタを有するバンクの
容量が，他のバンクの容量に比較して小さい品種から，
同等の容量の品種まで，利用者の利便性に応じたバンク
構成が要求される。
【０００４】また，フラッシュメモリの特徴的な点とし
て，コマンドライト信号に応答して実行されるプログラ
ムモードや消去モードでは，フローティングゲートを有
するメモリセルに一定のプログラムパルスや消去パルス
を印加するストレス印加工程と，その後メモリセルの閾
値電圧の変化をチェックするベリファイ工程とが複数回
繰り返される。そのため，フラッシュメモリでは，プロ
グラムや消去動作中のバンクに対しては，読み出し動作
を禁止している。つまり，あるバンク内のセクタがプロ
グラムまたは消去動作中の時は，そのバンク内の別のセ
クタのメモリセルであっても，読み出し動作を禁止す
る。しかも，プログラムや消去動作は，読み出し動作に
比較すると長い時間を要するので，一旦あるバンクに対
してプログラムや消去動作が開始されると，読み出し可
能なメモリ領域が少なくなり，読み出し動作の制約を招
く。つまり，フラッシュメモリが２個のバンク構成の場
合は，一方のバンクがプログラムまたは消去動作中に
は，他方のバンクには読み出し動作を行うことができる
が，当該一方のバンクにはそれができない。
て，コマンドライト信号に応答して実行されるプログラ
ムモードや消去モードでは，フローティングゲートを有
するメモリセルに一定のプログラムパルスや消去パルス
を印加するストレス印加工程と，その後メモリセルの閾
値電圧の変化をチェックするベリファイ工程とが複数回
繰り返される。そのため，フラッシュメモリでは，プロ
グラムや消去動作中のバンクに対しては，読み出し動作
を禁止している。つまり，あるバンク内のセクタがプロ
グラムまたは消去動作中の時は，そのバンク内の別のセ
クタのメモリセルであっても，読み出し動作を禁止す
る。しかも，プログラムや消去動作は，読み出し動作に
比較すると長い時間を要するので，一旦あるバンクに対
してプログラムや消去動作が開始されると，読み出し可
能なメモリ領域が少なくなり，読み出し動作の制約を招
く。つまり，フラッシュメモリが２個のバンク構成の場
合は，一方のバンクがプログラムまたは消去動作中に
は，他方のバンクには読み出し動作を行うことができる
が，当該一方のバンクにはそれができない。
【０００５】更に，フラッシュメモリの特徴的な点は，
ブートセクタを有するバンクのアドレスが最上位アドレ
スに割り当てられているトップブートと，最下位アドレ
スに割り当てられているボトムブートとが存在すること
である。フラッシュメモリをシステム内に搭載する時，
そのフラッシュメモリ内のブートプログラムへのアクセ
スを最上位アドレスで行うか，最下位アドレスで行うか
の点で，トップブート用フラッシュメモリとボトムブー
ト用フラッシュメモリとが異なる。
ブートセクタを有するバンクのアドレスが最上位アドレ
スに割り当てられているトップブートと，最下位アドレ
スに割り当てられているボトムブートとが存在すること
である。フラッシュメモリをシステム内に搭載する時，
そのフラッシュメモリ内のブートプログラムへのアクセ
スを最上位アドレスで行うか，最下位アドレスで行うか
の点で，トップブート用フラッシュメモリとボトムブー
ト用フラッシュメモリとが異なる。
【０００６】
【発明が解決しようとする課題】従来のフラッシュメモ
リは，２バンク構成が一般的であったが，上記の読み出
し動作の制約を少なくするために，最近４バンク構成の
品種が要求されつつある。つまり，バンクの数を増やす
ことにより，プログラムまたは消去中のためにアクセス
できないメモリの容量を減らすことができる。
リは，２バンク構成が一般的であったが，上記の読み出
し動作の制約を少なくするために，最近４バンク構成の
品種が要求されつつある。つまり，バンクの数を増やす
ことにより，プログラムまたは消去中のためにアクセス
できないメモリの容量を減らすことができる。
【０００７】また，２バンク構成であっても，ブートセ
クタを有するバンクの容量を他のバンクに比較して種々
の大きさを有する複数の品種が求められている。
クタを有するバンクの容量を他のバンクに比較して種々
の大きさを有する複数の品種が求められている。
【０００８】しかしながら，これらの多数に上る品種に
対応して，多数のフラッシュメモリを設計し製造するこ
とは，効率的でなくまた生産管理の点で好ましくない。
対応して，多数のフラッシュメモリを設計し製造するこ
とは，効率的でなくまた生産管理の点で好ましくない。
【０００９】そこで，本発明の目的は，共通のメモリ回
路であって，品種データを設定することにより所望の品
種にすることができるフラッシュメモリを提供すること
にある。
路であって，品種データを設定することにより所望の品
種にすることができるフラッシュメモリを提供すること
にある。
【００１０】さらに，本発明の目的は，異なるバンク構
成を有し，複数のバンクに割り当てられるアドレスの順
番がそれぞれ異なる複数の品種に対応できるフラッシュ
メモリを提供することにある。
成を有し，複数のバンクに割り当てられるアドレスの順
番がそれぞれ異なる複数の品種に対応できるフラッシュ
メモリを提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明の一つの側面は，フラッシュメモリにおい
て，メモリ領域が複数の実バンクに分割され，少なくと
も１つの実バンクを有する複数の仮想バンクの複数の組
合せと，ブートセクタを有するブートバンクに最上位ア
ドレスが割り当てられたトップブートと，ブートバンク
に最下位アドレスが割り当てられたボトムブートとの組
合せからなる複数の品種のうち，品種情報データを品種
情報記録部に設定することにより，いずれかの品種の構
成になることを特徴とする。
めに，本発明の一つの側面は，フラッシュメモリにおい
て，メモリ領域が複数の実バンクに分割され，少なくと
も１つの実バンクを有する複数の仮想バンクの複数の組
合せと，ブートセクタを有するブートバンクに最上位ア
ドレスが割り当てられたトップブートと，ブートバンク
に最下位アドレスが割り当てられたボトムブートとの組
合せからなる複数の品種のうち，品種情報データを品種
情報記録部に設定することにより，いずれかの品種の構
成になることを特徴とする。
【００１２】上記の側面において，好ましい実施例で
は，フラッシュメモリ内のメモリ領域が，メモリセルア
レイとワードドライバ及びコラム選択回路をそれぞれ有
する複数の実バンクを有し，対応する実バンクがプログ
ラムまたは消去動作中か否かを記録し，読み出し時のバ
ンク選択信号に応答してプログラムまたは消去動作中で
あれば読み出しを禁止しプログラムまたは消去動作中で
なければ読み出しを許可する読み出し許可信号を生成す
るバンクビジー検出回路が，実バンク毎に設けられる。
そして，バンクビジー検出回路は，前記品種データによ
り設定された仮想バンクに属する他の実バンクがプログ
ラムまたは消去動作中か否かにより，前記読み出し許可
信号を禁止または許可状態にすることを特徴とする。
は，フラッシュメモリ内のメモリ領域が，メモリセルア
レイとワードドライバ及びコラム選択回路をそれぞれ有
する複数の実バンクを有し，対応する実バンクがプログ
ラムまたは消去動作中か否かを記録し，読み出し時のバ
ンク選択信号に応答してプログラムまたは消去動作中で
あれば読み出しを禁止しプログラムまたは消去動作中で
なければ読み出しを許可する読み出し許可信号を生成す
るバンクビジー検出回路が，実バンク毎に設けられる。
そして，バンクビジー検出回路は，前記品種データによ
り設定された仮想バンクに属する他の実バンクがプログ
ラムまたは消去動作中か否かにより，前記読み出し許可
信号を禁止または許可状態にすることを特徴とする。
【００１３】更に，好ましい実施例では，実バンクを選
択するためのアドレスであって，前記アドレス変換回路
により生成された内部アドレスをデコードし，実バンク
選択信号を生成するバンクデコーダを有する。バンクデ
コーダにより生成された実バンク選択信号が，バンクビ
ジー検出回路に供給され，バンクビジー検出回路は，実
バンク選択信号に応じて，同じ仮想バンクに属する実バ
ンクがプログラムまたは消去動作中か否かにより，前記
読み出し許可信号を生成する。
択するためのアドレスであって，前記アドレス変換回路
により生成された内部アドレスをデコードし，実バンク
選択信号を生成するバンクデコーダを有する。バンクデ
コーダにより生成された実バンク選択信号が，バンクビ
ジー検出回路に供給され，バンクビジー検出回路は，実
バンク選択信号に応じて，同じ仮想バンクに属する実バ
ンクがプログラムまたは消去動作中か否かにより，前記
読み出し許可信号を生成する。
【００１４】上記の側面において，好ましい実施例で
は，フラッシュメモリが供給されるアドレスを内部アド
レスに変換するアドレス変換回路を有し，当該アドレス
変換回路が，前記品種データにより設定されたトップブ
ートかボトムブートかに応じて，ブートバンクに対応す
る実バンクのアドレスを最上位にまたは最下位に変換す
ることを特徴とする。
は，フラッシュメモリが供給されるアドレスを内部アド
レスに変換するアドレス変換回路を有し，当該アドレス
変換回路が，前記品種データにより設定されたトップブ
ートかボトムブートかに応じて，ブートバンクに対応す
る実バンクのアドレスを最上位にまたは最下位に変換す
ることを特徴とする。
【００１５】更に，好ましい実施例では，上記の品種情
報記録部は，不揮発性メモリセルを有し，前記品種情報
データが当該不揮発性メモリセルに書き込み可能である
ことを特徴とする。これにより，共通のメモリ回路に対
して，製造プロセス終了後に品種情報記録部内の不揮発
性メモリセルに品種データを書き込むことで，複数の品
種の中から所望の品種にすることができる。従って，生
産管理を容易にすることができる。
報記録部は，不揮発性メモリセルを有し，前記品種情報
データが当該不揮発性メモリセルに書き込み可能である
ことを特徴とする。これにより，共通のメモリ回路に対
して，製造プロセス終了後に品種情報記録部内の不揮発
性メモリセルに品種データを書き込むことで，複数の品
種の中から所望の品種にすることができる。従って，生
産管理を容易にすることができる。
【００１６】上記の目的を達成するために，本発明の別
の側面では，少なくとも１つの実バンクを有する仮想バ
ンクの構成を変更可能な不揮発性メモリにおいて，複数
のメモリセルをそれぞれ有する複数の実バンクと，前記
仮想バンク構成を有する品種情報データを記憶する品種
情報メモリと，前記品種情報データに応じて，供給され
るアドレスを内部アドレスに変換するアドレス変換部
と，前記実バンク毎に設けられ，対応する実バンクがプ
ログラムまたは消去動作中か否かを示すプログラム・消
去状態信号を生成し，読み出し時の実バンク選択信号に
応答して，同じ仮想バンクに属する実バンクのプログラ
ム・消去状態信号に従って当該対応する実バンクの読み
出しの許可または禁止を指示する読み出し許可信号を生
成するバンクビジー検出回路とを有し，前記仮想バンク
に属する実バンクは，前記品種情報データに従って変更
可能に構成され，前記バンクビジー検出回路は，前記品
種情報データに応じて設定される仮想バンクに属する実
バンクのプログラム・消去状態信号のいずれかがプログ
ラムまたは消去動作状態の時に，前記読み出しを禁止す
る読み出し許可信号を生成することを特徴とする。
の側面では，少なくとも１つの実バンクを有する仮想バ
ンクの構成を変更可能な不揮発性メモリにおいて，複数
のメモリセルをそれぞれ有する複数の実バンクと，前記
仮想バンク構成を有する品種情報データを記憶する品種
情報メモリと，前記品種情報データに応じて，供給され
るアドレスを内部アドレスに変換するアドレス変換部
と，前記実バンク毎に設けられ，対応する実バンクがプ
ログラムまたは消去動作中か否かを示すプログラム・消
去状態信号を生成し，読み出し時の実バンク選択信号に
応答して，同じ仮想バンクに属する実バンクのプログラ
ム・消去状態信号に従って当該対応する実バンクの読み
出しの許可または禁止を指示する読み出し許可信号を生
成するバンクビジー検出回路とを有し，前記仮想バンク
に属する実バンクは，前記品種情報データに従って変更
可能に構成され，前記バンクビジー検出回路は，前記品
種情報データに応じて設定される仮想バンクに属する実
バンクのプログラム・消去状態信号のいずれかがプログ
ラムまたは消去動作状態の時に，前記読み出しを禁止す
る読み出し許可信号を生成することを特徴とする。
【００１７】
【発明の実施の形態】以下，図面を参照して本発明の実
施の形態例を説明する。しかしながら，本発明の保護範
囲は，以下の実施の形態例に限定されるものではなく，
特許請求の範囲に記載された発明とその均等物にまで及
ぶものである。
施の形態例を説明する。しかしながら，本発明の保護範
囲は，以下の実施の形態例に限定されるものではなく，
特許請求の範囲に記載された発明とその均等物にまで及
ぶものである。
【００１８】図１は，本実施の形態例におけるフラッシ
ュメモリの８種類の品種の構成を示す図である。本実施
の形態例におけるフラッシュメモリには，例として３２
ＭＢの容量を有し，全ての品種において，メモリ領域
は，４つの実バンクBNK-A〜Dで構成され，それらの実バ
ンクは，図示しないブートセクタを有する４ＭＢの実バ
ンクBNK-Aと，１２ＭＢの実バンクBNK-B，BNK-Cと，４
ＭＢの実バンクBNK-Dとで構成される。更に，フラッシ
ュメモリの品種には，２個の仮想バンクからなる２バン
ク品と４個の仮想バンクからなる４バンク品とがあり，
図１（１）〜（６）が２バンク品を，図（７），（８）
が４バンク品を示す。
ュメモリの８種類の品種の構成を示す図である。本実施
の形態例におけるフラッシュメモリには，例として３２
ＭＢの容量を有し，全ての品種において，メモリ領域
は，４つの実バンクBNK-A〜Dで構成され，それらの実バ
ンクは，図示しないブートセクタを有する４ＭＢの実バ
ンクBNK-Aと，１２ＭＢの実バンクBNK-B，BNK-Cと，４
ＭＢの実バンクBNK-Dとで構成される。更に，フラッシ
ュメモリの品種には，２個の仮想バンクからなる２バン
ク品と４個の仮想バンクからなる４バンク品とがあり，
図１（１）〜（６）が２バンク品を，図（７），（８）
が４バンク品を示す。
【００１９】ここで，実バンクとは，実際にメモリ領域
に形成された複数のメモリセルのかたまりであり，少な
くともワードドライバとコラム選択回路とメモリセルア
レイとを有し，バンク選択用アドレスをデコードした実
バンク選択信号により選択される。また，仮想バンクと
は，一つまたは複数の実バンクにより形成されるバンク
であり，メモリ回路を搭載するシステム側から見える仮
想上のバンクである。そして，一般的には，プログラム
や消去動作中において読み出しのアクセスを禁止する制
御が，仮想バンクの単位で行われる。
に形成された複数のメモリセルのかたまりであり，少な
くともワードドライバとコラム選択回路とメモリセルア
レイとを有し，バンク選択用アドレスをデコードした実
バンク選択信号により選択される。また，仮想バンクと
は，一つまたは複数の実バンクにより形成されるバンク
であり，メモリ回路を搭載するシステム側から見える仮
想上のバンクである。そして，一般的には，プログラム
や消去動作中において読み出しのアクセスを禁止する制
御が，仮想バンクの単位で行われる。
【００２０】更に，フラッシュメモリの品種は，２バン
ク品において，４ＭＢと２８ＭＢの仮想バンクで構成さ
れるもの（図１中（１）（２））と，８ＭＢと２４ＭＢ
の仮想バンクで構成されるもの（図１中（３）（４））
と，１６ＭＢと１６ＭＢの仮想バンクで構成されるもの
（図１中（５）（６））とがある。更に，フラッシュメ
モリの品種には，ブートセクタを有する実バンクBNK-A
を最下位アドレスに割り当てたボトムブート品（図１中
（１）（３）（５）（７））と，最下位アドレスに割り
当てたトップブート品（図１中（２）（４）（６）
（８））とを有する。
ク品において，４ＭＢと２８ＭＢの仮想バンクで構成さ
れるもの（図１中（１）（２））と，８ＭＢと２４ＭＢ
の仮想バンクで構成されるもの（図１中（３）（４））
と，１６ＭＢと１６ＭＢの仮想バンクで構成されるもの
（図１中（５）（６））とがある。更に，フラッシュメ
モリの品種には，ブートセクタを有する実バンクBNK-A
を最下位アドレスに割り当てたボトムブート品（図１中
（１）（３）（５）（７））と，最下位アドレスに割り
当てたトップブート品（図１中（２）（４）（６）
（８））とを有する。
【００２１】図１（１）の第１の２バンク品（4MB/28M
B）で且つボトムブート品では，ブートセクタを有する
実バンクBNK-Aを第１の仮想バンクVBNK-1とし，残りの
実バンクｋBNK-B〜Dを第２の仮想バンクVBNK-2とする。
図中，破線が仮想バンクを示し，実線が実バンクを示
す。そして，ブートセクタを有する実バンクBNK-Aに最
下位アドレス「０００」が割り当てられる。そして，ア
ドレスの順番は，一点鎖線で示されるとおり，実バンク
BNK-Aが最下位アドレスで，その上位アドレスは，実バ
ンクBNK-D，BNK-C，BNK-Bに順番に割り当てられる。
B）で且つボトムブート品では，ブートセクタを有する
実バンクBNK-Aを第１の仮想バンクVBNK-1とし，残りの
実バンクｋBNK-B〜Dを第２の仮想バンクVBNK-2とする。
図中，破線が仮想バンクを示し，実線が実バンクを示
す。そして，ブートセクタを有する実バンクBNK-Aに最
下位アドレス「０００」が割り当てられる。そして，ア
ドレスの順番は，一点鎖線で示されるとおり，実バンク
BNK-Aが最下位アドレスで，その上位アドレスは，実バ
ンクBNK-D，BNK-C，BNK-Bに順番に割り当てられる。
【００２２】図１（２）の第１の２バンク品で且つトッ
プブート品では，第１及び第２の仮想バンクVBNK-1,VBN
K-2の構成は同じであるが，ブートセクタを有する実バ
ンクBNK-Aに最上位アドレス「１１１」が割り当てら
れ，アドレスの順番は，一点鎖線で示されるとおり，逆
方向になっている。
プブート品では，第１及び第２の仮想バンクVBNK-1,VBN
K-2の構成は同じであるが，ブートセクタを有する実バ
ンクBNK-Aに最上位アドレス「１１１」が割り当てら
れ，アドレスの順番は，一点鎖線で示されるとおり，逆
方向になっている。
【００２３】図１（３）の第２の２バンク品（8MB/24M
B）で且つボトムブート品では，２つの実バンクBNK-A，
BNK-Dで第１の仮想バンクVBNK-1を構成し，残りの実バ
ンクBNK-B，BNK-Cで第２の仮想バンクVBNK-2を構成す
る。そして，図１（１）の品種と同じように，最下位ア
ドレスが実バンクBNK-Aに割り当てられ，アドレスの順
番が一点鎖線のようになっている。
B）で且つボトムブート品では，２つの実バンクBNK-A，
BNK-Dで第１の仮想バンクVBNK-1を構成し，残りの実バ
ンクBNK-B，BNK-Cで第２の仮想バンクVBNK-2を構成す
る。そして，図１（１）の品種と同じように，最下位ア
ドレスが実バンクBNK-Aに割り当てられ，アドレスの順
番が一点鎖線のようになっている。
【００２４】図１（４）の第２の２バンク品（8MB/24M
B）で且つトップブート品は，図１（３）と同じ仮想バ
ンク構成で，且つ図１（２）と同じアドレスの割り当て
になっている。
B）で且つトップブート品は，図１（３）と同じ仮想バ
ンク構成で，且つ図１（２）と同じアドレスの割り当て
になっている。
【００２５】図１（５）の第３の２バンク品（16MB/16M
B）で且つボトムブート品は，２つの実バンクBNK-A，BN
K-Bで第１の仮想バンクVBNK-1を構成し，残りの実バン
クBNK-C，BNK-Dで第２の仮想バンクVBNK-2を構成する。
そして，最下位アドレスが実バンクBNK-Aに割り当てら
れる。また，アドレスの順番は，最下位アドレスが実バ
ンクBNK-Aに割り当てられ，更に上位のアドレスが，実
バンクBNK-B，BNK-C，BNK-Dの順番に割り当てられる。
B）で且つボトムブート品は，２つの実バンクBNK-A，BN
K-Bで第１の仮想バンクVBNK-1を構成し，残りの実バン
クBNK-C，BNK-Dで第２の仮想バンクVBNK-2を構成する。
そして，最下位アドレスが実バンクBNK-Aに割り当てら
れる。また，アドレスの順番は，最下位アドレスが実バ
ンクBNK-Aに割り当てられ，更に上位のアドレスが，実
バンクBNK-B，BNK-C，BNK-Dの順番に割り当てられる。
【００２６】図１（６）の第４の２バンク品（16MB/16M
B）で且つトップブート品は，図１（５）と同じ仮想バ
ンク構成であり，各実バンクに対して逆方向にアドレス
が割り当てられている。
B）で且つトップブート品は，図１（５）と同じ仮想バ
ンク構成であり，各実バンクに対して逆方向にアドレス
が割り当てられている。
【００２７】図１（７）の４バンク品で且つボトムブー
ト品は，実バンクと仮想バンクとが一致している。そし
て，実バンクBNK-Aに最下位アドレスが割り当てられ，
それより上位のアドレスは，一点鎖線に示されるとお
り，実バンクBNK-B，BNK-C，BNK-Dに順番に割り当てら
れる。
ト品は，実バンクと仮想バンクとが一致している。そし
て，実バンクBNK-Aに最下位アドレスが割り当てられ，
それより上位のアドレスは，一点鎖線に示されるとお
り，実バンクBNK-B，BNK-C，BNK-Dに順番に割り当てら
れる。
【００２８】図１（８）の４バンク品で且つトップブー
ト品は，実バンクと仮想バンクとが一致し，実バンクBN
K-Aに最上位アドレスが割り当てられ，それより下位の
アドレスは，一点鎖線に示されるとおり，実バンクBNK-
B，BNK-C，BNK-Dに順番に割り当てられる。つまり，図
１（７）のアドレス順番と逆の順番になっている。
ト品は，実バンクと仮想バンクとが一致し，実バンクBN
K-Aに最上位アドレスが割り当てられ，それより下位の
アドレスは，一点鎖線に示されるとおり，実バンクBNK-
B，BNK-C，BNK-Dに順番に割り当てられる。つまり，図
１（７）のアドレス順番と逆の順番になっている。
【００２９】図２は，実バンクの構成例を示す図であ
る。実バンクには，フローティングゲートを有するメモ
リセルMC00〜MC11が，ワード線WL0,WL1とビット線BL0，
BL1の交差位置に配置され，各メモリセルのドレインが
ビット線に接続され，ソースがソース線SL0，SL1に接続
される。ワード線WLは，ワードドライバ回路WDRにより
駆動され，ビット線BLはコラムゲートCGateを介して外
部に接続される。ワード線及びビット線は，図示しない
ワードデコーダとコラムデコーダとにより選択される。
また，ソース線SLはソース線制御回路SLCにより制御さ
れる。
る。実バンクには，フローティングゲートを有するメモ
リセルMC00〜MC11が，ワード線WL0,WL1とビット線BL0，
BL1の交差位置に配置され，各メモリセルのドレインが
ビット線に接続され，ソースがソース線SL0，SL1に接続
される。ワード線WLは，ワードドライバ回路WDRにより
駆動され，ビット線BLはコラムゲートCGateを介して外
部に接続される。ワード線及びビット線は，図示しない
ワードデコーダとコラムデコーダとにより選択される。
また，ソース線SLはソース線制御回路SLCにより制御さ
れる。
【００３０】消去状態では，メモリセルトランジスタは
閾値が低い状態（データ「１」）の状態にあり，プログ
ラム時には，ワード線とビット線を高い電圧に制御し，
ソース線をグランドに制御することで，フローティング
ゲート内に電荷が注入され，閾値電圧が高くされる（デ
ータ「０」）。また，消去時には，ビット線がオープ
ン，ワード線がグランドに，ソース線が高い電圧にそれ
ぞれ制御され，フローティングゲート内の電荷が引き抜
かれ，閾値電圧が低くされる。読み出し時は，ワード線
に２つの閾値電圧の中間電圧が印加され，閾値の状態に
応じてビット線に流れる電流の大小により，記憶された
データが読み出される。
閾値が低い状態（データ「１」）の状態にあり，プログ
ラム時には，ワード線とビット線を高い電圧に制御し，
ソース線をグランドに制御することで，フローティング
ゲート内に電荷が注入され，閾値電圧が高くされる（デ
ータ「０」）。また，消去時には，ビット線がオープ
ン，ワード線がグランドに，ソース線が高い電圧にそれ
ぞれ制御され，フローティングゲート内の電荷が引き抜
かれ，閾値電圧が低くされる。読み出し時は，ワード線
に２つの閾値電圧の中間電圧が印加され，閾値の状態に
応じてビット線に流れる電流の大小により，記憶された
データが読み出される。
【００３１】図３は，更に実バンクの構成を示す図であ
る。ブートセクタを有する実バンクBNK-Aは，図示され
るとおり容量が比較的小さいセクタSEC0〜7と容量が比
較的大きいセクタSEC8〜14とを有する。小さいセクタSE
C0〜7にブートプログラムなど電源起動時等の特定のイ
ベント発生時にアクセスされるべきコンテンツが記録さ
れる。また，ブートセクタを有しない実バンクBNK-D
は，図示されるとおり，容量が比較的大きいセクタSEC0
〜SEC7を有する。また，実バンクBNK-B，BNK-Cは，実バ
ンクBNK-Dと同様に，容量が比較的大きいセクタSEC-0〜
SEC-23を有し，全体の容量が12MBと大きくなっている。
これらのセクタは，プログラムや消去動作の最小単位で
あり，セクタ毎にプログラムや消去動作を行うことがで
きれば，複数セクタを同時にプログラムまたは消去する
こともできる。
る。ブートセクタを有する実バンクBNK-Aは，図示され
るとおり容量が比較的小さいセクタSEC0〜7と容量が比
較的大きいセクタSEC8〜14とを有する。小さいセクタSE
C0〜7にブートプログラムなど電源起動時等の特定のイ
ベント発生時にアクセスされるべきコンテンツが記録さ
れる。また，ブートセクタを有しない実バンクBNK-D
は，図示されるとおり，容量が比較的大きいセクタSEC0
〜SEC7を有する。また，実バンクBNK-B，BNK-Cは，実バ
ンクBNK-Dと同様に，容量が比較的大きいセクタSEC-0〜
SEC-23を有し，全体の容量が12MBと大きくなっている。
これらのセクタは，プログラムや消去動作の最小単位で
あり，セクタ毎にプログラムや消去動作を行うことがで
きれば，複数セクタを同時にプログラムまたは消去する
こともできる。
【００３２】さて，図１に示した８種類の品種が，本実
施の形態例では共通のメモリ回路により実現される。図
４は，本実施の形態例におけるメモリ回路の構成図であ
る。このメモリ回路は，図１で説明したとおり，ブート
セクタを有する容量４MBの実バンクBNK-Aと，容量12MB
の実バンクBNK-B，BNK-Cと，容量4MBの実バンクBNK-Dと
を有する。各実バンクには，読み出し動作を制御する読
み出し制御回路10A〜10Dと，プログラム及び消去動作を
制御するプログラム・消去制御回路12A〜12Dと，実バン
クがプログラムまたは消去中か否かを記憶し，読み出し
動作に伴ってアクセスされた時に，読み出しを許可する
か否かを示す読み出し許可信号RAsel〜RDselを生成する
バンクビジー検出回路14A〜14Dとを有する。ステートコ
ントロール及びコマンドレジスタ１６は，外部から供給
されるコマンド信号/CE,/OE,/WEとアドレス信号A0-20を
供給され，内部回路に対して読み出し動作，プログラム
動作，消去動作を制御する。
施の形態例では共通のメモリ回路により実現される。図
４は，本実施の形態例におけるメモリ回路の構成図であ
る。このメモリ回路は，図１で説明したとおり，ブート
セクタを有する容量４MBの実バンクBNK-Aと，容量12MB
の実バンクBNK-B，BNK-Cと，容量4MBの実バンクBNK-Dと
を有する。各実バンクには，読み出し動作を制御する読
み出し制御回路10A〜10Dと，プログラム及び消去動作を
制御するプログラム・消去制御回路12A〜12Dと，実バン
クがプログラムまたは消去中か否かを記憶し，読み出し
動作に伴ってアクセスされた時に，読み出しを許可する
か否かを示す読み出し許可信号RAsel〜RDselを生成する
バンクビジー検出回路14A〜14Dとを有する。ステートコ
ントロール及びコマンドレジスタ１６は，外部から供給
されるコマンド信号/CE,/OE,/WEとアドレス信号A0-20を
供給され，内部回路に対して読み出し動作，プログラム
動作，消去動作を制御する。
【００３３】このメモリ回路では，８品種のなかから所
望の品種にするために，品種情報メモリ１８を有する。
この品種情報メモリ１８は，３ビットの不揮発性メモリ
セルを有し，３ビットからなる品種情報データBNK824，
TBBLK，DEVIDが書き込まれる。この３ビットの品種情報
データにより，８品種のうちのいずれかの品種に設定さ
れる。品種情報メモリ１８に内蔵される不揮発性メモリ
セルは，図２に示したメモリセルと同じである。
望の品種にするために，品種情報メモリ１８を有する。
この品種情報メモリ１８は，３ビットの不揮発性メモリ
セルを有し，３ビットからなる品種情報データBNK824，
TBBLK，DEVIDが書き込まれる。この３ビットの品種情報
データにより，８品種のうちのいずれかの品種に設定さ
れる。品種情報メモリ１８に内蔵される不揮発性メモリ
セルは，図２に示したメモリセルと同じである。
【００３４】図５は，品種情報データと８品種との関係
を示す図である。図５に示されるとおり，品種情報デー
タであるトップ・ボトム情報データTBBLKがＨレベルの
場合はトップブート品，Ｌレベルの場合はボトムブート
品に設定される。また，別の品種情報データBNK824，DE
VIDにより，２バンク品の３種類の仮想バンク構成品に
４バンク品を加えた４品種から１品種が設定される。
を示す図である。図５に示されるとおり，品種情報デー
タであるトップ・ボトム情報データTBBLKがＨレベルの
場合はトップブート品，Ｌレベルの場合はボトムブート
品に設定される。また，別の品種情報データBNK824，DE
VIDにより，２バンク品の３種類の仮想バンク構成品に
４バンク品を加えた４品種から１品種が設定される。
【００３５】図４のメモリ回路は，更に，２ビットの品
種情報データBNK824，DEVIDをデコードして，品種ID信
号P-IDを出力する品種情報デコーダ２０を有する。品種
情報デコーダ２０は，仮想バンクが4MBと28MBとに分け
られる２バンク品に対して第１の品種信号P1をＨレベル
にし，仮想バンクが8MBと24MBとに分けられる２バンク
品に対して第２の品種信号P2をＨレベルにし，仮想バン
クが16MBと16MBとに分けられる２バンク品に対して第３
の品種信号P3をＨレベルにし，４バンク品に対しては全
ての品種信号P1,P2,P3をＬレベルにする。
種情報データBNK824，DEVIDをデコードして，品種ID信
号P-IDを出力する品種情報デコーダ２０を有する。品種
情報デコーダ２０は，仮想バンクが4MBと28MBとに分け
られる２バンク品に対して第１の品種信号P1をＨレベル
にし，仮想バンクが8MBと24MBとに分けられる２バンク
品に対して第２の品種信号P2をＨレベルにし，仮想バン
クが16MBと16MBとに分けられる２バンク品に対して第３
の品種信号P3をＨレベルにし，４バンク品に対しては全
ての品種信号P1,P2,P3をＬレベルにする。
【００３６】更に，メモリ回路は，外部からアドレスA0
-A20を供給される。このアドレスは，バンク選択アドレ
スBNK-Add（A18,19,20）と，バンク内選択アドレスA0−
A17とで構成される。尚，バンク選択アドレスBNK-Add
は，厳密に言うと，図１に示された4MB単位のブロック
選択アドレスであり，全部で８ブロックを選択すること
ができる。従って，バンクデコーダ２４は，このバンク
選択アドレスに従って，どの実バンクBNK-A〜Dが選択さ
れているかを示すバンク選択信号BNK-selを生成する。
-A20を供給される。このアドレスは，バンク選択アドレ
スBNK-Add（A18,19,20）と，バンク内選択アドレスA0−
A17とで構成される。尚，バンク選択アドレスBNK-Add
は，厳密に言うと，図１に示された4MB単位のブロック
選択アドレスであり，全部で８ブロックを選択すること
ができる。従って，バンクデコーダ２４は，このバンク
選択アドレスに従って，どの実バンクBNK-A〜Dが選択さ
れているかを示すバンク選択信号BNK-selを生成する。
【００３７】バンクデコーダ２４は，バンク選択内部ア
ドレスBNK-Iaddをデコードする。例えば，図１（１）の
２バンク品でボトムブート品の場合は，バンク選択アド
レスBNK-addが「０００」であれば，実バンクBNK-Aを選
択するバンク選択信号AselがＨレベルになる。また，バ
ンク選択アドレスBNK-addが「００１」であれば，実バ
ンクBNK-Dを選択するバンク選択信号DselがＨレベルに
なる。更に，バンク選択アドレスBNK-addが「０１０」
「０１１」「１００」であれば，実バンクBNK-Cを選択
するバンク選択信号CselがＨレベルになり，また，バン
ク選択アドレスBNK-addが「１０１」「１１０」「１１
１」であれば，実バンクBNK-Bを選択するバンク選択信
号BselがＨレベルになる。他の品種の場合も，図１に示
される通りである。
ドレスBNK-Iaddをデコードする。例えば，図１（１）の
２バンク品でボトムブート品の場合は，バンク選択アド
レスBNK-addが「０００」であれば，実バンクBNK-Aを選
択するバンク選択信号AselがＨレベルになる。また，バ
ンク選択アドレスBNK-addが「００１」であれば，実バ
ンクBNK-Dを選択するバンク選択信号DselがＨレベルに
なる。更に，バンク選択アドレスBNK-addが「０１０」
「０１１」「１００」であれば，実バンクBNK-Cを選択
するバンク選択信号CselがＨレベルになり，また，バン
ク選択アドレスBNK-addが「１０１」「１１０」「１１
１」であれば，実バンクBNK-Bを選択するバンク選択信
号BselがＨレベルになる。他の品種の場合も，図１に示
される通りである。
【００３８】図１に示される通り，品種によって，実バ
ンクに割り当てられるアドレスが異なる。そして，バン
クデコーダ２４とバンク選択信号BNK-selとの関係は固
定的であるので，それに代わって，品種毎に外部からの
バンク選択用アドレスBNK-addをバンク選択用内部アド
レスBNK-Iaddに変換するアドレス変換回路２２が設けら
れる。このアドレス変換回路２２は，品種情報データBN
K824，DEVIDに応じて，バンク選択アドレスBNK-addをバ
ンク選択内部アドレスBNK-Iaddに変換する。この変換回
路については，後述する。
ンクに割り当てられるアドレスが異なる。そして，バン
クデコーダ２４とバンク選択信号BNK-selとの関係は固
定的であるので，それに代わって，品種毎に外部からの
バンク選択用アドレスBNK-addをバンク選択用内部アド
レスBNK-Iaddに変換するアドレス変換回路２２が設けら
れる。このアドレス変換回路２２は，品種情報データBN
K824，DEVIDに応じて，バンク選択アドレスBNK-addをバ
ンク選択内部アドレスBNK-Iaddに変換する。この変換回
路については，後述する。
【００３９】本実施の形態例では，バンクデコーダ２４
によるバンク選択内部アドレスBNK-Iaddとバンク選択信
号BNK-selとの関係は，図１（５）または（７）のよう
になっている。つまり，バンク選択内部アドレスBNK-Ia
ddが「０００」であれば，実バンクBNK-Aを選択する選
択信号AselがＨレベルになり，バンク選択内部アドレス
BNK-Iaddが「００１」「０１０」「０１１」であれば，
実バンクBNK-Bを選択する選択信号BselがＨレベルにな
り，バンク選択内部アドレスBNK-Iaddが「１００」「１
０１」「１１０」であれば，実バンクBNK-Cを選択する
選択信号CselがＨレベルになり，そして，バンク選択内
部アドレスBNK-Iaddが「１１１」であれば，実バンクBN
K-Dを選択する選択信号DselがＨレベルになる。
によるバンク選択内部アドレスBNK-Iaddとバンク選択信
号BNK-selとの関係は，図１（５）または（７）のよう
になっている。つまり，バンク選択内部アドレスBNK-Ia
ddが「０００」であれば，実バンクBNK-Aを選択する選
択信号AselがＨレベルになり，バンク選択内部アドレス
BNK-Iaddが「００１」「０１０」「０１１」であれば，
実バンクBNK-Bを選択する選択信号BselがＨレベルにな
り，バンク選択内部アドレスBNK-Iaddが「１００」「１
０１」「１１０」であれば，実バンクBNK-Cを選択する
選択信号CselがＨレベルになり，そして，バンク選択内
部アドレスBNK-Iaddが「１１１」であれば，実バンクBN
K-Dを選択する選択信号DselがＨレベルになる。
【００４０】これに対して，トップ・ボトム情報データ
TBBLKがＨレベルのトップブート品の場合は，バンクデ
コーダ２４に供給されるバンク選択内部アドレスは，外
部からのバンク選択アドレスを反転して，補数データに
変換する必要がある。これが，アドレス変換回路２２に
て行われる。
TBBLKがＨレベルのトップブート品の場合は，バンクデ
コーダ２４に供給されるバンク選択内部アドレスは，外
部からのバンク選択アドレスを反転して，補数データに
変換する必要がある。これが，アドレス変換回路２２に
て行われる。
【００４１】更に，品種情報データBNK824がＨレベルの
時に設定される，4MB/28MBの仮想バンクを有する２バン
ク品（図１（１）（２））と8MB/24MBの仮想バンクを有
する２バンク品（図１（３）（４））との場合は，アド
レスの順番が他の品種（図１（５）〜（８））とは異な
る。従って，その為に必要なアドレス変換も，アドレス
変換回路２２にて行われる。
時に設定される，4MB/28MBの仮想バンクを有する２バン
ク品（図１（１）（２））と8MB/24MBの仮想バンクを有
する２バンク品（図１（３）（４））との場合は，アド
レスの順番が他の品種（図１（５）〜（８））とは異な
る。従って，その為に必要なアドレス変換も，アドレス
変換回路２２にて行われる。
【００４２】図１（１）と（５）とを比較すると，アド
レスA20について，供給アドレスがA19＝１またはA18＝
１の時は，内部アドレスIA20は供給アドレスA20の反転
データであり，供給アドレスがA19＝０且つA18＝０の時
は，内部アドレスIA20は供給アドレスA20の非反転デー
タになれば良い。更に，アドレスA19について，供給ア
ドレスA18＝１の時は，内部アドレスIA19は供給アドレ
スA19の反転データであり，供給アドレスA18＝０の時
は，内部アドレスIA19は供給アドレスA19の非反転デー
タになれば良い。そして，アドレスA18について，内部
アドレスIA18と供給アドレスA18とは同じである。
レスA20について，供給アドレスがA19＝１またはA18＝
１の時は，内部アドレスIA20は供給アドレスA20の反転
データであり，供給アドレスがA19＝０且つA18＝０の時
は，内部アドレスIA20は供給アドレスA20の非反転デー
タになれば良い。更に，アドレスA19について，供給ア
ドレスA18＝１の時は，内部アドレスIA19は供給アドレ
スA19の反転データであり，供給アドレスA18＝０の時
は，内部アドレスIA19は供給アドレスA19の非反転デー
タになれば良い。そして，アドレスA18について，内部
アドレスIA18と供給アドレスA18とは同じである。
【００４３】以上の供給アドレスと内部アドレスとの関
係から，アドレス変換回路２２は，図１の（５）（７）
のようなアドレスの順番であって，ボトム品の場合は，
供給アドレスをそのまま内部アドレスとすることができ
る。また，図１の（６）（８）のように同じアドレスの
順番であるが，トップ品の場合は，供給アドレスの反転
したものが内部アドレスになる。一方，図１（１）
（３）のようなアドレスの順番であってボトム品の場合
は，供給アドレスA19＝１またはA18＝１の時に供給アド
レスを反転する必要がある。逆に，図１（２）（４）の
ようなアドレスの順番であってトップ品になる場合は，
供給アドレスがA19＝０且つA18＝０の時に供給アドレス
を反転する必要がある。
係から，アドレス変換回路２２は，図１の（５）（７）
のようなアドレスの順番であって，ボトム品の場合は，
供給アドレスをそのまま内部アドレスとすることができ
る。また，図１の（６）（８）のように同じアドレスの
順番であるが，トップ品の場合は，供給アドレスの反転
したものが内部アドレスになる。一方，図１（１）
（３）のようなアドレスの順番であってボトム品の場合
は，供給アドレスA19＝１またはA18＝１の時に供給アド
レスを反転する必要がある。逆に，図１（２）（４）の
ようなアドレスの順番であってトップ品になる場合は，
供給アドレスがA19＝０且つA18＝０の時に供給アドレス
を反転する必要がある。
【００４４】図６と図７がアドレス変換回路２２を示す
図である。図６には，同じ構成の変換回路が３つ示され
る。変換制御信号TB20，TBB20がＬ，Ｈレベルの時に，
トランスファーゲート40P,40Nが導通して，インバータ
４段構成になり，供給されたバンク選択アドレスBNK-ad
d（A20）が非反転のままバンク選択内部アドレスBNN-Ia
dd（IA20）として出力される。逆に変換制御信号TB20，
TBB20がＨ，Ｌレベルの時は，トランスファーゲート40
P,40Nが非導通となり，トランジスタ42P,42Nからなるイ
ンバータが追加され，供給されたバンク選択アドレスBN
K-add（A20）が反転されバンク選択内部アドレスBNN-Ia
dd（IA20）として出力される。
図である。図６には，同じ構成の変換回路が３つ示され
る。変換制御信号TB20，TBB20がＬ，Ｈレベルの時に，
トランスファーゲート40P,40Nが導通して，インバータ
４段構成になり，供給されたバンク選択アドレスBNK-ad
d（A20）が非反転のままバンク選択内部アドレスBNN-Ia
dd（IA20）として出力される。逆に変換制御信号TB20，
TBB20がＨ，Ｌレベルの時は，トランスファーゲート40
P,40Nが非導通となり，トランジスタ42P,42Nからなるイ
ンバータが追加され，供給されたバンク選択アドレスBN
K-add（A20）が反転されバンク選択内部アドレスBNN-Ia
dd（IA20）として出力される。
【００４５】図７は，アドレス変換回路内の変換制御信
号生成回路の構成図である。変換制御信号TB，TBBは，
前述したとおり，供給アドレスを反転する必要がある場
合に，TB=H，TBB=Lになり，供給アドレスを反転する必
要がない場合は，TB=L，TBB=Hになればよい。上記の条
件を満足するように，図７の変換制御信号生成回路が構
成される。
号生成回路の構成図である。変換制御信号TB，TBBは，
前述したとおり，供給アドレスを反転する必要がある場
合に，TB=H，TBB=Lになり，供給アドレスを反転する必
要がない場合は，TB=L，TBB=Hになればよい。上記の条
件を満足するように，図７の変換制御信号生成回路が構
成される。
【００４６】まず，アドレスA20についての変換制御信
号生成回路が，図７（Ａ）に示される。この回路には，
品種情報データBNK824とトップ・ボトム情報データの反
転データTBBLKBと，供給アドレスA19，A18が入力され
る。図中，NANDゲート４３の出力S43がＬレベルであれ
ば，非反転の制御信号TB20=H，TBB20=Lが生成され，内
部アドレスIA20は供給アドレスA20と同じになる。ま
た，NANDゲート４３の出力S43がＨレベルであれば，反
転の制御信号TB20=L，TBB20=Hが生成され，内部アドレ
スIA20は供給アドレスA20を反転したものになる。
号生成回路が，図７（Ａ）に示される。この回路には，
品種情報データBNK824とトップ・ボトム情報データの反
転データTBBLKBと，供給アドレスA19，A18が入力され
る。図中，NANDゲート４３の出力S43がＬレベルであれ
ば，非反転の制御信号TB20=H，TBB20=Lが生成され，内
部アドレスIA20は供給アドレスA20と同じになる。ま
た，NANDゲート４３の出力S43がＨレベルであれば，反
転の制御信号TB20=L，TBB20=Hが生成され，内部アドレ
スIA20は供給アドレスA20を反転したものになる。
【００４７】NANDゲート４３の出力S43がＨレベルにな
るのは，その前段のNANDゲート４０，４１，４２のいず
れかの出力S40,S41,S32がＬレベルになる場合である。
まず，図１，５の品種５，７の場合は，バンクデコーダ
２４とメモリ領域の関係に変更がないので，いずれのNA
NDゲート４０〜４２の出力もＨレベルであり，NANDゲー
ト４３の出力S43がＬレベルとなり，非反転の変換制御
信号が生成される。次に，品種６，８の場合は，上記と
アドレスの順番が逆転するので反転の変換制御信号が生
成される必要があり，品種情報データBNK824=L，TBBLKB
=Lにより，NANDゲート４０の出力S40がＬレベルにな
り，ゲート４３の出力S43がＨレベルになる。
るのは，その前段のNANDゲート４０，４１，４２のいず
れかの出力S40,S41,S32がＬレベルになる場合である。
まず，図１，５の品種５，７の場合は，バンクデコーダ
２４とメモリ領域の関係に変更がないので，いずれのNA
NDゲート４０〜４２の出力もＨレベルであり，NANDゲー
ト４３の出力S43がＬレベルとなり，非反転の変換制御
信号が生成される。次に，品種６，８の場合は，上記と
アドレスの順番が逆転するので反転の変換制御信号が生
成される必要があり，品種情報データBNK824=L，TBBLKB
=Lにより，NANDゲート４０の出力S40がＬレベルにな
り，ゲート４３の出力S43がＨレベルになる。
【００４８】次に，品種１，３の場合は，品種情報デー
タBNK824=H，TBBLKB=Hにより，供給アドレスA19,A18の
一方がＨレベルになるとNANDゲート４２の出力S42がＬ
レベルになり，反転の変換制御信号が生成される。ま
た，品種２，４の場合は，品種情報データBNK824=H，TB
BLKB=Lにより，供給アドレスA19,A18の両方がＬレベル
になるとNANDゲート４１の出力S41がＬレベルになり，
反転の変換制御信号が生成される。
タBNK824=H，TBBLKB=Hにより，供給アドレスA19,A18の
一方がＨレベルになるとNANDゲート４２の出力S42がＬ
レベルになり，反転の変換制御信号が生成される。ま
た，品種２，４の場合は，品種情報データBNK824=H，TB
BLKB=Lにより，供給アドレスA19,A18の両方がＬレベル
になるとNANDゲート４１の出力S41がＬレベルになり，
反転の変換制御信号が生成される。
【００４９】次に，アドレスA19についての変換制御信
号生成回路が，図７（Ｂ）に示される。この回路には，
品種情報データBNK824とトップ・ボトム情報データの反
転データTBBLKBと，供給アドレスA18が入力される。こ
の場合も，図１，５の品種５，７の場合は，いずれのNA
NDゲート４０〜４２の出力もＨレベルであり，NANDゲー
ト４８の出力S48がＬレベルとなり，非反転の変換制御
信号が生成される。次に，品種６，８の場合は，品種情
報データBNK824=L，TBBLKB=Lにより，NANDゲート４５の
出力S45がＬレベルになり，ゲート４８の出力S48がＨレ
ベルになり，反転用の変換制御信号が生成される。
号生成回路が，図７（Ｂ）に示される。この回路には，
品種情報データBNK824とトップ・ボトム情報データの反
転データTBBLKBと，供給アドレスA18が入力される。こ
の場合も，図１，５の品種５，７の場合は，いずれのNA
NDゲート４０〜４２の出力もＨレベルであり，NANDゲー
ト４８の出力S48がＬレベルとなり，非反転の変換制御
信号が生成される。次に，品種６，８の場合は，品種情
報データBNK824=L，TBBLKB=Lにより，NANDゲート４５の
出力S45がＬレベルになり，ゲート４８の出力S48がＨレ
ベルになり，反転用の変換制御信号が生成される。
【００５０】次に，品種１，３の場合は，品種情報デー
タBNK824=H，TBBLKB=Hにより，供給アドレスA18がＨレ
ベルになるとNANDゲート４７の出力S47がＬレベルにな
り，反転の変換制御信号が生成される。また，品種２，
４の場合は，品種情報データBNK824=H，TBBLKB=Lによ
り，供給アドレスA18がＬレベルになるとNANDゲート４
６の出力S46がＬレベルになり，反転の変換制御信号が
生成される。この動作は，単純に品種１，３の場合の反
転動作である。
タBNK824=H，TBBLKB=Hにより，供給アドレスA18がＨレ
ベルになるとNANDゲート４７の出力S47がＬレベルにな
り，反転の変換制御信号が生成される。また，品種２，
４の場合は，品種情報データBNK824=H，TBBLKB=Lによ
り，供給アドレスA18がＬレベルになるとNANDゲート４
６の出力S46がＬレベルになり，反転の変換制御信号が
生成される。この動作は，単純に品種１，３の場合の反
転動作である。
【００５１】最後にアドレスA18についての変換制御信
号生成回路が，図７（Ｃ）に示される。この場合は，単
純にボトム品である品種１，３，５，７の場合は，品種
情報データTBBLKB=Hであるので，インバータ４９の出力
S49はＬレベルになり，非反転の変換制御信号が生成さ
れる。逆に，トップ品である品種２，４，６，８の場合
は，品種データTBBLKB=Lであるので，インバータ４９の
出力S49がＨレベルになり，反転の変換制御信号TB18,TB
B18が生成される。
号生成回路が，図７（Ｃ）に示される。この場合は，単
純にボトム品である品種１，３，５，７の場合は，品種
情報データTBBLKB=Hであるので，インバータ４９の出力
S49はＬレベルになり，非反転の変換制御信号が生成さ
れる。逆に，トップ品である品種２，４，６，８の場合
は，品種データTBBLKB=Lであるので，インバータ４９の
出力S49がＨレベルになり，反転の変換制御信号TB18,TB
B18が生成される。
【００５２】なお，残りのアドレスA17〜A12について
も，同様の変換制御信号が生成され，図示しないアドレ
スバッファに設けられた図６と同じ変換回路により，ト
ップ品の場合のみアドレスが反転される。
も，同様の変換制御信号が生成され，図示しないアドレ
スバッファに設けられた図６と同じ変換回路により，ト
ップ品の場合のみアドレスが反転される。
【００５３】図４に戻り，メモリ回路は，８品種のうち
いずれに設定されているかを外部から読み出すことがで
きる。その為に，品種IDコード発生回路２８が設けられ
る。品種IDコード発生回路２８は，品種情報メモリ１８
に記録された３ビットの品種情報データBNK824，TBBL
K，DEVIDをデコードして，品種IDコードを出力する。こ
の品種IDコードの読み出しは，コマンド/CE,/OE,/WEと
アドレスA0,A1,A6の組合せにより命令され，ステートコ
ントロール回路１６からの制御信号Pselにより，マルチ
プレクサが切り換えられ，マルチプレクサ３２を介し
て，出力端子DQ7-0から出力される。
いずれに設定されているかを外部から読み出すことがで
きる。その為に，品種IDコード発生回路２８が設けられ
る。品種IDコード発生回路２８は，品種情報メモリ１８
に記録された３ビットの品種情報データBNK824，TBBL
K，DEVIDをデコードして，品種IDコードを出力する。こ
の品種IDコードの読み出しは，コマンド/CE,/OE,/WEと
アドレスA0,A1,A6の組合せにより命令され，ステートコ
ントロール回路１６からの制御信号Pselにより，マルチ
プレクサが切り換えられ，マルチプレクサ３２を介し
て，出力端子DQ7-0から出力される。
【００５４】図８は，品種IDコードの出力例を示す図で
ある。入力として，コマンド/CE,/OE,/WEとアドレスA0,
A1,A6の組合せが，L,L,H,VH,L,Hの場合に，出力DQ7-0か
ら８品種のIDコードが出力される。尚，アドレス端子A6
に供給されるVHは，通常動作では起こり得ない高い電圧
である。
ある。入力として，コマンド/CE,/OE,/WEとアドレスA0,
A1,A6の組合せが，L,L,H,VH,L,Hの場合に，出力DQ7-0か
ら８品種のIDコードが出力される。尚，アドレス端子A6
に供給されるVHは，通常動作では起こり得ない高い電圧
である。
【００５５】最後に，図４のメモリ回路は，設定された
品種の仮想バンクに対応して，バンクビジー検出回路14
A〜14Dが読み出し許可信号RAsel〜RDselを生成する必要
がある。そのために，バンクビジー検出回路は，４バン
ク品の場合は，対応する実バンクがプログラムまたは消
去動作中か否かに応じて，読み出し時のバンク選択信号
BNK-selに応答して，読み出し許可信号を生成する。一
方，２バンク品の場合は，同じ仮想バンクに属する実バ
ンクがプログラムまたは消去動作中か否かに応じて，読
み出し許可信号を生成する。そのため，バンクビジー検
出回路は，設定された品種情報データに従って品種IDデ
コーダ２０が生成する品種ID信号P-IDに応じて，参照す
べき実バンクが自動変更可能に構成される。
品種の仮想バンクに対応して，バンクビジー検出回路14
A〜14Dが読み出し許可信号RAsel〜RDselを生成する必要
がある。そのために，バンクビジー検出回路は，４バン
ク品の場合は，対応する実バンクがプログラムまたは消
去動作中か否かに応じて，読み出し時のバンク選択信号
BNK-selに応答して，読み出し許可信号を生成する。一
方，２バンク品の場合は，同じ仮想バンクに属する実バ
ンクがプログラムまたは消去動作中か否かに応じて，読
み出し許可信号を生成する。そのため，バンクビジー検
出回路は，設定された品種情報データに従って品種IDデ
コーダ２０が生成する品種ID信号P-IDに応じて，参照す
べき実バンクが自動変更可能に構成される。
【００５６】例えば，図１を参照すると，品種１，２で
は，実バンクBNK-B,C,Dが同じ仮想バンクに属するの
で，それらの実バンクに対応するバンクビジー検出回路
が保持しているプログラムまたは消去動作状態のデータ
に従って，各バンクビジー検出回路が，読み出し許可信
号を生成する。品種３，４では，実バンクBNK-A,Dが同
じ仮想バンクに属するので，同様にして読み出し許可信
号が生成される。実バンクBNK-B,Cについても同様であ
る。更に，品種５，６では，実バンクBNK-A,Bが同じ仮
想バンクに属し，実バンクBNK-C,Dが同じ仮想バンクに
属するので，上記と同様にして読み出し許可信号が生成
される。
は，実バンクBNK-B,C,Dが同じ仮想バンクに属するの
で，それらの実バンクに対応するバンクビジー検出回路
が保持しているプログラムまたは消去動作状態のデータ
に従って，各バンクビジー検出回路が，読み出し許可信
号を生成する。品種３，４では，実バンクBNK-A,Dが同
じ仮想バンクに属するので，同様にして読み出し許可信
号が生成される。実バンクBNK-B,Cについても同様であ
る。更に，品種５，６では，実バンクBNK-A,Bが同じ仮
想バンクに属し，実バンクBNK-C,Dが同じ仮想バンクに
属するので，上記と同様にして読み出し許可信号が生成
される。
【００５７】図９は，４つの実バンクに対応するバンク
ビジー検出回路14A〜14Dの回路図である。各バンクビジ
ー検出回路には，バンクデコーダ２４が生成するバンク
選択信号BNK-sel（Asel,Bsel,Csel,Dsel）と，コマンド
ライトが供給された時に生成されるライト制御信号R/W-
CON（latch，resetb）と，品種IDデコーダ２０により生
成される品種ID信号P-ID（P1，P2，P3）と，それぞれの
バンクビジー検出回路が保持するプログラム・消去状態
信号WT（WAsel,WBsel,WCsel,WDsel）とが入力される。
ビジー検出回路14A〜14Dの回路図である。各バンクビジ
ー検出回路には，バンクデコーダ２４が生成するバンク
選択信号BNK-sel（Asel,Bsel,Csel,Dsel）と，コマンド
ライトが供給された時に生成されるライト制御信号R/W-
CON（latch，resetb）と，品種IDデコーダ２０により生
成される品種ID信号P-ID（P1，P2，P3）と，それぞれの
バンクビジー検出回路が保持するプログラム・消去状態
信号WT（WAsel,WBsel,WCsel,WDsel）とが入力される。
【００５８】ライト制御信号のラッチ信号latchは，コ
マンドライトによりプログラムまたは消去を指令するコ
マンドが供給された時にＬレベルになり，バンクビジー
回路14A内に示されるトランスファーゲート５０を導通
させ，バンク選択信号BNK-selを２つのインバータから
なるラッチ回路５２にラッチする。また，ライト制御信
号のリセット信号resetbは，プログラムまたは消去が終
了する時にＬレベルになり，Ｐチャネルトランスファー
ゲート５１を導通して，ラッチ回路５２をリセット状態
にする。ラッチ回路５２を含むラッチユニットLATCH
は，他のバンクビジー検出回路14B,14C,14Dにも設けら
れている。
マンドライトによりプログラムまたは消去を指令するコ
マンドが供給された時にＬレベルになり，バンクビジー
回路14A内に示されるトランスファーゲート５０を導通
させ，バンク選択信号BNK-selを２つのインバータから
なるラッチ回路５２にラッチする。また，ライト制御信
号のリセット信号resetbは，プログラムまたは消去が終
了する時にＬレベルになり，Ｐチャネルトランスファー
ゲート５１を導通して，ラッチ回路５２をリセット状態
にする。ラッチ回路５２を含むラッチユニットLATCH
は，他のバンクビジー検出回路14B,14C,14Dにも設けら
れている。
【００５９】従って，ラッチ回路５２の出力は，実バン
クBNK-Aがプログラムまたは消去動作中であることを示
すプログラム・消去状態信号WAselとして，他のバンク
ビジー検出回路に供給される。同様に，バンクビジー検
出回路14Aに対しても，他のバンクビジー検出回路14B,1
4Dから，プログラム・消去状態信号WBsel,WDselが供給
される。
クBNK-Aがプログラムまたは消去動作中であることを示
すプログラム・消去状態信号WAselとして，他のバンク
ビジー検出回路に供給される。同様に，バンクビジー検
出回路14Aに対しても，他のバンクビジー検出回路14B,1
4Dから，プログラム・消去状態信号WBsel,WDselが供給
される。
【００６０】そして，品種３，４の時は，第２の品種ID
信号P2がＨレベルになり，NANDゲート６２を介して実バ
ンクBNK-Dのプログラム・消去状態信号WDselが参照され
て，NANDゲート６４を介して，NORゲート５４により自
分のプログラム・消去状態信号WAselと論理和が取ら
れ，読み出し許可信号RAselが生成される。つまり，同
じ仮想バンクに属する実バンクBNK-A，BNK-Dのいずれか
がプログラムまたは消去動作中であれば，読み出し許可
信号RAselはＬレベルになり，読み出しが禁止される。
信号P2がＨレベルになり，NANDゲート６２を介して実バ
ンクBNK-Dのプログラム・消去状態信号WDselが参照され
て，NANDゲート６４を介して，NORゲート５４により自
分のプログラム・消去状態信号WAselと論理和が取ら
れ，読み出し許可信号RAselが生成される。つまり，同
じ仮想バンクに属する実バンクBNK-A，BNK-Dのいずれか
がプログラムまたは消去動作中であれば，読み出し許可
信号RAselはＬレベルになり，読み出しが禁止される。
【００６１】更に，品種５，６の時は，第３の品種ID信
号P3がＨレベルになり，NANDゲート６３を介して実バン
クBNK-Bのプログラム・消去状態信号WBselが参照され
る。この場合は，同じ仮想バンクに属する実バンクBNK-
A，BNK-Bのいずれかがプログラムまたは消去動作中であ
れば，読み出し許可信号RAselがＬレベルになり，読み
出しが禁止される。
号P3がＨレベルになり，NANDゲート６３を介して実バン
クBNK-Bのプログラム・消去状態信号WBselが参照され
る。この場合は，同じ仮想バンクに属する実バンクBNK-
A，BNK-Bのいずれかがプログラムまたは消去動作中であ
れば，読み出し許可信号RAselがＬレベルになり，読み
出しが禁止される。
【００６２】次に，実バンクBNK-Bのバンクビジー検出
回路14Bについて説明すると，ラッチユニットから，自
分のバンクBNK-Bがプログラムまたは消去動作中である
ことを示すプログラム・消去状態信号WBselが出力され
る。そして，品種１，２の場合は，品種ID信号P1がＨレ
ベルになり，NANDゲート６１を介して，バンクBNK-C,D
のプログラム・消去状態信号WCsel,WDselが参照され
る。そして，同じ仮想バンクに属する実バンクBNK-B,C,
Dがプログラム・消去動作中であれば，読み出し許可信
号RBselがＬレベルになり読み出しが禁止される。
回路14Bについて説明すると，ラッチユニットから，自
分のバンクBNK-Bがプログラムまたは消去動作中である
ことを示すプログラム・消去状態信号WBselが出力され
る。そして，品種１，２の場合は，品種ID信号P1がＨレ
ベルになり，NANDゲート６１を介して，バンクBNK-C,D
のプログラム・消去状態信号WCsel,WDselが参照され
る。そして，同じ仮想バンクに属する実バンクBNK-B,C,
Dがプログラム・消去動作中であれば，読み出し許可信
号RBselがＬレベルになり読み出しが禁止される。
【００６３】品種３，４の場合及び品種５，６の場合
は，バンクビジー検出回路14Aと同じ動作である。
は，バンクビジー検出回路14Aと同じ動作である。
【００６４】実バンクBNK-Cのバンクビジー検出回路14C
及び実バンクBNK-Dのバンクビジー検出回路14Dも同様の
構成であり，NANDゲート61,62,63を介して，設定された
品種に応じて組み合わせられる仮想バンク内の実バンク
のプログラム・消去状態信号が参照され，読み出し許可
信号RCsel，RDselがそれぞれ生成される。
及び実バンクBNK-Dのバンクビジー検出回路14Dも同様の
構成であり，NANDゲート61,62,63を介して，設定された
品種に応じて組み合わせられる仮想バンク内の実バンク
のプログラム・消去状態信号が参照され，読み出し許可
信号RCsel，RDselがそれぞれ生成される。
【００６５】尚，品種７，８の場合は，全ての品種ID信
号P1,P2,P3がＬレベルになり，他の実バンクのプログラ
ム・消去状態信号の参照は行われない。
号P1,P2,P3がＬレベルになり，他の実バンクのプログラ
ム・消去状態信号の参照は行われない。
【００６６】以上のように，バンクビジー検出回路は，
品種情報データの設定に応じて生成される品種ID信号に
基づいて，参照すべき他の実バンクのプログラム・消去
状態信号が自動的に変更される。従って，組み合わせら
れる仮想バンク内がプログラムまたは消去動作中である
と，当該仮想バンクに属する実バンクへの読み出し動作
は禁止される。
品種情報データの設定に応じて生成される品種ID信号に
基づいて，参照すべき他の実バンクのプログラム・消去
状態信号が自動的に変更される。従って，組み合わせら
れる仮想バンク内がプログラムまたは消去動作中である
と，当該仮想バンクに属する実バンクへの読み出し動作
は禁止される。
【００６７】図４のメモリ回路に戻り，ORゲート３６
は，読み出し許可信号RAsel，RBsel，RCsel，RDselの論
理和をとる。従って，全ての読み出し許可信号が読み出
しを禁止するＬレベルになると，読み出し制御信号Dsel
がＬレベルになり，読み出しデータ（図中read data）
の代わりにステータス信号STTAが，マルチプレクサ３２
を介してDQ端子から出力される。ステートコントロール
回路１６は，プログラムまたは消去コマンドに応答し
て，指定された実バンクに対してプログラムまたは消去
動作の制御を行う。従って，ステートコントロール回路
１６は，いずれの実バンクがプログラムまたは消去中で
あることを認識しているので，読み出しで選択された実
バンクのステータス信号STTAを出力することができる。
は，読み出し許可信号RAsel，RBsel，RCsel，RDselの論
理和をとる。従って，全ての読み出し許可信号が読み出
しを禁止するＬレベルになると，読み出し制御信号Dsel
がＬレベルになり，読み出しデータ（図中read data）
の代わりにステータス信号STTAが，マルチプレクサ３２
を介してDQ端子から出力される。ステートコントロール
回路１６は，プログラムまたは消去コマンドに応答し
て，指定された実バンクに対してプログラムまたは消去
動作の制御を行う。従って，ステートコントロール回路
１６は，いずれの実バンクがプログラムまたは消去中で
あることを認識しているので，読み出しで選択された実
バンクのステータス信号STTAを出力することができる。
【００６８】尚，図４のマルチプレクサ３４は，プログ
ラムまたは消去動作中にプログラム・消去制御信号PEA
に応答して，ステートコントロール回路１６が生成する
内部アドレスIA0-17に切り換える。
ラムまたは消去動作中にプログラム・消去制御信号PEA
に応答して，ステートコントロール回路１６が生成する
内部アドレスIA0-17に切り換える。
【００６９】以上説明したとおり，本実施の形態例のメ
モリ回路は，第１の共通の回路構成を有し，品種情報デ
ータを設定することにより，設定された品種に対応する
構成に変更可能である。複数の品種には，少なくとも２
バンク品と４バンク品，及びトップブート品とボトムブ
ート品とが含まれ，２バンク品は，ブートバンクを含む
第１の仮想バンクとブートバンクを含まない第２の仮想
バンクを有し，それぞれの容量の組合せに複数種類存在
する。設定された品種情報データに応じて，実バンクの
アドレスが変更される。また，設定された品種情報デー
タに応じて，品種ID信号が生成され，その品種ID信号に
応じて，各実バンクのバンクビジー検出回路が，同じ仮
想バンクに属する実バンクがプログラムまたは消去動作
中である場合に，読み出しを禁止する信号を生成する。
モリ回路は，第１の共通の回路構成を有し，品種情報デ
ータを設定することにより，設定された品種に対応する
構成に変更可能である。複数の品種には，少なくとも２
バンク品と４バンク品，及びトップブート品とボトムブ
ート品とが含まれ，２バンク品は，ブートバンクを含む
第１の仮想バンクとブートバンクを含まない第２の仮想
バンクを有し，それぞれの容量の組合せに複数種類存在
する。設定された品種情報データに応じて，実バンクの
アドレスが変更される。また，設定された品種情報デー
タに応じて，品種ID信号が生成され，その品種ID信号に
応じて，各実バンクのバンクビジー検出回路が，同じ仮
想バンクに属する実バンクがプログラムまたは消去動作
中である場合に，読み出しを禁止する信号を生成する。
【００７０】上記の実施の形態例では，品種情報データ
を記憶する記憶部１８と品種ID信号を生成する品種情報
デコーダ２０とを別々に設けたが，これらを合体して，
アドレス変換部２２に供給する品種情報信号と，各バン
クビジー検出回路に供給する品種情報信号とを生成して
もよい。
を記憶する記憶部１８と品種ID信号を生成する品種情報
デコーダ２０とを別々に設けたが，これらを合体して，
アドレス変換部２２に供給する品種情報信号と，各バン
クビジー検出回路に供給する品種情報信号とを生成して
もよい。
【００７１】本発明は，８品種に限定されず，それより
品種数が多くても少なくても良い。また，本発明は，２
バンク品と４バンク品に限定されず，仮想バンク数が更
に多くても良い。
品種数が多くても少なくても良い。また，本発明は，２
バンク品と４バンク品に限定されず，仮想バンク数が更
に多くても良い。
【００７２】以上，実施の形態例をまとめると以下の付
記の通りである。
記の通りである。
【００７３】（付記１）少なくとも１つの実バンクを有
する仮想バンクの構成を変更可能な不揮発性メモリにお
いて，複数のメモリセルをそれぞれ有する複数の実バン
クと，前記仮想バンク構成を有する品種情報データを記
憶する品種情報メモリと，前記品種情報データに応じ
て，供給されるアドレスを内部アドレスに変換するアド
レス変換部と，前記実バンク毎に設けられ，対応する実
バンクがプログラムまたは消去動作中か否かを示すプロ
グラム・消去状態信号を生成し，読み出し時の実バンク
選択信号に応答して，同じ仮想バンクに属する実バンク
のプログラム・消去状態信号に従って当該対応する実バ
ンクの読み出しの許可または禁止を指示する読み出し許
可信号を生成するバンクビジー検出回路とを有し，前記
仮想バンクに属する実バンクは，前記品種情報データに
従って変更可能に構成され，前記バンクビジー検出回路
は，前記品種情報データに応じて設定される仮想バンク
に属する実バンクのプログラム・消去状態信号のいずれ
かがプログラムまたは消去動作状態の時に，前記読み出
しを禁止する読み出し許可信号を生成することを特徴と
する不揮発性メモリ。
する仮想バンクの構成を変更可能な不揮発性メモリにお
いて，複数のメモリセルをそれぞれ有する複数の実バン
クと，前記仮想バンク構成を有する品種情報データを記
憶する品種情報メモリと，前記品種情報データに応じ
て，供給されるアドレスを内部アドレスに変換するアド
レス変換部と，前記実バンク毎に設けられ，対応する実
バンクがプログラムまたは消去動作中か否かを示すプロ
グラム・消去状態信号を生成し，読み出し時の実バンク
選択信号に応答して，同じ仮想バンクに属する実バンク
のプログラム・消去状態信号に従って当該対応する実バ
ンクの読み出しの許可または禁止を指示する読み出し許
可信号を生成するバンクビジー検出回路とを有し，前記
仮想バンクに属する実バンクは，前記品種情報データに
従って変更可能に構成され，前記バンクビジー検出回路
は，前記品種情報データに応じて設定される仮想バンク
に属する実バンクのプログラム・消去状態信号のいずれ
かがプログラムまたは消去動作状態の時に，前記読み出
しを禁止する読み出し許可信号を生成することを特徴と
する不揮発性メモリ。
【００７４】（付記２）付記１において，前記品種情報
データは，ブート用の実バンクを最上位アドレスまたは
最下位アドレスにするトップ品またはボトム品を識別す
るトップ・ボトム情報データを有し，前記アドレス変換
部は，前記トップ・ボトム情報データに応じて，前記供
給されるアドレスを反転または非反転することを特徴と
する不揮発性メモリ。
データは，ブート用の実バンクを最上位アドレスまたは
最下位アドレスにするトップ品またはボトム品を識別す
るトップ・ボトム情報データを有し，前記アドレス変換
部は，前記トップ・ボトム情報データに応じて，前記供
給されるアドレスを反転または非反転することを特徴と
する不揮発性メモリ。
【００７５】（付記３）付記２において，前記ブート用
の実バンクは，電源起動時にアクセスされるブートプロ
グラムが格納されるブートセクタを有することを特徴と
する不揮発性メモリ。
の実バンクは，電源起動時にアクセスされるブートプロ
グラムが格納されるブートセクタを有することを特徴と
する不揮発性メモリ。
【００７６】（付記４）付記１において，前記品種情報
データは，前記仮想バンクに属する実バンクの構成を識
別する仮想バンク情報データを有し，前記アドレス変換
部は，前記仮想バンク情報データに応じて，前記供給さ
れるアドレスを反転または非反転することを特徴とする
不揮発性メモリ。
データは，前記仮想バンクに属する実バンクの構成を識
別する仮想バンク情報データを有し，前記アドレス変換
部は，前記仮想バンク情報データに応じて，前記供給さ
れるアドレスを反転または非反転することを特徴とする
不揮発性メモリ。
【００７７】（付記５）付記１において，前記バンクビ
ジー検出回路は，プログラムまたは消去動作開始時に実
バンク選択信号を受信した時にプログラム・消去状態を
保持し，当該プログラムまたは消去動作終了時に当該保
持したプログラム・消去状態を解除するラッチユニット
を有し，該ラッチユニットが保持するプログラム・消去
状態信号を他の実バンクに属するバンクビジー検出回路
に供給することを特徴とする不揮発性メモリ。
ジー検出回路は，プログラムまたは消去動作開始時に実
バンク選択信号を受信した時にプログラム・消去状態を
保持し，当該プログラムまたは消去動作終了時に当該保
持したプログラム・消去状態を解除するラッチユニット
を有し，該ラッチユニットが保持するプログラム・消去
状態信号を他の実バンクに属するバンクビジー検出回路
に供給することを特徴とする不揮発性メモリ。
【００７８】（付記６）付記５において，前記バンクビ
ジー検出回路は，自分の実バンクのプログラム・消去状
態信号と，同じ仮想バンクに属する他の実バンクのバン
クビジー回路から供給されるプログラム・消去状態信号
のいずれもが，プログラム・消去動作中でない時に，前
記読み出し時のバンク選択信号に応答して，読み出しを
許可する読み出し許可信号を生成することを特徴とする
不揮発性メモリ。
ジー検出回路は，自分の実バンクのプログラム・消去状
態信号と，同じ仮想バンクに属する他の実バンクのバン
クビジー回路から供給されるプログラム・消去状態信号
のいずれもが，プログラム・消去動作中でない時に，前
記読み出し時のバンク選択信号に応答して，読み出しを
許可する読み出し許可信号を生成することを特徴とする
不揮発性メモリ。
【００７９】（付記７）付記５において，前記バンクビ
ジー検出回路は，自分の実バンクのプログラム・消去状
態信号と，同じ仮想バンクに属する他の実バンクのバン
クビジー回路から供給されるプログラム・消去状態信号
のいずれかが，プログラム・消去動作中である時に，前
記読み出し時のバンク選択信号に応答して，読み出しを
禁止する読み出し許可信号を生成することを特徴とする
不揮発性メモリ。
ジー検出回路は，自分の実バンクのプログラム・消去状
態信号と，同じ仮想バンクに属する他の実バンクのバン
クビジー回路から供給されるプログラム・消去状態信号
のいずれかが，プログラム・消去動作中である時に，前
記読み出し時のバンク選択信号に応答して，読み出しを
禁止する読み出し許可信号を生成することを特徴とする
不揮発性メモリ。
【００８０】（付記８）付記１において，更に，前記実
バンク毎に読み出し制御回路を有し，前記バンクビジー
検出回路により生成される読み出し許可信号に応答し
て，前記読み出し制御回路が読み出し制御を実行するこ
とを特徴とする不揮発性メモリ。
バンク毎に読み出し制御回路を有し，前記バンクビジー
検出回路により生成される読み出し許可信号に応答し
て，前記読み出し制御回路が読み出し制御を実行するこ
とを特徴とする不揮発性メモリ。
【００８１】（付記９）付記１において，前記バンクビ
ジー検出回路が生成する読み出し許可信号のいずれもが
読み出しを禁止する場合は，選択された実バンクがプロ
グラムまたは消去状態であることを示すステート信号
が，外部に出力されることを特徴とする不揮発性メモ
リ。
ジー検出回路が生成する読み出し許可信号のいずれもが
読み出しを禁止する場合は，選択された実バンクがプロ
グラムまたは消去状態であることを示すステート信号
が，外部に出力されることを特徴とする不揮発性メモ
リ。
【００８２】（付記１０）付記１において，更に，外部
からの品種情報要求信号に応答して，前記品種情報デー
タにより設定された品種情報を出力することを特徴とす
る不揮発性メモリ。
からの品種情報要求信号に応答して，前記品種情報デー
タにより設定された品種情報を出力することを特徴とす
る不揮発性メモリ。
【００８３】（付記１１）少なくとも１つの実バンクを
有する仮想バンクの構成を変更可能な不揮発性メモリに
おいて，複数のメモリセルをそれぞれ有する複数の実バ
ンクと，前記仮想バンクに属する実バンク構成と，ブー
ト用の実バンクが最上位または最下位アドレスになるト
ップブート及びボトムブート構成との組合せ情報を有す
る品種情報データを記憶する品種情報メモリと，前記品
種情報データに応じて，供給されるアドレスを内部アド
レスに変換するアドレス変換部と，前記実バンク毎に設
けられ，対応する実バンクがプログラムまたは消去動作
中か否かを示すプログラム・消去状態信号を生成し，読
み出し時の実バンク選択信号に応答して，同じ仮想バン
クに属する実バンクのプログラム・消去状態信号に従っ
て当該対応する実バンクの読み出しの許可または禁止を
指示する読み出し許可信号を生成するバンクビジー検出
回路とを有し，前記仮想バンクに属する実バンクは，前
記品種情報データに従って変更可能に構成され，前記バ
ンクビジー検出回路は，前記品種情報データに応じて設
定される仮想バンクに属する実バンクのプログラム・消
去状態信号のいずれかがプログラムまたは消去動作状態
の時に，前記読み出しを禁止する読み出し許可信号を生
成することを特徴とする不揮発性メモリ。
有する仮想バンクの構成を変更可能な不揮発性メモリに
おいて，複数のメモリセルをそれぞれ有する複数の実バ
ンクと，前記仮想バンクに属する実バンク構成と，ブー
ト用の実バンクが最上位または最下位アドレスになるト
ップブート及びボトムブート構成との組合せ情報を有す
る品種情報データを記憶する品種情報メモリと，前記品
種情報データに応じて，供給されるアドレスを内部アド
レスに変換するアドレス変換部と，前記実バンク毎に設
けられ，対応する実バンクがプログラムまたは消去動作
中か否かを示すプログラム・消去状態信号を生成し，読
み出し時の実バンク選択信号に応答して，同じ仮想バン
クに属する実バンクのプログラム・消去状態信号に従っ
て当該対応する実バンクの読み出しの許可または禁止を
指示する読み出し許可信号を生成するバンクビジー検出
回路とを有し，前記仮想バンクに属する実バンクは，前
記品種情報データに従って変更可能に構成され，前記バ
ンクビジー検出回路は，前記品種情報データに応じて設
定される仮想バンクに属する実バンクのプログラム・消
去状態信号のいずれかがプログラムまたは消去動作状態
の時に，前記読み出しを禁止する読み出し許可信号を生
成することを特徴とする不揮発性メモリ。
【００８４】（付記１２）少なくとも１つの実バンクを
有する仮想バンクの構成を変更可能な不揮発性メモリに
おいて，複数のメモリセルをそれぞれ有する複数の実バ
ンクと，前記仮想バンクに属する実バンク構成を識別す
る品種情報データを記憶する品種情報メモリと，前記実
バンク毎に設けられ，対応する実バンクがプログラムま
たは消去動作中か否かを示すプログラム・消去状態信号
を生成し，読み出し時の実バンク選択信号に応答して，
同じ仮想バンクに属する実バンクのプログラム・消去状
態信号に従って当該対応する実バンクの読み出しの許可
または禁止を指示する読み出し許可信号を生成するバン
クビジー検出回路とを有し，前記仮想バンクに属する実
バンクは，前記品種情報データに従って変更可能に構成
され，前記バンクビジー検出回路は，前記品種情報デー
タに応じて設定される仮想バンクに属する実バンクのプ
ログラム・消去状態信号のいずれかがプログラムまたは
消去動作状態の時に，前記読み出しを禁止する読み出し
許可信号を生成することを特徴とする不揮発性メモリ。
有する仮想バンクの構成を変更可能な不揮発性メモリに
おいて，複数のメモリセルをそれぞれ有する複数の実バ
ンクと，前記仮想バンクに属する実バンク構成を識別す
る品種情報データを記憶する品種情報メモリと，前記実
バンク毎に設けられ，対応する実バンクがプログラムま
たは消去動作中か否かを示すプログラム・消去状態信号
を生成し，読み出し時の実バンク選択信号に応答して，
同じ仮想バンクに属する実バンクのプログラム・消去状
態信号に従って当該対応する実バンクの読み出しの許可
または禁止を指示する読み出し許可信号を生成するバン
クビジー検出回路とを有し，前記仮想バンクに属する実
バンクは，前記品種情報データに従って変更可能に構成
され，前記バンクビジー検出回路は，前記品種情報デー
タに応じて設定される仮想バンクに属する実バンクのプ
ログラム・消去状態信号のいずれかがプログラムまたは
消去動作状態の時に，前記読み出しを禁止する読み出し
許可信号を生成することを特徴とする不揮発性メモリ。
【００８５】（付記１３）少なくとも１つの実バンクを
有する仮想バンクの構成を変更可能な不揮発性メモリに
おいて，複数のメモリセルをそれぞれ有する複数の実バ
ンクと，前記仮想バンクに属する実バンクの構成を有す
る品種情報データを記憶する品種情報メモリと，前記品
種情報データに応じて，供給されるアドレスを内部アド
レスに変換するアドレス変換部とを有し，前記アドレス
変換部は，前記品種情報データに応じて，前記供給され
るアドレスを反転または非反転することを特徴とする不
揮発性メモリ。
有する仮想バンクの構成を変更可能な不揮発性メモリに
おいて，複数のメモリセルをそれぞれ有する複数の実バ
ンクと，前記仮想バンクに属する実バンクの構成を有す
る品種情報データを記憶する品種情報メモリと，前記品
種情報データに応じて，供給されるアドレスを内部アド
レスに変換するアドレス変換部とを有し，前記アドレス
変換部は，前記品種情報データに応じて，前記供給され
るアドレスを反転または非反転することを特徴とする不
揮発性メモリ。
【００８６】（付記１４）付記１３において，前記実バ
ンクには，電源起動時にアクセスされるブートバンクを
含み，前記品種情報データは，少なくとも仮想バンクの
数と，それぞれの仮想バンクに属する実バンク及びブー
トバンクを識別するデータであることを特徴とする不揮
発性メモリ。
ンクには，電源起動時にアクセスされるブートバンクを
含み，前記品種情報データは，少なくとも仮想バンクの
数と，それぞれの仮想バンクに属する実バンク及びブー
トバンクを識別するデータであることを特徴とする不揮
発性メモリ。
【００８７】（付記１５）付記１乃至１４において，前
記品種情報メモリは，不揮発性メモリを有し，当該不揮
発性メモリに前記品種情報データが記憶されることを特
徴とする不揮発性メモリ。
記品種情報メモリは，不揮発性メモリを有し，当該不揮
発性メモリに前記品種情報データが記憶されることを特
徴とする不揮発性メモリ。
【００８８】
【発明の効果】以上，本発明によれば，共通のメモリ回
路であって，実バンクを有する仮想バンクの構成や，ト
ップブートまたはボトムブートの構成などの組合せから
なる複数の品種に適宜設定可能な不揮発性メモリを提供
することができる。
路であって，実バンクを有する仮想バンクの構成や，ト
ップブートまたはボトムブートの構成などの組合せから
なる複数の品種に適宜設定可能な不揮発性メモリを提供
することができる。
【図１】本実施の形態例におけるフラッシュメモリの８
種類の品種の構成を示す図である。
種類の品種の構成を示す図である。
【図２】実バンクの構成例を示す図である。
【図３】実バンクの構成例を示す図である。
【図４】本実施の形態例におけるメモリ回路の構成図で
ある。
ある。
【図５】品種情報データと８品種との関係を示す図であ
る。
る。
【図６】アドレス変換回路を示す図である。
【図７】アドレス変換回路を示す図である。
【図８】品種IDコードの出力例を示す図である。
【図９】４つの実バンクに対応するバンクビジー検出回
路14A〜14Dの回路図である。
路14A〜14Dの回路図である。
BNK-A〜D 実バンク BNK-A ブートバンク VBNK-1，２ 仮想バンク １０ 読み出し制御回路 １２ プログラム・消去制御回路 １４ バンクビジー検出回路 １６ ステートコントロール回路 １８ 品種情報メモリ ２２ アドレス変換回路 ２８ 品種識別コード生成回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AD00 AD01 AD02 AD05 AD08 AE00 AE03 5B060 HA02 HA05
Claims (9)
- 【請求項１】少なくとも１つの実バンクを有する仮想バ
ンクの構成を変更可能な不揮発性メモリにおいて，複数
のメモリセルをそれぞれ有する複数の実バンクと，前記
仮想バンク構成を有する品種情報データを記憶する品種
情報メモリと，前記品種情報データに応じて，供給され
るアドレスを内部アドレスに変換するアドレス変換部
と，前記実バンク毎に設けられ，対応する実バンクがプ
ログラムまたは消去動作中か否かを示すプログラム・消
去状態信号を生成し，読み出し時の実バンク選択信号に
応答して，同じ仮想バンクに属する実バンクのプログラ
ム・消去状態信号に従って当該対応する実バンクの読み
出しの許可または禁止を指示する読み出し許可信号を生
成するバンクビジー検出回路とを有し，前記仮想バンク
に属する実バンクは，前記品種情報データに従って変更
可能に構成され，前記バンクビジー検出回路は，前記品
種情報データに応じて設定される仮想バンクに属する実
バンクのプログラム・消去状態信号のいずれかがプログ
ラムまたは消去動作状態の時に，前記読み出しを禁止す
る読み出し許可信号を生成することを特徴とする不揮発
性メモリ。 - 【請求項２】請求項１において，前記品種情報データ
は，ブート用の実バンクを最上位アドレスまたは最下位
アドレスにするトップ品またはボトム品を識別するトッ
プ・ボトム情報データを有し，前記アドレス変換部は，
前記トップ・ボトム情報データに応じて，前記供給され
るアドレスを反転または非反転することを特徴とする不
揮発性メモリ。 - 【請求項３】請求項１において，前記品種情報データ
は，前記仮想バンクに属する実バンクの構成を識別する
仮想バンク情報データを有し，前記アドレス変換部は，
前記仮想バンク情報データに応じて，前記供給されるア
ドレスを反転または非反転することを特徴とする不揮発
性メモリ。 - 【請求項４】１において，前記バンクビジー検出回路
は，プログラムまたは消去動作開始時に実バンク選択信
号を受信した時にプログラム・消去状態を保持し，当該
プログラムまたは消去動作終了時に当該保持したプログ
ラム・消去状態を解除するラッチユニットを有し，該ラ
ッチユニットが保持するプログラム・消去状態信号を他
の実バンクに属するバンクビジー検出回路に供給するこ
とを特徴とする不揮発性メモリ。 - 【請求項５】請求項１において，更に，前記実バンク毎
に読み出し制御回路を有し，前記バンクビジー検出回路
により生成される読み出し許可信号に応答して，前記読
み出し制御回路が読み出し制御を実行することを特徴と
する不揮発性メモリ。 - 【請求項６】１において，更に，外部からの品種情報要
求信号に応答して，前記品種情報データにより設定され
た品種情報を出力することを特徴とする不揮発性メモ
リ。 - 【請求項７】少なくとも１つの実バンクを有する仮想バ
ンクの構成を変更可能な不揮発性メモリにおいて，複数
のメモリセルをそれぞれ有する複数の実バンクと，前記
仮想バンクに属する実バンク構成と，ブート用の実バン
クが最上位または最下位アドレスになるトップブート及
びボトムブート構成との組合せ情報を有する品種情報デ
ータを記憶する品種情報メモリと，前記品種情報データ
に応じて，供給されるアドレスを内部アドレスに変換す
るアドレス変換部と，前記実バンク毎に設けられ，対応
する実バンクがプログラムまたは消去動作中か否かを示
すプログラム・消去状態信号を生成し，読み出し時の実
バンク選択信号に応答して，同じ仮想バンクに属する実
バンクのプログラム・消去状態信号に従って当該対応す
る実バンクの読み出しの許可または禁止を指示する読み
出し許可信号を生成するバンクビジー検出回路とを有
し，前記仮想バンクに属する実バンクは，前記品種情報
データに従って変更可能に構成され，前記バンクビジー
検出回路は，前記品種情報データに応じて設定される仮
想バンクに属する実バンクのプログラム・消去状態信号
のいずれかがプログラムまたは消去動作状態の時に，前
記読み出しを禁止する読み出し許可信号を生成すること
を特徴とする不揮発性メモリ。 - 【請求項８】少なくとも１つの実バンクを有する仮想バ
ンクの構成を変更可能な不揮発性メモリにおいて，複数
のメモリセルをそれぞれ有する複数の実バンクと，前記
仮想バンクに属する実バンク構成を識別する品種情報デ
ータを記憶する品種情報メモリと，前記実バンク毎に設
けられ，対応する実バンクがプログラムまたは消去動作
中か否かを示すプログラム・消去状態信号を生成し，読
み出し時の実バンク選択信号に応答して，同じ仮想バン
クに属する実バンクのプログラム・消去状態信号に従っ
て当該対応する実バンクの読み出しの許可または禁止を
指示する読み出し許可信号を生成するバンクビジー検出
回路とを有し，前記仮想バンクに属する実バンクは，前
記品種情報データに従って変更可能に構成され，前記バ
ンクビジー検出回路は，前記品種情報データに応じて設
定される仮想バンクに属する実バンクのプログラム・消
去状態信号のいずれかがプログラムまたは消去動作状態
の時に，前記読み出しを禁止する読み出し許可信号を生
成することを特徴とする不揮発性メモリ。 - 【請求項９】少なくとも１つの実バンクを有する仮想バ
ンクの構成を変更可能な不揮発性メモリにおいて，複数
のメモリセルをそれぞれ有する複数の実バンクと，前記
仮想バンクに属する実バンクの構成を有する品種情報デ
ータを記憶する品種情報メモリと，前記品種情報データ
に応じて，供給されるアドレスを内部アドレスに変換す
るアドレス変換部とを有し，前記アドレス変換部は，前
記品種情報データに応じて，前記供給されるアドレスを
反転または非反転することを特徴とする不揮発性メモ
リ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001130416A JP2002329396A (ja) | 2001-04-26 | 2001-04-26 | バンク構成を変更可能なフラッシュメモリ |
| EP01309120A EP1253598A3 (en) | 2001-04-26 | 2001-10-26 | Flash memory capable of changing bank configuration |
| TW090126634A TW530305B (en) | 2001-04-26 | 2001-10-26 | Flash memory capable of changing bank configuration |
| US09/984,357 US6643758B2 (en) | 2001-04-26 | 2001-10-30 | Flash memory capable of changing bank configuration |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001130416A JP2002329396A (ja) | 2001-04-26 | 2001-04-26 | バンク構成を変更可能なフラッシュメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002329396A true JP2002329396A (ja) | 2002-11-15 |
Family
ID=18978798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001130416A Pending JP2002329396A (ja) | 2001-04-26 | 2001-04-26 | バンク構成を変更可能なフラッシュメモリ |
Country Status (5)
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|---|---|
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| EP (1) | EP1253598A3 (ja) |
| JP (1) | JP2002329396A (ja) |
| KR (1) | KR100666015B1 (ja) |
| TW (1) | TW530305B (ja) |
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-
2001
- 2001-04-26 JP JP2001130416A patent/JP2002329396A/ja active Pending
- 2001-10-26 EP EP01309120A patent/EP1253598A3/en not_active Withdrawn
- 2001-10-26 TW TW090126634A patent/TW530305B/zh not_active IP Right Cessation
- 2001-10-30 US US09/984,357 patent/US6643758B2/en not_active Expired - Fee Related
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091222 |