JPH03241598A - シグネチャー回路 - Google Patents
シグネチャー回路Info
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- JPH03241598A JPH03241598A JP2037582A JP3758290A JPH03241598A JP H03241598 A JPH03241598 A JP H03241598A JP 2037582 A JP2037582 A JP 2037582A JP 3758290 A JP3758290 A JP 3758290A JP H03241598 A JPH03241598 A JP H03241598A
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- 230000015654 memory Effects 0.000 claims description 14
- 230000006870 function Effects 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 5
- 101100004933 Arabidopsis thaliana CYP79F1 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/20—Initialising; Data preset; Chip identification
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシグネチャー回路に関し、不揮発性メモリのデ
バイス機能を格納するシグネチャー回路に関する。
バイス機能を格納するシグネチャー回路に関する。
プログラマブルＲＯＭ等の不揮発性メモリでは各デバイ
スで書込み等のデバイス機能が異なり、これをユーザに
対して明確にするため、デバイス機能を説明する情報つ
まりシグネチャーを予め格納している。
スで書込み等のデバイス機能が異なり、これをユーザに
対して明確にするため、デバイス機能を説明する情報つ
まりシグネチャーを予め格納している。
従来より半導体メモリチップのボンディングワイヤ配線
を変えて別種の半導体装置を構成する如く、単一チップ
に２種以上のデバイス機能を持たせる場合、上記半導体
メモリチップに夫々のデバイス機能を説明するシグネチ
ャーを格納する必要があり、従来は第４図に示す如く構
成していた。
を変えて別種の半導体装置を構成する如く、単一チップ
に２種以上のデバイス機能を持たせる場合、上記半導体
メモリチップに夫々のデバイス機能を説明するシグネチ
ャーを格納する必要があり、従来は第４図に示す如く構
成していた。
第４図において、ｂ０〜ｂηはビット線であり、ビット
線選択信号Ｙ。〜ＹＴＩ夫々で選択されたｎチャンネル
ＦＥＴＱｏ〜Ｑηのビット線がバス線ＢＵＳを介してセ
ンスアンプＳ／Ａに接続される。
線選択信号Ｙ。〜ＹＴＩ夫々で選択されたｎチャンネル
ＦＥＴＱｏ〜Ｑηのビット線がバス線ＢＵＳを介してセ
ンスアンプＳ／Ａに接続される。
Ｗｏ〜Ｗｎ＋２はワード線であり、ワード線選択信号Ｘ
ｏ〜Ｘｎ＋２夫々が供給される。なお、実際の情報を記
憶するメモリセルに接続されたワード線Ｗｏ〜ＷＴ＋に
ついては１本のワード線及びメモリセルＭ Ｓ ｏ〜Ｍ
Ｓηだけを図示している。書込みを行なったメモリセル
はそのワード線を選択したとき電流を流しく値ｖ１ｖ）
、書込みを行なってないメモリセルはワード線を選択し
たとき電流を流さない（値’Ｏ’）。
ｏ〜Ｘｎ＋２夫々が供給される。なお、実際の情報を記
憶するメモリセルに接続されたワード線Ｗｏ〜ＷＴ＋に
ついては１本のワード線及びメモリセルＭ Ｓ ｏ〜Ｍ
Ｓηだけを図示している。書込みを行なったメモリセル
はそのワード線を選択したとき電流を流しく値ｖ１ｖ）
、書込みを行なってないメモリセルはワード線を選択し
たとき電流を流さない（値’Ｏ’）。
ワード線Ｗｎ＋１には第１シグネチヤーを格納する複数
のＲＯＭセルが接続され、ワード線Ｗｎ＋２には第２シ
グネチヤーを格納する複数のＲＯＭセルが接続されてい
る。ここではドレインをビット線との間をショート（図
中○印で示す）としたＲＯＭセルに値ｖ１ｖを記憶し、
ドレインとビット線との間をオープン（図中Ｘ印で示す
）としたＲＯＭセルに値ｖＯｖを記憶して、第１．第２
シグネチヤーを格納する。シグネチャー記憶用のＲＯＭ
セルにはワード線Ｗ ｏ ” Ｗ ｏのメモリセルＭＳ
の如き書込みは行なわない。
のＲＯＭセルが接続され、ワード線Ｗｎ＋２には第２シ
グネチヤーを格納する複数のＲＯＭセルが接続されてい
る。ここではドレインをビット線との間をショート（図
中○印で示す）としたＲＯＭセルに値ｖ１ｖを記憶し、
ドレインとビット線との間をオープン（図中Ｘ印で示す
）としたＲＯＭセルに値ｖＯｖを記憶して、第１．第２
シグネチヤーを格納する。シグネチャー記憶用のＲＯＭ
セルにはワード線Ｗ ｏ ” Ｗ ｏのメモリセルＭＳ
の如き書込みは行なわない。
この従来回路ではワード線選択信号Ｘ。−ＸＴＩ。
Ｘ ｎ＋２夫々をしレベルでワード線選択信号Ｘｎ＋１
だけをＨレベルとして選択し、かつビット線す。
だけをＨレベルとして選択し、かつビット線す。
〜ｂＴｌ夫々を順次選択して第１シグネチヤーを読出し
、また、ワード線選択信号Ｘ ｎ＋２だけをＨレベルと
し、かつ、ビット線ｂ０〜ｌ）ｔ＋夫々を順次選択して
第２シグネチヤーを読出す。
、また、ワード線選択信号Ｘ ｎ＋２だけをＨレベルと
し、かつ、ビット線ｂ０〜ｌ）ｔ＋夫々を順次選択して
第２シグネチヤーを読出す。
従来のシグネチャー回路は、デバイス機能の数つまり格
納しようとするシグネチャーの数だけワード線Ｘｎ＋１
、 Ｘｎ＋２の本数が必要とされ、ワード線本数が増
加してその配線面積が増加するという問題があった。
納しようとするシグネチャーの数だけワード線Ｘｎ＋１
、 Ｘｎ＋２の本数が必要とされ、ワード線本数が増
加してその配線面積が増加するという問題があった。
本発明は上記の点に鑑みてなされたもので、複数のシグ
ネチャーを１本のワード線に接続したＲＯＭセルに格納
し、ワード線の本数が少なくて済みその配線面積が小さ
くて済むシグネチャー回路を提供することを目的とする
。
ネチャーを１本のワード線に接続したＲＯＭセルに格納
し、ワード線の本数が少なくて済みその配線面積が小さ
くて済むシグネチャー回路を提供することを目的とする
。
本発明のシグネチャー回路は、
単一の不揮発性メモリが持つ複数のデバイス機能夫々を
説明する複数のシグネチャーを格納したシグネチャー回
路において、 複数のビット線毎にブロック化されたビット線ブロック
の各ビット線、又は各ビット線ブロックのバス線夫々に
設けられて単一のワード線に接続されたＲＯＭセルに該
ビット線ブロック単位で該複数のシグネチャーを格納し
、 単一のワード線を選択すると共に各ビット線ブロックを
選択して所望のシグネチャーを読出す。
説明する複数のシグネチャーを格納したシグネチャー回
路において、 複数のビット線毎にブロック化されたビット線ブロック
の各ビット線、又は各ビット線ブロックのバス線夫々に
設けられて単一のワード線に接続されたＲＯＭセルに該
ビット線ブロック単位で該複数のシグネチャーを格納し
、 単一のワード線を選択すると共に各ビット線ブロックを
選択して所望のシグネチャーを読出す。
本発明においては、複数のシグネチャーを単一のワード
線に接続されたＲＯＭセルに格納し、このワード線を選
択し各ビット線ブロックを選択して所望のシグネチャー
を読出すため、ワード線の本数が少なくて済み、それだ
け配線面積が小さくて済む。
線に接続されたＲＯＭセルに格納し、このワード線を選
択し各ビット線ブロックを選択して所望のシグネチャー
を読出すため、ワード線の本数が少なくて済み、それだ
け配線面積が小さくて済む。
第１図は本発明回路の第１実施例の回路図を示す。同図
中、第４図と同一部分には同一符号を付し、その説明を
省略する。
中、第４図と同一部分には同一符号を付し、その説明を
省略する。
第１図において、ビット線ｂＯ〜ｂ２ト１は２つのブロ
ックに分けられている。ビット線ｂｏ〜ｂｍはビット線
選択信号Ｙｏ”Ｙｍ夫々を供給されるＦＥＴＱｏ＝ＱＴ
ｒ＋を介してバス線ＢｔＪＳ１に接続され、ビット線ｂ
ｇ＋＋１〜ｂ ２ｍ＋１夫々はビット線選択信号Ｙ。〜
Ｙｍ夫々を供給されるＦＥＴＱ＋ａ＋１〜Ｑ２ト１を介
してバス線ＢＵＳ２に接続されている。バス線ＢＵＳ１
．８ＵＳ２夫々はバス線選択信号Ｚｏ、Ｚ＋を供給され
るｎチャンネルＦＥＴＱｘ、Ｑｘ＋１夫々を介してバス
線ＢＵＳ３よりセンスアップＳ／Ａに接続されている。
ックに分けられている。ビット線ｂｏ〜ｂｍはビット線
選択信号Ｙｏ”Ｙｍ夫々を供給されるＦＥＴＱｏ＝ＱＴ
ｒ＋を介してバス線ＢｔＪＳ１に接続され、ビット線ｂ
ｇ＋＋１〜ｂ ２ｍ＋１夫々はビット線選択信号Ｙ。〜
Ｙｍ夫々を供給されるＦＥＴＱ＋ａ＋１〜Ｑ２ト１を介
してバス線ＢＵＳ２に接続されている。バス線ＢＵＳ１
．８ＵＳ２夫々はバス線選択信号Ｚｏ、Ｚ＋を供給され
るｎチャンネルＦＥＴＱｘ、Ｑｘ＋１夫々を介してバス
線ＢＵＳ３よりセンスアップＳ／Ａに接続されている。
ワード線選択信号ＸＯ”ＸＴＩ夫々が供給されるワード
線Ｗｏ”−Ｗｔ夫々にはメモリセルＭＳｏ〜Ｈ８２園＋
１か接続され、ワード線選択信号Ｘｎ＋１が供給される
ワード線Ｗｎ＋１には第１及び第２のシグネチャーを格
納するＲＯＭセルセルＳ ｏ〜Ｓ Ｓ ２ｍ＋１が接続
されている。このうちビット線す。−ｂＴｎに対応する
ＲＯＭセルセルＳ ｏ −Ｓ Ｓ ｍには第１シグネチ
ヤーが格納され、ビット線ｂｇ＋＋１〜ｂ２ｍ＋＋１に
対応するＲＯＭセルＳＳｍ＋１〜３３２ｍ＋１には第２
シグネチヤーが格納されている。
線Ｗｏ”−Ｗｔ夫々にはメモリセルＭＳｏ〜Ｈ８２園＋
１か接続され、ワード線選択信号Ｘｎ＋１が供給される
ワード線Ｗｎ＋１には第１及び第２のシグネチャーを格
納するＲＯＭセルセルＳ ｏ〜Ｓ Ｓ ２ｍ＋１が接続
されている。このうちビット線す。−ｂＴｎに対応する
ＲＯＭセルセルＳ ｏ −Ｓ Ｓ ｍには第１シグネチ
ヤーが格納され、ビット線ｂｇ＋＋１〜ｂ２ｍ＋＋１に
対応するＲＯＭセルＳＳｍ＋１〜３３２ｍ＋１には第２
シグネチヤーが格納されている。
ここで、第１シグネチヤーを読出す場合にはワード線選
択信号ｘ０〜Ｘｎ＋１のうちＸｎ÷１だけをＨレベルと
し、バス線選択信号Ｚｏ 、Ｚ＋のうち７ｏだけをＨレ
ベルとしてＦＥＴＱｘを導通させ、ビット線選択信号Ｙ
。−Ｙｍによりビット線す。
択信号ｘ０〜Ｘｎ＋１のうちＸｎ÷１だけをＨレベルと
し、バス線選択信号Ｚｏ 、Ｚ＋のうち７ｏだけをＨレ
ベルとしてＦＥＴＱｘを導通させ、ビット線選択信号Ｙ
。−Ｙｍによりビット線す。
〜ｂＴ１１を順次選択してＲＯＭセルＳＳｏ−８５ｍに
格納された第１シグネチヤーを読出す。第２シグネチヤ
ーはワード線選択信号Ｘｎ＋１及びバス線選択信号Ｚ１
だけをＨレベルとしてビット線ｂ１ｍ＋１〜ｌ） ２ｍ
＋１を順次選択してＲＯＭセルＳＳｓ＋ １〜＄３２＋
＋＋＋１より読出す。
格納された第１シグネチヤーを読出す。第２シグネチヤ
ーはワード線選択信号Ｘｎ＋１及びバス線選択信号Ｚ１
だけをＨレベルとしてビット線ｂ１ｍ＋１〜ｌ） ２ｍ
＋１を順次選択してＲＯＭセルＳＳｓ＋ １〜＄３２＋
＋＋＋１より読出す。
上記のバス線選択信号Ｚｏ 、Ｚ＋は第２図に示すアド
レスバッフ７回路で生成される。同図中、端子２０には
スタンバイ時にＨレベルとなる信号ＰＤが入来し、端子
２１にはメモリアクセス時にＺｏ、Ｚ＋のいずれかをＨ
レベルとするためのアドレス信号Ａｉｎが入来してノア
回路２２に供給される。ノア回路２２の出力はインバー
タ２３゜２４を通してバッファ部２５に供給される。バ
ッファ部２５はメモリアクセス時に信号ＡがＬレベル、
信号ＢがＨレベルとされており、インバータ２４の出力
信号はＦＥＴＰ＋ 、Ｎ＋の構成するインバータで反転
され、この後インバータ２６を通して端子２７よりバス
線選択信号Ｚｏが出力され、インバータ２８．２９を通
して上記信号Ｚ。を反転したバス線選択信号Ｚ１が端子
３０より出力される。
レスバッフ７回路で生成される。同図中、端子２０には
スタンバイ時にＨレベルとなる信号ＰＤが入来し、端子
２１にはメモリアクセス時にＺｏ、Ｚ＋のいずれかをＨ
レベルとするためのアドレス信号Ａｉｎが入来してノア
回路２２に供給される。ノア回路２２の出力はインバー
タ２３゜２４を通してバッファ部２５に供給される。バ
ッファ部２５はメモリアクセス時に信号ＡがＬレベル、
信号ＢがＨレベルとされており、インバータ２４の出力
信号はＦＥＴＰ＋ 、Ｎ＋の構成するインバータで反転
され、この後インバータ２６を通して端子２７よりバス
線選択信号Ｚｏが出力され、インバータ２８．２９を通
して上記信号Ｚ。を反転したバス線選択信号Ｚ１が端子
３０より出力される。
第１シグネチヤーを読出す場合には信号Ａ、Ｂを共にＨ
レベルとしてＦＥＴＰ２ 、Ｐ３をオフさせＦＥＴＮ２
、Ｎ３をオンさせて信号ＺｏをＨレベル、信号Ｚ１を
Ｌレベルとする。第２シグネシヤーを読出す場合には信
号Ａ、Ｂを共にＬレベルとしてＦＥＴＰ２ 、Ｐ３をオ
ンさせＦＥＴＮ２ 。
レベルとしてＦＥＴＰ２ 、Ｐ３をオフさせＦＥＴＮ２
、Ｎ３をオンさせて信号ＺｏをＨレベル、信号Ｚ１を
Ｌレベルとする。第２シグネシヤーを読出す場合には信
号Ａ、Ｂを共にＬレベルとしてＦＥＴＰ２ 、Ｐ３をオ
ンさせＦＥＴＮ２ 。
Ｎ３をオフさせて信号ＺｏをＬレベル、信号Ｚ１をＨレ
ベルとする。
ベルとする。
このように、複数のシグネチャーを単一のワードｌ１ｌ
Ｗｎ＋１に接続されたＲＯＭセルに格納し、このワード
線を選択し各ビット線ブロックをバス線選択信号Ｚｏ
、Ｚ＋で選択して所望のシグネチャーを読出すため、ワ
ード線の本数が少なくて済み、それだけ配線面積が小さ
くて済む。
Ｗｎ＋１に接続されたＲＯＭセルに格納し、このワード
線を選択し各ビット線ブロックをバス線選択信号Ｚｏ
、Ｚ＋で選択して所望のシグネチャーを読出すため、ワ
ード線の本数が少なくて済み、それだけ配線面積が小さ
くて済む。
第３図は本発明回路の第２実施例の回路図を示す。同図
中、第１図と同一部分には同一符号を付しその説明を省
略する。
中、第１図と同一部分には同一符号を付しその説明を省
略する。
第３図において、２つにブロック化されたビット線ｂｏ
〜ｂ ２ｍ＋１が複数組設けられ、各ブロックのバス線
ＢＵＳ１ａ、ＢＵＳ２ａ 〜ＢＵＳ１ｘ。
〜ｂ ２ｍ＋１が複数組設けられ、各ブロックのバス線
ＢＵＳ１ａ、ＢＵＳ２ａ 〜ＢＵＳ１ｘ。
ＢＵＳ２ｘ夫々はバス線選択信号Ｚｏ 、Ｚ＋を供給さ
れるＦＥＴを介してバス線ＢＬＪＳ３ａ〜ＢＬＩＳ３ｘ
に接続されると共に、シグネチャー格納用のＲＯＭセル
としてＦＥＴＴｌａ、Ｔ２ａ 〜Ｔ１ｘ、■’２Ｘ夫々
が設けられている。バス線ＢＵＳ３ａ−ＢＵＳ３ｘ夫々
はバス線選択信号Ｚ２゜Ｚ３を供給されるＦＥＴを介し
てバス線ＢＵＳ４よりセンスアンプＳ／Ａに接続されて
いる。
れるＦＥＴを介してバス線ＢＬＪＳ３ａ〜ＢＬＩＳ３ｘ
に接続されると共に、シグネチャー格納用のＲＯＭセル
としてＦＥＴＴｌａ、Ｔ２ａ 〜Ｔ１ｘ、■’２Ｘ夫々
が設けられている。バス線ＢＵＳ３ａ−ＢＵＳ３ｘ夫々
はバス線選択信号Ｚ２゜Ｚ３を供給されるＦＥＴを介し
てバス線ＢＵＳ４よりセンスアンプＳ／Ａに接続されて
いる。
シグネチャー格納用のＦＥＴＴｌａ、Ｔ２ａ〜Ｔ１Ｘ、
Ｔ２Ｘ夫々はゲートをワード線Ｘｎ＋１に接続され、夫
々のドレインとバス線ＢＵＳ１ａ。
Ｔ２Ｘ夫々はゲートをワード線Ｘｎ＋１に接続され、夫
々のドレインとバス線ＢＵＳ１ａ。
ＢＵＳ２ａ 〜ＢＵＳ１ｘ、ＢＵＳ２ｘとの間をショー
ト（図中○印）又はオーブン（図中Ｘ印）とすることに
よりシグネチャーを格納している。ここではバス線選択
信号Ｚｏに対応するＲＯＭセルのＦＥＴＴ１ ａ−Ｔｌ
ｘに第１シグネチヤーを格納し、バス線選択信号Ｚ１
に対応するＲＯＭセルのＦＥＴＴ２ａ−Ｔ２ｘに第２シ
グネチヤーを格納している。
ト（図中○印）又はオーブン（図中Ｘ印）とすることに
よりシグネチャーを格納している。ここではバス線選択
信号Ｚｏに対応するＲＯＭセルのＦＥＴＴ１ ａ−Ｔｌ
ｘに第１シグネチヤーを格納し、バス線選択信号Ｚ１
に対応するＲＯＭセルのＦＥＴＴ２ａ−Ｔ２ｘに第２シ
グネチヤーを格納している。
ここで、第１シグネチヤーを読出す場合にはワード線選
択信号Ｘｎ＋１だけをＨレベルとし、バス線選択信号Ｚ
ｏ、Ｚ＋のうちＺｏだけけをＨレベルとしてＦＥＴＱＸ
を導通させ、バス線選択信号Ｚ２ 、Ｚ３によりバス線
ＢＵＳ３ａ、ＢＵＳ３ｘを順次選択して第１シグネチヤ
ーを読出す。第２シグネチヤーはワード線選択信号Ｘｎ
＋１及びバス線選択信号Ｚ１だけをＨレベルとしてバス
線ＢＵＳ３ａ、ＢＵＳ３ｘを順次選択して読出す。
択信号Ｘｎ＋１だけをＨレベルとし、バス線選択信号Ｚ
ｏ、Ｚ＋のうちＺｏだけけをＨレベルとしてＦＥＴＱＸ
を導通させ、バス線選択信号Ｚ２ 、Ｚ３によりバス線
ＢＵＳ３ａ、ＢＵＳ３ｘを順次選択して第１シグネチヤ
ーを読出す。第２シグネチヤーはワード線選択信号Ｘｎ
＋１及びバス線選択信号Ｚ１だけをＨレベルとしてバス
線ＢＵＳ３ａ、ＢＵＳ３ｘを順次選択して読出す。
この実施例でも複数のシグネチャーを単一のワード線Ｗ
ｎ＋１のＲＯＭセルに格納し、上記の如く所望のシグネ
チャーを読出すことができ、ワード線の本数が少なくて
済み、それだけ配線面積が小さくて済む。
ｎ＋１のＲＯＭセルに格納し、上記の如く所望のシグネ
チャーを読出すことができ、ワード線の本数が少なくて
済み、それだけ配線面積が小さくて済む。
上述の如く、本発明のシグネチャー回路によれば、ワー
ド線の本数が少なくて済み、それだけ配線面積が小さく
て済み、半導体チップを一コンパクト化することができ
、実用上きわめて有用である。
ド線の本数が少なくて済み、それだけ配線面積が小さく
て済み、半導体チップを一コンパクト化することができ
、実用上きわめて有用である。
第１図、第３図夫々は本発明回路の各実施例の回路図、
第２図はアドレスバッファ回路の回路図、第４図は従来
回路の一例の回路図である。 図において、 ｂｏ〜ｂ２ｍ＋１はビット線、 ＢＵＳ１〜ＢＵＳ４はバス線、 ＭＳｏ〜ＭＳ２ｍ＋１はメモリセル、 ＳＳｏ 〜５５２ｍ＋１．Ｔ １ ａ、Ｔ２ａ−Ｔ１
Ｘ。 Ｔ２ｘはＲＯＭセル、 ＷＯ〜Ｗｎ＋１はワード線 を示す。
回路の一例の回路図である。 図において、 ｂｏ〜ｂ２ｍ＋１はビット線、 ＢＵＳ１〜ＢＵＳ４はバス線、 ＭＳｏ〜ＭＳ２ｍ＋１はメモリセル、 ＳＳｏ 〜５５２ｍ＋１．Ｔ １ ａ、Ｔ２ａ−Ｔ１
Ｘ。 Ｔ２ｘはＲＯＭセル、 ＷＯ〜Ｗｎ＋１はワード線 を示す。
Claims (1)
- 【特許請求の範囲】 単一の不揮発性メモリが持つ複数のデバイス機能夫々
を説明する複数のシグネチャーを格納したシグネチャー
回路において、 複数のビット線毎にブロック化されたビット線ブロック
の各ビット線（ｂ＿０〜ｂ＿２＿ｍ＿＋＿１）、又は該
各ビット線ブロックのバス線（ＢＵＳ１＿ａ、ＢＵＳ２
＿ａ〜ＢＵＳ１＿ｘ、ＢＵＳ２＿ｘ）夫々に設けられて
単一のワード線（Ｗ＿ｎ＿＋＿１）に接続されたＲＯＭ
セル（ＳＳ＿０〜ＳＳ＿２＿ｍ＿＋＿１、Ｔ１＿ａ、Ｔ
２＿ａ〜Ｔ１＿ｘ、Ｔ２＿ｘ）に該ビット線ブロック単
位で該複数のシグネチャーを格納し、 該単一のワード線（Ｗ＿ｎ＿＋＿１）を選択すると共に
各ビット線ブロックを選択して所望のシグネチャーを読
出すことを特徴とするシグネチャー回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037582A JPH03241598A (ja) | 1990-02-19 | 1990-02-19 | シグネチャー回路 |
| EP91301196A EP0443775B1 (en) | 1990-02-19 | 1991-02-14 | Signature circuit for non-volatile memory device |
| DE69125876T DE69125876T2 (de) | 1990-02-19 | 1991-02-14 | Kennzeichenschaltung für nichtflüchtige Speicheranordnung |
| US07/656,501 US5280451A (en) | 1990-02-19 | 1991-02-19 | Signature circuit for non-volatile memory device |
| KR1019910002602A KR950010305B1 (ko) | 1990-02-19 | 1991-02-19 | 비휘발성 메모리장치의 시그네쳐(signature)회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037582A JPH03241598A (ja) | 1990-02-19 | 1990-02-19 | シグネチャー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03241598A true JPH03241598A (ja) | 1991-10-28 |
Family
ID=12501536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2037582A Pending JPH03241598A (ja) | 1990-02-19 | 1990-02-19 | シグネチャー回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5280451A (ja) |
| EP (1) | EP0443775B1 (ja) |
| JP (1) | JPH03241598A (ja) |
| KR (1) | KR950010305B1 (ja) |
| DE (1) | DE69125876T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100378182B1 (ko) * | 1999-09-27 | 2003-03-29 | 삼성전자주식회사 | 병렬 연결된 다수의 개별 시그너쳐 회로를 포함하는반도체 장치의 입력 회로 및 개별 시그너쳐 회로 |
| JP2006196159A (ja) * | 2005-01-12 | 2006-07-27 | Samsung Electronics Co Ltd | 個別チップのデバイス情報を直接読み取り可能なシグネチャー識別装置を有するマルチチップパッケージ |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3128362B2 (ja) * | 1992-12-04 | 2001-01-29 | 富士通株式会社 | 半導体装置 |
| KR960006748B1 (ko) * | 1993-03-31 | 1996-05-23 | 삼성전자주식회사 | 고속동작 및 저전원공급전압에 적합한 쎌구조를 가지는 불휘발성 반도체 집적회로 |
| JPH0785685A (ja) * | 1993-09-17 | 1995-03-31 | Fujitsu Ltd | 半導体装置 |
| US5561632A (en) * | 1994-01-26 | 1996-10-01 | Sony Corporation | Nonvolatile semiconductor flash memory |
| US5598569A (en) * | 1994-10-17 | 1997-01-28 | Motorola Inc. | Data processor having operating modes selected by at least one mask option bit and method therefor |
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