JPH02143457A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH02143457A JPH02143457A JP63296514A JP29651488A JPH02143457A JP H02143457 A JPH02143457 A JP H02143457A JP 63296514 A JP63296514 A JP 63296514A JP 29651488 A JP29651488 A JP 29651488A JP H02143457 A JPH02143457 A JP H02143457A
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- JP
- Japan
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- memory cells
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- write
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- transistor
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000015654 memory Effects 0.000 claims abstract description 32
- 239000011159 matrix material Substances 0.000 claims 1
- 230000002542 deteriorative effect Effects 0.000 abstract description 3
- 101100165547 Caenorhabditis elegans bli-1 gene Proteins 0.000 abstract 2
- 230000004044 response Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 229910021621 Indium(III) iodide Inorganic materials 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- RMUKCGUDVKEQPL-UHFFFAOYSA-K triiodoindigane Chemical compound I[In](I)I RMUKCGUDVKEQPL-UHFFFAOYSA-K 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野］
この発明はフローティングゲートを有するメモリ特にＥ
１１ＲＯＭのアクセスタイムの高速化に関するもので
ある。
１１ＲＯＭのアクセスタイムの高速化に関するもので
ある。
［従来の技術］
第３図は従来のＵＰＲＯＭのメモリアレイと周辺回路の
構成を示す説明図で、図において、ｑ１〜（夏１．はメ
モリセル、ＶＩＬｆｆｉはワードライン、ＩＩＬＩ〜Ｉ
ＩＬ口はビットライン、’ｒＹｌ〜゛「Ｙ２はビットラ
インを切換えるコラムセレクトトランジスタ、Ｙ、〜Ｙ
１１はコラムセレクトトランジスタを制御するコラム
セレクト信号である。また、（１）はｉ４込み電源端子
、（２）が１！を込みトランジスタて、 ＺＰが書込み
トランジスタ（２）を切換える１！Ｆ込み制御（ａ号、
（３）が読出し！・ランジスタで、ＺＩｌが読出しトラ
ンジスタ（３）を切換える読出し制御信号、（４）はセ
ンスアンプへ伝達される出力信号端子である。
構成を示す説明図で、図において、ｑ１〜（夏１．はメ
モリセル、ＶＩＬｆｆｉはワードライン、ＩＩＬＩ〜Ｉ
ＩＬ口はビットライン、’ｒＹｌ〜゛「Ｙ２はビットラ
インを切換えるコラムセレクトトランジスタ、Ｙ、〜Ｙ
１１はコラムセレクトトランジスタを制御するコラム
セレクト信号である。また、（１）はｉ４込み電源端子
、（２）が１！を込みトランジスタて、 ＺＰが書込み
トランジスタ（２）を切換える１！Ｆ込み制御（ａ号、
（３）が読出し！・ランジスタで、ＺＩｌが読出しトラ
ンジスタ（３）を切換える読出し制御信号、（４）はセ
ンスアンプへ伝達される出力信号端子である。
まず読出し動作について説明する。第３図において指定
されたアドレスに対応するワードライン例えばＷＬｍが
選択され、これを″Ｈ″レベル（約５Ｖ）にし他のワー
ドラインを″Ｌ″レベル（約Ｏｖ）にすると共に、１）
１記アドレスに対応するビットライン例えば［ｌＬＩを
センスアンプへ接続するため、コラムセレクト信号Ｙ１
を″Ｈ″レベルにし残りのコラムセレクト信号Ｙ２〜Ｙ
０を″Ｌ″レベルにしてコラムセレクトトランジスタＴ
ＶＩのみをＯＮさせ、ビットラインＴＶ２〜ＴｙｎをＯ
ＦＦさせる。
されたアドレスに対応するワードライン例えばＷＬｍが
選択され、これを″Ｈ″レベル（約５Ｖ）にし他のワー
ドラインを″Ｌ″レベル（約Ｏｖ）にすると共に、１）
１記アドレスに対応するビットライン例えば［ｌＬＩを
センスアンプへ接続するため、コラムセレクト信号Ｙ１
を″Ｈ″レベルにし残りのコラムセレクト信号Ｙ２〜Ｙ
０を″Ｌ″レベルにしてコラムセレクトトランジスタＴ
ＶＩのみをＯＮさせ、ビットラインＴＶ２〜ＴｙｎをＯ
ＦＦさせる。
また、読出し制御信号Ｚ、は″Ｈ″レベルにされ読出し
トランジスタ（３）をＯＮさせることにより、指定した
メモリセルのドレインをセンスアンプに接続してメモリ
セルのデータ″Ｈ″またはＬ″の出力を１：Ｉる。この
動作中書込みトランジスタ（２）は書込み制御信号２．
が″Ｌ″レベルとなり、０ Ｉｔ Ｆされるため書込み
が行わわない。
トランジスタ（３）をＯＮさせることにより、指定した
メモリセルのドレインをセンスアンプに接続してメモリ
セルのデータ″Ｈ″またはＬ″の出力を１：Ｉる。この
動作中書込みトランジスタ（２）は書込み制御信号２．
が″Ｌ″レベルとなり、０ Ｉｔ Ｆされるため書込み
が行わわない。
−・方、古込み動作では指定されたアドレスに対応する
ワードライン及びビットラインが０１述の読出し動作と
同様に選ばれるが、この場合例えば選択されたワードラ
イン旧、ｍは″１１１１″レベル（約１２ 、５Ｖ）に
され他のワードラインは全て“Ｌ＃レベルにされる。こ
れと別に、選択されたビットライン例えばＩＩＬ、はコ
ラムセレクト信号Ｙ、が″１１１１″レベルにされると
共に他のコラムセレクト信号が″Ｌ″レベルとなり、コ
ラムセレクトトランジスタＴＹＩがＯＮする。書込み制
御信号ｚＰも“１団“にされて書込みトランジスタ（２
）がＯＮｔ、、、ピットラインンＴＶＩに古込み電源（
＋）の電圧が印加されることにより、所定のメモリセル
Ｑ、に書込みが行われる。この時、読出しｆｔ１ｕ御イ
５号′１．ｎは″Ｌ″レベルにされており、センスアン
プ側にｅ［込みによる高電圧が伝達されないよう読出し
トランジスタ（３）は０口２されている。
ワードライン及びビットラインが０１述の読出し動作と
同様に選ばれるが、この場合例えば選択されたワードラ
イン旧、ｍは″１１１１″レベル（約１２ 、５Ｖ）に
され他のワードラインは全て“Ｌ＃レベルにされる。こ
れと別に、選択されたビットライン例えばＩＩＬ、はコ
ラムセレクト信号Ｙ、が″１１１１″レベルにされると
共に他のコラムセレクト信号が″Ｌ″レベルとなり、コ
ラムセレクトトランジスタＴＹＩがＯＮする。書込み制
御信号ｚＰも“１団“にされて書込みトランジスタ（２
）がＯＮｔ、、、ピットラインンＴＶＩに古込み電源（
＋）の電圧が印加されることにより、所定のメモリセル
Ｑ、に書込みが行われる。この時、読出しｆｔ１ｕ御イ
５号′１．ｎは″Ｌ″レベルにされており、センスアン
プ側にｅ［込みによる高電圧が伝達されないよう読出し
トランジスタ（３）は０口２されている。
［発明が解決しようとする課題］
従来の１： １１１１０ Ｍは上記のように構成されて
いたので、Ｅ Ｉ）Ｉｔ ＯＭのアクセスタイムを高速
化するための一手段としてメモリセルのセル電流を増し
てセンスアンプのセンス速度を上げることが考えられ、
セル電流を増すためにはメモリセルトランジスタＱ ｌ
−Ｑ ｎの実効チャネル幅を広げる方法が挙げられる。
いたので、Ｅ Ｉ）Ｉｔ ＯＭのアクセスタイムを高速
化するための一手段としてメモリセルのセル電流を増し
てセンスアンプのセンス速度を上げることが考えられ、
セル電流を増すためにはメモリセルトランジスタＱ ｌ
−Ｑ ｎの実効チャネル幅を広げる方法が挙げられる。
−例として、単体ＮチャネルＭｏＳトランジスタの実効
チャネル幅とドレイン電流の関係を第４図に示す。第４
図から実効チャネル幅を広げるとドレイン電流が直線的
に増加する。ところが一方で、フローティングゲートを
有するメモリトランジスタでは実効チャネル幅を広げる
と書込み効率が悪くなるという特性を持つことが知られ
ており、この実験結果を第５図に示す。第５図では書込
み効率として、書込み後のメモリトランジスタのしきい
値の変化を相対的に図示したが、実効チャネル幅が拡が
るに従い１呼込み効率が低下する傾向があるなどの問題
点があった。
チャネル幅とドレイン電流の関係を第４図に示す。第４
図から実効チャネル幅を広げるとドレイン電流が直線的
に増加する。ところが一方で、フローティングゲートを
有するメモリトランジスタでは実効チャネル幅を広げる
と書込み効率が悪くなるという特性を持つことが知られ
ており、この実験結果を第５図に示す。第５図では書込
み効率として、書込み後のメモリトランジスタのしきい
値の変化を相対的に図示したが、実効チャネル幅が拡が
るに従い１呼込み効率が低下する傾向があるなどの問題
点があった。
この発明は上記のような問題点を解消するためになされ
たちので、メモリセルの書込み特性を低下させることな
く読出し時のアクセスタイムの高速化を実現できる半導
体記憶装置を得ることを目的とする。
たちので、メモリセルの書込み特性を低下させることな
く読出し時のアクセスタイムの高速化を実現できる半導
体記憶装置を得ることを目的とする。
［課題を解決するだめの手段および作用］この発明のお
ける半導体記憶装置のメモリへのアクセスは指定された
アドレスに対応して２本以上の異なるビットラインを選
択して２個以上の異なるメモリセルなアクセスすること
により、書込み動作時の書込み特性を低下させることな
くセル電流をその個数分だけ多く流れさせることにより
、アクセスタイムを高速化する。
ける半導体記憶装置のメモリへのアクセスは指定された
アドレスに対応して２本以上の異なるビットラインを選
択して２個以上の異なるメモリセルなアクセスすること
により、書込み動作時の書込み特性を低下させることな
くセル電流をその個数分だけ多く流れさせることにより
、アクセスタイムを高速化する。
［実施例］
以Ｆ、この発明の一実施例を図について説明する。第１
図において、Ｑ口〜Ｑｎ２はメモリセル、ＷＬ、はワー
ドライン、ＩＩＬ、 、〜ＩＩＬｏ２はビットライン、
ｒｙｌｌ〜Ｔｙ ｎ ２はビットラインを切換えるコラ
ムセレクトトランジスタ、Ｙ、〜Ｙ ＩＩはコラムセレ
クトトランジスタを制御するコラムセレクト化↓Ｊであ
る。図中、他の図と同一符号は同一 又は相当部分を示
している。尚、この図では指定されたアドレスについて
２木のビットラインが選択され１木のワードラインが選
択されるので、−度に２個のメモリセルがアクセスされ
る構成をとっている。
図において、Ｑ口〜Ｑｎ２はメモリセル、ＷＬ、はワー
ドライン、ＩＩＬ、 、〜ＩＩＬｏ２はビットライン、
ｒｙｌｌ〜Ｔｙ ｎ ２はビットラインを切換えるコラ
ムセレクトトランジスタ、Ｙ、〜Ｙ ＩＩはコラムセレ
クトトランジスタを制御するコラムセレクト化↓Ｊであ
る。図中、他の図と同一符号は同一 又は相当部分を示
している。尚、この図では指定されたアドレスについて
２木のビットラインが選択され１木のワードラインが選
択されるので、−度に２個のメモリセルがアクセスされ
る構成をとっている。
まず、書込み動作について説明する。指定されたアドレ
スに対応するワードライン例えばＷＬ、、が選択され″
１１１１″レベルにすると共に他のワードラインを全て
″Ｌ″レベルにし、前゛記アドレスに対応するコラムセ
レクト信号Ｙ１が″１団″レベルにされ、他のコラムセ
レクｒ−（Ａ−号が″Ｌ″レベルにされることにより、
２個のコラムセレクトトランジスタＴ□１．Ｔｙ＋２が
ＯＮされる。さらに、書込み制御信号７．、、が″１団
″レベルにされ書込みトランジスタ（２）が［］Ｎされ
て、２木のビットライン旧２□、旧、１２にｉＩＦ込み
電＃、（１）の電圧が印加されることによリ、２個のメ
モリセルＱ＋ ｌ ＩｎＩ３に書込みが行われる。この
動作中、読出し制御信号ｚｎは″Ｌ″レベルにされてお
り、書込み電源端子（１）に電圧がセンスアンプ側に伝
達されないよう読出しトランジスタ（３）がＯＦＦされ
ている。ごの時、各メモリセルＱ目〜Ｑｎ２への書込み
はメモリセル自体の実効チャネル幅、実効チャネル長が
変わらないので低Ｆすることがない。一方、読出し動作
時には指定されたアドレスに対応するワードライン例え
ばＷｌｌ、が選択され、これを″Ｈ″レベルにし他のワ
ードラインを″Ｌ″レベルにすると共に、前記アドレス
に対応してコラムセレクト信号ＹｌをＨ″レベルすると
共に他のコラムセレクト信号な″Ｌ″レベルにすること
で、２個のコラムセレクトトランジスタＴｙｌｌ”Ｔｙ
１２がＯＮされる。さらに、読出し制御（３Ｊ＋Ｚ Ｒ
が″Ｈ″レベルにされて読出しトランジスタ（３）がＯ
Ｎされて、２本のビットラインＢＬ＋ ＋及び１ＩＬ１
２がセンスアンプへの（ａ号出力端（４）に接続されて
、アクセスされた２個のメモリセルＱ目及びＱ１０のデ
ータとして２個のＨ″または２個のＬ″の出力を得るが
、この動作において、センスアンプが接続されたメモリ
セルが２個であるために、実質的に実効チャネル幅が２
倍となるため流れるセル電流が増えるので、センスアン
プ自体の電流駆動能力をバランス良く増加させることで
、センス速度が向上できる。この方法による高速化のシ
ミュレーション結果の例を第６図に示す。第６図におい
て、（１０）はワードラインの信号レベルを表わしてお
り、この信号レベル（！０）とほぼ同時にコラムセレク
トゲート及び読出しトランジスタがＯＮＬ、た時のセン
スアンプ出力を、 （＋１）はメモリセル２個をアクセ
スするこの発明による一実施例、（１２）はメモリセル
１個をアクセスする従来例の２曲線を図示している。信
号（ｌＯ）が時６１１Ｌ＋とＬ２で−Ｌ″レベルから″
Ｈ″レベルにそれぞれ立上る時に、各時刻でメモリセル
の記憶内容に応じたデータがセンスアンプから出力され
るまでの時間に曲線（１１）と曲線（１２）に差（へし
あるいは△ｔ’）が見られ高速になる結果が得られた。
スに対応するワードライン例えばＷＬ、、が選択され″
１１１１″レベルにすると共に他のワードラインを全て
″Ｌ″レベルにし、前゛記アドレスに対応するコラムセ
レクト信号Ｙ１が″１団″レベルにされ、他のコラムセ
レクｒ−（Ａ−号が″Ｌ″レベルにされることにより、
２個のコラムセレクトトランジスタＴ□１．Ｔｙ＋２が
ＯＮされる。さらに、書込み制御信号７．、、が″１団
″レベルにされ書込みトランジスタ（２）が［］Ｎされ
て、２木のビットライン旧２□、旧、１２にｉＩＦ込み
電＃、（１）の電圧が印加されることによリ、２個のメ
モリセルＱ＋ ｌ ＩｎＩ３に書込みが行われる。この
動作中、読出し制御信号ｚｎは″Ｌ″レベルにされてお
り、書込み電源端子（１）に電圧がセンスアンプ側に伝
達されないよう読出しトランジスタ（３）がＯＦＦされ
ている。ごの時、各メモリセルＱ目〜Ｑｎ２への書込み
はメモリセル自体の実効チャネル幅、実効チャネル長が
変わらないので低Ｆすることがない。一方、読出し動作
時には指定されたアドレスに対応するワードライン例え
ばＷｌｌ、が選択され、これを″Ｈ″レベルにし他のワ
ードラインを″Ｌ″レベルにすると共に、前記アドレス
に対応してコラムセレクト信号ＹｌをＨ″レベルすると
共に他のコラムセレクト信号な″Ｌ″レベルにすること
で、２個のコラムセレクトトランジスタＴｙｌｌ”Ｔｙ
１２がＯＮされる。さらに、読出し制御（３Ｊ＋Ｚ Ｒ
が″Ｈ″レベルにされて読出しトランジスタ（３）がＯ
Ｎされて、２本のビットラインＢＬ＋ ＋及び１ＩＬ１
２がセンスアンプへの（ａ号出力端（４）に接続されて
、アクセスされた２個のメモリセルＱ目及びＱ１０のデ
ータとして２個のＨ″または２個のＬ″の出力を得るが
、この動作において、センスアンプが接続されたメモリ
セルが２個であるために、実質的に実効チャネル幅が２
倍となるため流れるセル電流が増えるので、センスアン
プ自体の電流駆動能力をバランス良く増加させることで
、センス速度が向上できる。この方法による高速化のシ
ミュレーション結果の例を第６図に示す。第６図におい
て、（１０）はワードラインの信号レベルを表わしてお
り、この信号レベル（！０）とほぼ同時にコラムセレク
トゲート及び読出しトランジスタがＯＮＬ、た時のセン
スアンプ出力を、 （＋１）はメモリセル２個をアクセ
スするこの発明による一実施例、（１２）はメモリセル
１個をアクセスする従来例の２曲線を図示している。信
号（ｌＯ）が時６１１Ｌ＋とＬ２で−Ｌ″レベルから″
Ｈ″レベルにそれぞれ立上る時に、各時刻でメモリセル
の記憶内容に応じたデータがセンスアンプから出力され
るまでの時間に曲線（１１）と曲線（１２）に差（へし
あるいは△ｔ’）が見られ高速になる結果が得られた。
尚、上記実施例ではメモリセル２個の場合について説明
したが、２個以上のメモリにアクセスする場合にも同様
の効果が得られる。
したが、２個以上のメモリにアクセスする場合にも同様
の効果が得られる。
さらに、上記実施例では書込み回路は共用する場合を説
明したが、書込み回路を別々にすることにより個々のメ
モリセルへの書込み特性も併わせで向上することができ
る。この場合の一実施例を第２図に示す。
明したが、書込み回路を別々にすることにより個々のメ
モリセルへの書込み特性も併わせで向上することができ
る。この場合の一実施例を第２図に示す。
［発明の効果］
以上のように、この発明によればメモリセルを２個以上
アクセスしているので高速アクセスの半導体記憶装置が
得られる。
アクセスしているので高速アクセスの半導体記憶装置が
得られる。
第１図はこの発明の一実施例による半導体記憶装置の回
路図、第２図はこの発明の他の実施例による半導体記憶
装置の回路図、第３図は従来の半導体記憶装置の回路図
、第４図はＮチャネルＭＯ５Ｉ−ランジスタの実効チャ
ネル幅とドレイン電流のグラフ、第５図はＦへＭＯ５構
造ＭＯ５トランジスタの実効チャネル幅と書込み効率の
グラフ、第６図・・・この発明の一実施例と従来例のシ
ミュレーション結果の波形図である。 （＋）・・・１！Ｆ込み電源端子、（２）・・・書込み
トランジスタ、（３）・・・読出しトランジスタ、（４
）・・・センスアンプへの出力信号端子、Ｙ、〜Ｙｎ（
Ｙｚ〜Ｙｏ２）・・・コラムセレクト信号、Ｔ ｙ＋
””ｒｙｎ（Ｔｙｌｌ””Ｔｙｎ２） ”’コラムセレ
クトトランジスタ、旧、、−８１゜・・・ビットライン
、ＷＬ、−・・ワードライン、ｑ、〜Ｑ、、（Ｑ、、〜
Ｑ、、２）・・・メモリセル、Ｚｐ・・・書込みルリ御
信号、ハ、・・・読出し制御４．３号。 尚、図中、同一符号は同一 または相当部分を示す。 代理人 大 岩 増 雄 ＼ 第４図 実効ナマネル幅 （μす ＶＴ／−／書込面づ呆さ相ブ寸値 第６図 τ１ ２、発明の名称 ３、補正をする者 ４、代理人 住所 （自発） 半導体記憶装置 （６０１）三菱電機株式会社 代表者 志 岐 守 東京都千代ＩＩＩ区丸の内二丁目２番３号５、補正の対
象 明細書の発明の詳細な説明の欄、及び図面の簡単な説明
の欄。 ６、補正の内容 （１）明細書の第２頁第３行に「Ｔ！１〜Ｔｙｍは」と
あるのを「Ｔｖ＋〜Ｔｙｓは」に訂正する。 （２）明細書の第３頁第１行に 「ビットラインＴ！■〜Ｔ□」とあるのを［コラムセレ
クトトランジスタＴＹ倉〜Ｔｙ、Ｊに訂正する。 （３）明細書の第５頁第１１行に「この発明のおける」
とあるのを「この発明における」に訂正する。 （４）明細書の第７頁第３行に「書込み電源端子（１）
に」とあるのを［書込み電源端子（１）の」に訂正する
。 （５）明細書の第７頁第１８行から第１９行に「信号出
力端（４）」とあるのを「信号出力端子（４）」に訂正
する。 （６）明細書の第１０頁第７行から第８行に１’−ＢＬ
、〜ＢＬｎ・・・ビットライン、」とあるのを「ＢＬＩ
〜ＢＬｎ （ＢＬＨ〜ＢＬｎ２−ビットライン、」 に訂正する。 以上
路図、第２図はこの発明の他の実施例による半導体記憶
装置の回路図、第３図は従来の半導体記憶装置の回路図
、第４図はＮチャネルＭＯ５Ｉ−ランジスタの実効チャ
ネル幅とドレイン電流のグラフ、第５図はＦへＭＯ５構
造ＭＯ５トランジスタの実効チャネル幅と書込み効率の
グラフ、第６図・・・この発明の一実施例と従来例のシ
ミュレーション結果の波形図である。 （＋）・・・１！Ｆ込み電源端子、（２）・・・書込み
トランジスタ、（３）・・・読出しトランジスタ、（４
）・・・センスアンプへの出力信号端子、Ｙ、〜Ｙｎ（
Ｙｚ〜Ｙｏ２）・・・コラムセレクト信号、Ｔ ｙ＋
””ｒｙｎ（Ｔｙｌｌ””Ｔｙｎ２） ”’コラムセレ
クトトランジスタ、旧、、−８１゜・・・ビットライン
、ＷＬ、−・・ワードライン、ｑ、〜Ｑ、、（Ｑ、、〜
Ｑ、、２）・・・メモリセル、Ｚｐ・・・書込みルリ御
信号、ハ、・・・読出し制御４．３号。 尚、図中、同一符号は同一 または相当部分を示す。 代理人 大 岩 増 雄 ＼ 第４図 実効ナマネル幅 （μす ＶＴ／−／書込面づ呆さ相ブ寸値 第６図 τ１ ２、発明の名称 ３、補正をする者 ４、代理人 住所 （自発） 半導体記憶装置 （６０１）三菱電機株式会社 代表者 志 岐 守 東京都千代ＩＩＩ区丸の内二丁目２番３号５、補正の対
象 明細書の発明の詳細な説明の欄、及び図面の簡単な説明
の欄。 ６、補正の内容 （１）明細書の第２頁第３行に「Ｔ！１〜Ｔｙｍは」と
あるのを「Ｔｖ＋〜Ｔｙｓは」に訂正する。 （２）明細書の第３頁第１行に 「ビットラインＴ！■〜Ｔ□」とあるのを［コラムセレ
クトトランジスタＴＹ倉〜Ｔｙ、Ｊに訂正する。 （３）明細書の第５頁第１１行に「この発明のおける」
とあるのを「この発明における」に訂正する。 （４）明細書の第７頁第３行に「書込み電源端子（１）
に」とあるのを［書込み電源端子（１）の」に訂正する
。 （５）明細書の第７頁第１８行から第１９行に「信号出
力端（４）」とあるのを「信号出力端子（４）」に訂正
する。 （６）明細書の第１０頁第７行から第８行に１’−ＢＬ
、〜ＢＬｎ・・・ビットライン、」とあるのを「ＢＬＩ
〜ＢＬｎ （ＢＬＨ〜ＢＬｎ２−ビットライン、」 に訂正する。 以上
Claims (1)
- フローティングゲートを有するメモリセルをマトリック
ス状に配列した半導体記憶装置において、書込み及び読
出し時に異なる２本以上のビットラインを選択し２個以
上のメモリセルを電気的に接続し、１個の書込み回路を
共有して前記２個以上のメモリセルにそれぞれ同一デー
タを書き込み、読出しには前記２個以上のメモリセルに
１つのセンスアンプを接続して読出することを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296514A JPH02143457A (ja) | 1988-11-24 | 1988-11-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296514A JPH02143457A (ja) | 1988-11-24 | 1988-11-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02143457A true JPH02143457A (ja) | 1990-06-01 |
Family
ID=17834526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63296514A Pending JPH02143457A (ja) | 1988-11-24 | 1988-11-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02143457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5280451A (en) * | 1990-02-19 | 1994-01-18 | Fujitsu Limited | Signature circuit for non-volatile memory device |
-
1988
- 1988-11-24 JP JP63296514A patent/JPH02143457A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5280451A (en) * | 1990-02-19 | 1994-01-18 | Fujitsu Limited | Signature circuit for non-volatile memory device |
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