JPS6271098A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
イオン打ち込み法によって書き込みが行われるマースフ
型ＲＯＭ　（リード・オンリー・メモリ）に不１！用し
て有効な技術に関するものである。

〔背景技術〕

ワード線とデータ線との交叉点に記憶情報に従って記憶
用ＭＯ３ＦＥＴを形成する横型マスク型ＲＯＭが公知で
ある（例えば、産報出版■、１９７７年９月３０日付ｒ
ｌＧメモリの使い方Ｊ新田松雄、大表良−共著、頁７３
・−頁７６参照）。

このマスク型ＲＯＭにあっては、ワード線とデータ線と
の交叉点にＭＯＳ　Ｆ　ＥＴのゲート絶縁膜を厚く形成
して正常に動作しないＭＯＳＦＥＴかあるいはゲート絶
縁膜を薄く形成して正常に動作するＭＯＳＦＥＴを形成
することによって、記憶情報を書き込むものである。

本願発明者等は、イオン打ち込み法によってＭＯＳ　Ｆ
　Ｅ　Ｔのチャンネル領域表面に、その基板ゲートと逆
導電型の不純物を導入することによって、大きなしきい
値電圧を持つようなＭＯＳＦＥＴを形成することによっ
て書き込みを行うマスク型ＲＯＭを開発した。この場合
、半導体集積回路のはＶ′最終工程において、上記イオ
ン打ち込み法により書き込みを行うことができる。これ
によって、半導体集積回路の製造工程の共通化が図れる
の製造効率の向上を図ることができる。

しかしながら、記憶素子のゲート電極やその表面に形成
される表面保護！％ｊ（ＰＳＧ膜）等の膜王のバラツキ
によって、記憶用ＭＯ５ＦＥＴのチャンネル領域表面に
導入される不純物量に大きなバラツキが生じることにな
ってしまう。この結果、そのしきい値電圧の上昇が小さ
く抑えられるとともにそのバラツキが大きくなる。した
がって、上記署き込みを行った記憶用ＭＯ３ＦＥＴのし
きい値電圧と書き込みが行われない記憶用ＭＯ３ＦＥＴ
のしきい値電圧との差が小さくなるともとに、そのバラ
ツキが比較的大きくなるため、その読み出し信号の論理
“１″、論理“Ｏ”の判定レベルの設定が極めて難しく
なってしまう。

〔発明の目的〕

この発明の目的は、動−作マージンの向上を図った半導
体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、記記憶素子と同じ書き込み方法によって比較
的高いしきい値電圧を持つようにされたダミー記憶素子
と比較的低いしきい値電圧を持つようにされたダミー記
憶素子とが並列形態にされて構成されるダミーセルを設
け、選択された記憶素子の読み出し信号の論理“１”と
論理“０”を上記ダミーセルにより形成される基準電圧
を参照して識別するものである。

〔実施例〕

第１図には、この発明が通用されたマスク型ＲＯＭの要
部一実施例の回路図が示されている。この実施例ＲＯＭ
は、特に制限されないが、公知のＣＭＯ３回路の製造技
術によって、単結晶シリコンのような１個の半導体基板
上において形成される。特に制限されないが、集積回路
は、単結晶Ｐ型シリコンからなる半導体基板に形成され
る。Ｎチャンネル領域　Ｓ　Ｆ　ＥＴは、かかる半導体
基板表面に形成されたソース領域、ド【／イン領域及び
ソース領域とドレイン領域との間の半導体基板（チャン
ネル領域）表面に薄い厚さのゲート絶縁膜を介して形成
されたポリシリコンからなるようなゲート電極から構成
される。ＰチャンネルＭＯ５ＦＥＴは、上記半導体基板
表面に形成されたＮ型ウェル領域に形成される。これに
よって、半導体基板は、その上に形成された複数のＮチ
ャンネルＭＯ３ＦＥＴの共通の基板ゲートを構成する。

Ｎ型ウェル領域は、その上に形成されたＰチャンネルＭ
Ｏ３ＦＥＴの基板ゲートを構成する。

メモリアレイＭ−ＡＲＹは、例示的に示されている横方
向に配置された複数のワード線ｌＮ０−Ｗｎと、縦方向
に配置された複数のデータ線（ビ・ノド線又はデノジッ
ト線）ＤＯＯ〜ＤＯ１等との交叉点に記憶用ＭＣ３ＦＥ
ＴＱｍが形成される。特に制限されないが、この実施例
では、低消費電力化のため−に、一対のデータ線ＤＯＯ
，ＤＩＯとの闇に、それらと並行に走る共通ソース線Ｃ
８Ｏが設けられる。共通ソース線Ｃ３Ｏは、それに対応
された上記一対のデータ線ＤＯＯ，Ｄｌｏに、そのドレ
インが接続された記憶用ＭＯ５ＦＥＴＱｍのソースがそ
れぞれ共通接続される。また、上記データ線Ｄ１０は、
隣りの共通ソース線Ｃ３ｌに、そのソースが結合された
記憶用ＭＯ５ＦＥＴのドレインが共通に接続される。上
記共通ソース線Ｃ５１に対応された他の記憶用ＭＯＳ　
Ｆ　ＥＴのドレインは、データ１１Ｄ０１に接続される
。このデータＩＪＩＤＩＯには、その隣りに設けられた
共通ソース線Ｃ３２に、そのソースが結合された記憶用
ＭＯＳＦＥＴのドレインが共通に結合される。

このように、データ線と共通ソース線は交互に配置され
、端部のデータ線Ｄ００を除いて、異なるＹアドレスが
割り当てられた記憶用ＭＯ５ＦＥＴのドレインに共通に
接続される。

すなわち、データ線ＤＯＯは、Ｙゲート（カラムスイッ
チ）を構成するＭＯ３ＦＥＴＱ５を介し”で共通データ
線ＣＤＯに結合される。それに対応された共通ソース線
Ｃ３Ｏは、スイッチＭＯ３ＦＥＴＱ６を介して回路の接
地電位点に結合される。

また、上記共通ソース線Ｃ８Ｏに対応された他のデータ
線ＤＩＯは、Ｙゲートを構成するＭ　ＯＳ　ＦＥＴＱ７
を介して共通データ線ＣＤＩに結合される。これらのス
イッチＭＯ３ＦＥＴＱ５〜Ｑ７のゲートには、後述する
ＹデコーダＹＤＣＲにより形成された選択信号ＹＯが共
通に供給される。

上記データ線ＤＩＯは、また他のＹアドレス（Ｙ２）が
割り当てられたＹデートを構成するＭＯ８ＦＥＴＱ８を
介して共通データ線ＣＤＩに結合される。上記データ線
ＤＩＯの右隣りに配置された共通ソース１ＪＩＣ５１ば
、スイッチＭＯ３ＦＥＴＱ９を介して回路の接地電位点
に結合される。この共通ソース線Ｃ５Ｉめ右隣りに配置
されたデータ線００１は、Ｙゲートを構成するＭＯ３Ｆ
ＥＴＱ１０を介し”ζ共通データ線ＣＤＯに結合される
。

これらのＭＯ３ＦＥＴＱ８〜ＱＩＯのゲートには、上記
ＹデコーダＹＤＣＲにより形成された選択信号Ｙ１が供
給される。以下、同様なパ、ターンの繰り返しにより、
データ線、共通データ線及びスイッチＭＯ５ＦＥ’Ｔ’
が形成される。

間じ行に配置された記憶用ＭＯ３ＦＥＴのゲートは、そ
れに対応されたワード線ＷＯ〜Ｗｎにそれぞれ結合され
る。ワード線ＷＯ〜Ｗｎは、それぞれ後述するＸデコー
ダＸＤＣＲにより形成された選択信号が供給される。

特に制限されないが、上記各データＩＩ！ＤＯＯ〜０１
０等と電源電圧端子ＶＣＣとの間には、負荷ＭＯ３ＦＥ
ＴＱＩ〜Ｑ３が設けられる。特に制限されないが、これ
らのＭＯ３ＦＥＴＱＩ−Ｑ３は、そのゲートに所定のバ
イアス電圧ＶＢが供給されることによって、所望のコン
ダクタンスを持つ抵抗素子として作用する。

外部端子から供給された複数ビットからなるＸアドレス
信号ＡＸは、ＸアドレスバッファＸＡＤＢに供給され、
外部端子から供給されたアドレス信号と同相の内部アト
し・ス信号と、逆相の内部アドレス信号からなる相補ア
ドレス信号を形成する。

これらの相補アドレス信号は、ＸデコーダＸＤＣＲによ
り解読され、このｙデコーダＸＤＣＲにより１本のワー
ド線の選択信号が形成される。この実施例では、上記Ｘ
７ドレスバツフアＸＡＤＨとｘデコーダＸＤＣＲを合わ
せてＸＡＤＢ　−ＤＣＨのように表している。

外部端子から供給された複数ビットからなるＹアドレス
信号ＡＹは、ＹアドレスバッファＹＡＤＢに供給され、
外部端子から供給されたアドレス信号と同相の内部アド
レス信号と、逆相の内部アドレス信号からなる相補アド
レス信号を形成する。

これらの相補アドレス信号は、ＹデコーダＹＤＣＲによ
り解読され、このＹデコーダＹＤＣＨにより２本のデー
タ線の選択信号が形成される。この実施例では、上記Ｙ
アドレスバソフプＹＡＤＢとＹデコーダＹＤＣＲを合わ
せてＹＡＤＢ　−ＤＣＨのように表している。例えば、
ＹデコーダＹＤＣＲにより、選択信号ＹＯがハイレベル
にされると、スイッチＭＯ５ＦＥＴＱ５〜Ｑ７がオフ状
態にされるため、データ線ＤＯＯとＤＩＯに結合された
２つの記憶用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔの記憶情報が共通デ
ータ線ＣＤＯ，ＣＤＩに読み出される。このとき、選択
されたワード線に結合された他のデータ線に結合された
記憶用ＭＯ５ＦＥＴは、それに対応された共通ソース線
に設けられるスイッチＭＯ３ＦＥＴがオフ状態にされる
結果、記憶用Ｍ　ＯＳ　Ｆ　ＥＴを通して電流が流れな
くされる。このような共通ソース線の選択動作によって
、上記選択されたデータ線ｐ１０と共通ソース線Ｃ３Ｉ
との間に設けられた記憶用ＭＯ３ＦＥＴも非動作状態に
される。このため、データ線ＤＩＧは、共通ソース線Ｃ
８Ｏとの間に設けられた記憶用ＭＯ３ＦＥＴの記憶情報
に従うた電位にされる。　　゛また、ＹデコーダＹＤＣ
Ｒにより、選択信号Ｙ１がハイレベルにされたなら、ス
イッチＭＯ５ＦＥＴＱ８〜ＱＩＯがオン状態にされるた
め、データ線０１０とＤＯＩに結合された２つの記憶用
ＭＯ５ＦＥＴの記憶情報が共通データ線ＣＤ１．ＣＤＯ
に読み出される。このとき、上記同様に上記選択された
データＩＪＩＤＩＯと共通ソース線ｃｓ。

及びデータ線００１と共通ソース線Ｃ３２との間に設け
られた記憶用ＭＯ３ＦＥＴは、それに対応されたスイッ
チＭＯ３ＦＥＴＱ６及びＱｌｌがオフ状態にされるため
非動作状態にされる。このため、データ線ＤＩＧと００
１は、それぞれ共通ソース線Ｃ５Ｉとの間に設けられた
２つの記憶用ＭＯ３ＦＥＴの記憶情報に従った電位にさ
れる。

上記のようなメモリアレーＣＭ−ＡＲＹの構成によって
、１本のワード線に多数の記憶用ＭＯ５ＦＥＴが結合さ
れているにもかかわらず、データ線、が選択された記憶
用ＭＯＳ　Ｆ　ＥＴにしかその記憶情報に従った電流し
か流れないため、低消費電力化を図ることができる。ま
た、共通ソース線のＹアドレスに従９た選択動作により
、データ線に異なるＹアドレスが割り当てられた記憶用
ＭＯ５ＦＥＴが結合できるから、記憶用ＭＯ３ＦＥＴを
高密度で配置することができる。

上記記憶用ＭＯ３ＦＥＴＱｍは、記憶情報に従って興な
るしきい値電圧゛を持つようにされる。特に制限されな
いが、論理“１”の書き込みが行われる記憶用ＭＯ５Ｆ
ＥＴは、適当なマ、スク手段を用いた選択的なイオン打
ち込み技術によって、そのゲート電極下の半導体基板（
チャンネル領域）に、その半導体基板とは逆導電型の不
純物が導入されることにより、比較的高いしきい値電圧
を持つようにされる。このようなイオン打ち込み技術に
よる書き込み工程は、半導体ウェハ上に形成される半導
体集積回路のはり最終工程、例えば、アルミニニウムか
らなるデータ線形成後のメモリセルであるＭ　ＯＳ　Ｆ
　Ｅ　１’のゲート電極を通してのイオン打ち込み工程
により実施される。このため、チャンネル領域に達する
不純物の量が少なくかつバラクいてしまう、つまり、上
記書き込みが行われた記憶用ＭＯＳＦＥＴのしきい値電
圧は、２〜３ｖのような比較的低く、しかもゲート電極
やその表面に形成された表面保護膜等の膜厚バラツキに
より比較的大きなバラツキを持つものとされる。

一方、上記書き込みが行われない記憶用Ｍ　ＯＳ　ＦＥ
Ｔのしきい値電圧は１１例えば０．５ないし１ｖ程度と
比較的低い電圧にされる。

この実施例では、上記小さなしきい値電圧差しか持たな
い記憶用ＭＯＳ　Ｆ　ＥＴからの読み出し信号を楕度良
（識別するめに、次のダミーセルが設けられる。

特に制限されないが、各ワード線Ｗ　Ｏ＝　Ｗ　ｎにそ
のゲートが結合された例えば２個づつのダミーＭＯ３Ｆ
ＥＴＱｄ１．Ｑｄ２及びＱｄ３．　Ｑｄ４がそれぞれ直
列形態にされる。すわなち、ダミーＭＯＳ　ＦＥＴＱｄ
２とＱｄ３のドレインは、共通のダミーデータ線ＤＤに
結合され、ダミーＭＯ５ＦＥＴＱｄｌとＱｄ４のソース
は、それぞれ共通ソース線Ｃ３′　とｃｓ”に結合され
る。上記各ダミーＭＯ５ＦＥＴＱｄｌないしＱｄ４は、
特に制限されないが、記憶用ＭＯ３ＦＥＴＱｍと同じサ
イズとされ、一方の組のダミーＭＯ３ＦＥＴＱｄｌとＱ
ｄ２に、記憶用Ｍ　Ｏ５ＦＥＴＱｍと同時に論理“ｌ”
の書き込みが行われる。

上記ダミーデータ線ＤＤは、スイッチＭＯ３ＦＥＴＱ１
３を介して参照電圧Ｖｒｅｆとして後述するセンスアン
プＳＡＯ，ＳＡＩに供給される。共通ソース線Ｃ８°及
びＣ８“は、スイッチＭＯ３ＦＥＴＱ１２及びＣ１４を
介して回路の接地電位点に結合される。上記各スイッチ
ＭＯ５ＦＥＴＱ１２〜Ｑ１４のゲートには、センスアン
プの動作タイミング信号ａｓが共通に供給される。

センスアンプＳＡＣは、差動形態のＭＯＳＦＥＴＱ１５
．０１６と、そのドレインに設けられた電流ミラー形態
とされたＰチャンネル型ＭＯ５ＦＥＴＱＥ５．Ｑ１８及
び上記差動ＭＯ５ＦＥＴＱ１５、Ｑ１６の共通ソースと
回路の接地電位点との間に設けられたパワースイッチＭ
ＯＳ　Ｆ　ＥＴＱ２０により構成される。上記差動ＭＯ
５ＦＥＴＱ１５のゲートは、共通データ線ＣＤ　Ｑに結
合され、差動ＭＯＳＦＥＴＱＩ　６のゲートは、ダミー
セルにより形成された参照電圧Ｖｒｅｆが供給される。

このセンスアンプＳＡＯの出力信号は、データ出カバ・
ノファＤＯＢＯを通して出力端子ＤＯへ送出される。な
お、センスアンプＳＡＯの非動作期間における出力信号
のレベルを規定するため、上記ＰチャンネルＭＯ３ＦＥ
ＴＱ１Ｂには、並列形態にされたＰチャンネルＭＯ５Ｆ
ＥＴＱ１９が設けられる。このＰチャンネルＭＯ５ＦＥ
ＴＱＩ　ｌ：上記パワー・スイッチＭＯ５ＦＥＴＱ２０
のゲートには、センスアンプの動作タイミング信号ｃｓ
が共通に供給される。これにより、センスアンプの動作
タイミング信号ｃｓがロウレベルにされた非動作期間に
おいて、上記ＰチャンネルＭＣ５ＦＥＴＱ１９はオン状
態にされ、その出力を電源電圧Ｖｃｃのようなハイレベ
ルに固定するものである。

この理由は、デー・夕出力バフファＤＯＢ　Ｏに含まれ
る上記センスアンプＳＡＯの出力信号を増幅するＣ　Ｍ
　ＯＳ　□ｔンバータ回路に、比較的大きなｉｉ流値の
貫通電流が流れてしまうのを防止するものである。すな
わち、上記センスアンプＳＡＯの非動作期間で、ＣＭ　
ＯＳインバータ回路を構成するＰチャンネルＭＯ３ＦＥ
ＴとＮチャンネルＭＯ５ＦＥＴのゲート電圧が中間レベ
ルにされることによって共にオン状態にされることを防
止するものである・ なお、共通データ線ＣＤＩに対しても上記同様な構成の
センスアンプＳＡＩが設けら、れる、このセンスアンプ
ＳＡＩの出力信号は、データ出力バッファＤＯＢＩを介
して出力端子Ｄｉへ送出される。

上記データ出力バッファＤＯＢＯ及びＤＯＢＩは、内部
制御信号ｏｅによってその動作が制御される。すなわち
、データ出力バッファＤＯＢＯ及びＤＯＢＩは、内部信
号ｏｅがハイレベルにされたとき、センスアンプＳＡＯ
及びＳＡＩの出力信号を増幅して、その出力信号を出力
端子ＤＯ及びＤｌへ送出し、内部信号ｏｅがロウレベル
にされたとき、出力端子Ｄｏ及、びＤｌをハイインピー
ダンス状態とする。

タイミング制御回路ＴＣは、チップ選択信号Ｃ３と出力
イネーブル信号ＯＥを受けて、その動作モードに従って
上記のような内部タイミング信号Ｃｓ、ｏｅ等を形成す
る。

第２図には、記憶用ＭＯ５ＦＥ、ＴＱｍからの読み出し
信号とダミーセルにより形成された参照電圧Ｖｒｅｆの
波形図が示されている。

例えば、論理“ｌ”の書き込みによって、記憶用ＭＯＳ
ＦＥＴのしきい値電圧がワード線の選択レベルより高く
された場合、その記憶用Ｍ　ＯＳ　ＦＥＴはオフ状態に
される。このため、選択されたデータ線及び共通データ
線の電圧は、データ線の負荷ＭＯ３ＦＥ、ＴＱ１等のゲ
ートに供給されたバイアス電ＥＶＢからそのしきい値亀
圧分低下されたハイレベルＨとされる。このとき、ダミ
ーＭＯ５ＦＥＴＱｄｌ及びＱｄ２も同様にオフ状態にさ
れるから、ダミーデータ線ＤＤに形成される参照電圧Ｖ
　ｒｅｆは、上記ワード線の選択レベルによってオン状
態にされるダミーＭ　ＯＳ　Ｆ　ｋｓ　’ｒ’　Ｑｄｊ
　トＱｄ４（７）合成コンダクタンスに従った電圧にさ
れる。この場合、ダ＠−ＭＯ３ＦＥＴＱｄ３とＱｄ４は
、それぞれ論理“０”とされた、言い換えるならば、上
記書き込みが行われわなれい記憶用ＭＯ３ＦＥＴのコン
ダクタンスと等しくされる。したがって、その合成コン
ダクタンスは約１／２にされること、及びその負荷ＭＯ
Ｓ　Ｆ　ＥＴがそれぞれ同むニコンダクタンスに８れて
いるため、上記論理“０″とされた記憶用Ｍ　ＯＳ　Ｆ
　Ｅ　Ｔからの読み出しロウレベルＬと上記ハ・ルヘル
Ｈとは１″中間のレベルにされる。

上記書き込み条件のバラツキによって、論理“ｌ”の書
き込みが行われた記憶用Ｐｖ１０　Ｓ　ＦＥ　Ｔのしき
い値電圧がワード線の選択レベルより低くされるとそれ
に従ってオン状態にされる。これに応しで、その読み出
しハイレベルＨ°は、同図に点線で示したように低下す
る。この場合、ダミーＭＯ３ＦＥＴＱｄｌ及びＱｄ２は
、上記記憶用ＭＯ３ＦＥＴと同様なしきい値電圧を持つ
ようにされる結果、同様にオン状態にされる。したがっ
て、上記ダミーＭＯ３ＦＥＴＱｄｌとＱｄ２による合成
コンダクタンスに対応したレベル分だけ同図に点線で示
すように参照電圧Ｖｒｅｆ’　　も低下する。これによ
り、ハイレベルと参照１１圧Ｖ　ｒｅｆとのレベル差が
、論理“１″書き込みが行われた記憶用ＭＯ３ＦＥＴの
しきい値電圧のバラツキに応じて相対的に変化するため
、そのレベルマージンを確保することができる。なお、
論理′０”とされた記憶用ＭＯ３ＦＥＴのしきい値電圧
も、プロセスバラツキを持つぞ・のである、このプロセ
スバラツキに対応してロウレベルしも変動する。このよ
うなロウレベルＬの変動に対応して、ダミーＭＯ３ＦＥ
Ｔｃ！３とＱｄ４のしきい値電圧のバラツキにより、参
照電圧Ｖ　ｒａｆも相対的に変動して、上記同様にその
レベルマージンを確保することができるものである（図
示せず）。

〔効　果〕

（１）記憶情報に従って比較的高いしきい（ｉ＆ｆｌ圧
か比較的低いしきい値電圧を持・りようにされた記憶用
ＭＯ３ＦＥＴに対応されたそれぞれのしきい値電圧を持
つダミー　Ｍ　ＯＳ　Ｆ　Ｅ’Ｉ’が並列形態にされた
ダミーセルを用いることにより、上記両しきい値電圧の
バラツキに対応された精度の高い参照電圧を形成するこ
とができる。これにより、動作マージンの大きな半導体
記憶装置を得ることができるという効果が得られる。

（２）上記（１）により、小さなしきい値電圧差しか持
たない記憶用ＭＯ５ＦＥＴの読み出しを安定に行うこと
ができるから、半導体ウェハ上に、形成される半導体記
憶装置の最終工程において、イオン打ち込み技術による
書き込みを行うことができる。したがって、マスク型Ｒ
ＯＭの大半の素子製造プロセスの共通化が図られる。こ
の結果、マスク型ＲＯＭの量産性の向−ヒを図ることが
できるという効果が得られる。

ｉ３）上記（２）により、所定の記憶ｉｎ報を持ったマ
スク、ｌＲＯＭを短い納期でユーザーに納品することが
できるという効果が得られる。

ｒ４１データ線の並行に走るよう構成される記憶用ＭＯ
５ＦＥＴの共通ソース線をＹ（カラム）選択信号によっ
て選択的に接地することにより、非選択の記憶用ＭＯＳ
　Ｆ　ＥＴに電流を流れなくできるから低消費電力化を
図ることができるという効果が得られる。

（５）上記（４）により、共通ソース線に選択機能を持
たせることができるから、データ線に異なるＹアドレス
が割り当てられる記憶用ＭＯＳ　Ｆ　ＥＴを共通に接続
することができる。これによって、データ線の敬を減ら
ずことができるから、記憶用ＭＯＳＦ　Ｌ、　Ｔを高密
廟に形成することができるという効果が得られも、 以上本発明を実施例に基づき具体的に説明したが、この
発明は上記実施例に限定されるものではなく、その要旨
を逸脱しない範囲で種々変更可能であることはいうまで
もない。例えば、記憶用ＭＯ５ＦＥＴと同じ比較的高い
しきい値電圧及び比較的低いしきい値電圧を持つように
されたダミーＭＯ３ＦＥＴは、そのサイズ（コンダクタ
ンス）を適当に設定することにより、それぞれ１つのＭ
ＯＳＦＥＴにより構成するものであってもよい。

また、第１図において、共通ソース線が非選択とされた
記憶用ＭＯＳ　Ｆ　ＥＴを確実にオン状態に留めるため
、共通ソース線の電位をデータ線の電位とはり同じ電位
にさせるプリチャージＭＯ５ＦＥＴを設けるものであっ
てもよい。データ線は、負荷ＭＯ５ＦＥＴに代え、プリ
チャージＭＯ３ＦＥＴを設ける構成としてもよい。言い
換えるならば、メモリアレイＭ　−Ａ　ＲＹをダイナミ
ック型動作により読み出しようにするものであってもよ
い、さらに、１ビツトの単位での読み出しを行う場合、
センスアンプＳＡＯ又はＳ　Ａ　１をＹアドレス信号に
従って選択的に動作させ、共通のデータ出カバソファか
ら出力させるものとしてもよい。さらに、４ビツトない
し８ビツト等のように２ｎビツトの単位での読み出し、
を行う場合には、上記第１図に示したメモリアレイＭ−
ＡＲＹ及びセンスアンプ、データ出カバソファをｎ組設
けるものすればよい。

また、メモリアレイＭ−ＡＲＹの構成は、記憶用ＭＯ３
ＦＥＴは、そのソー７が直接回路の接地電位に接続され
るものであってもよい。この場合には、記憶用Ａ、１０
３　Ｆ　Ｅ　Ｔのドレ・インは、それぞれ独立した１つ
のデータ線に結合される。

さらに、記憶用ＭＯ３ＦＥＴに対する書き込み方法は何
であってもよい。例えば、記憶用ＭＯＳＦＥＴとしてＦ
ＡＭＯ５（フローティングゲート・アバランシェインジ
ェクションＭＯ５ＦＥＴ）等を用いて、その筈き込みを
電気的に行うものであってもよい。

〔利用分野〕

この発明は、マスク型ＲＯＭ、ＥＦＲＯＭ　（エレクト
リカリ・プログラマブル・リード・オンリー・メモリ）
等のように記憶情報に従って異なる２つのしきい値電圧
を持つようにされた記憶素子から７よる半導体記憶装置
に広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたマスク型ＲＯＭの要部
一実施例を示す回路図、 第２図は、その動作の一例を説明するための波形図であ
る。 Ｍ−ＡＲＹ・・メモリアレイ、ＸＡＤＢ　−ＤＣＲ・・
Ｘアドレスバ）・ファ・デコーダ、ＹＡＤＢ・ＤＣ）？
・・ＹアトＬノスバ・７フア・デコーダ、ＳＡＯ，ＳＡ
Ｉ・・センスアンプ、ＤＯＢＯ，Ｄ。 Ｂ１・・データ出カバソファ、ＴＣ・・タイミング制御
回路

Claims (1)

1. 【特許請求の範囲】 １、記憶情報に従って比較的高いしきい値電圧か又は比
   較的低いしきい値電圧かを持つようにされた記憶素子が
   マトリックス配置されて構成された複数のメモリアレイ
   と、上記記記憶素子と同じ書き込み方法によって比較的
   高いしきい値電圧を持つようにされたダミー記憶素子と
   比較的低いしきい値電圧を持つようにされたダミー記憶
   素子とが並列形態にされて構成されるダミーセルと、選
   択された記憶素子の読み出し信号を上記ダミーセルによ
   り形成される基準電圧を参照して増幅する差動型のセン
   スアンプとを含むことを特徴とする半導体記憶装置。 ２、上記記憶素子及びダミー記憶素子は、イオン打ち込
   み法によりそのチャンネル領域に基板ゲートと逆導電型
   の不純物が選択的に導入されることにより、比較的高い
   しきい値電圧を持つようにされるものであることを特徴
   とする特許請求の範囲第１項記載の半導体記憶装置。 ３、上記ダミーセルは、各ワード線毎に設けられるもの
   であることを特徴とする特許請求の範囲第１又は第２項
   記載の半導体記憶装置。 ４、上記ダミーセルは、上記記憶素子と同じ素子サイズ
   の比較的高いしきい値電圧及び比較的低いしきい値電圧
   を持つようにされた記憶素子がそれぞれ２個直列形態に
   接続されて構成されるものであることを特徴とする特許
   請求の範囲第１、第２又は第３項記載の半導体記憶装置
   。