KR100407382B1 - 반도체 메모리의 컬럼 선택 회로 - Google Patents

반도체 메모리의 컬럼 선택 회로 Download PDF

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Abstract

본 발명은 데이터 출력 속도를 높일 수 있도록한 반도체 메모리의 컬럼 선택 회로에 관한 것으로, 로우 선택 신호(WL)가 인가되는 워드 라인과 데이터 입출력을 위한 비트 라인(BL)/인버티드 비트라인(BLB)이 교차하여 구성되고, 상기 워드 라인에 게이트가 연결되고 일측 전극이 셀 커패시터(Cs)에 연결되고 타측 전극이 비트 라인(BL)에 연결되는 셀 트랜지스터;상기 비트 라인(BL)/인버티드 비트라인(BLB) 사이에 구성되는 센스 앰프;각각의 일측 전극이 접지 단자(Vss)에 연결되고 게이트가 각각 비트 라인(BL)/인버티드 비트라인(BLB)에 연결되는 제 1,2 NMOS 트랜지스터;게이트에 컬럼 선택 신호(YS)가 각각 인가되고 각각의 일측 전극이 상기 제 1,2 NMOS 트랜지스터의 타측 전극에 각각 연결되는 제 3,4 NMOS 트랜지스터;상기 제 3,4 NMOS 트랜지스터의 타측 전극에 각각 연결 구성되는 글로벌 입출력 라인/인버티드 글로벌 입출력 라인(GIO)(GIOB)과 이들 사이에 구성되는 메인 앰프(M/A)를 포함하고, 상기 비트 라인(BL)/인버티드 비트라인(BLB)의 전압 레벨이 제 1,2 NMOS 트랜지스터의 문턱 전압과 같은 레벨이 되면, 글로벌 입출력 라인/인버티드 글로벌 입출력 라인의 전압 레벨중 어느 한쪽은 0(V)로 고정시키는 것이다.

Description

반도체 메모리의 컬럼 선택 회로{Column selection circuit of semiconductor memory}
본 발명은 반도체 메모리에 관한 것으로, 구체적으로 데이터 라인의 전압 레벨에 관계없이 컬럼 선택 신호가 인에이블되도록 하여 데이터 출력 속도를 높일 수 있도록한 반도체 메모리의 컬럼 선택 회로에 관한 것이다.
반도체 메모리 장치는 다수의 데이타를 저장하기 위한 메모리 셀들의 집합체인 메모리 셀 어레이와, 상기 메모리 셀 어레이에 저장된 데이타의 입출력을 제어하기 위한 주변회로들로 구성된다.
상기 메모리 셀 어레이의 단위 메모리 셀들은 흔히 다수의 로우(row)와 다수의 컬럼쌍(column pair) 사이에 매트릭스(matrix)형태로 배열된다. 상기 각각의 로우와 컬럼쌍에는 소정의 어드레스(address)가 설정되어 있다.
다수의 로우중 하나의 로우를 지정하기 위해서 로우 어드레스가 사용되고, 다수의 컬럼쌍중 하나의 컬럼쌍을 지정하기 위해서 컬럼 어드레스가 사용된다.
상기 로우어 드레스와 컬럼 어드레스는 외부 어드레스 신호를 공유하고 사용하는 것이 일반적인데, 이를 어드레스 멀티플렉싱(address multiplexing)방식이라 한다.
이하에서 종래 기술의 반도체 메모리의 컬럼 선택에 관하여 설명한다.
통상의 메모리 소자의 동작에서 동작 속도에 가장 크게 영향을 주는 부분은 메모리 코어 셀 어레이(Memory core cell array)의 데이터가 증폭된 후 데이터라인에 전달될 때까지의 시간이다. 이 부분을 크게 둘로 나누면 다음과 같다.
첫째, 로우 어드레스(Row address)가 선택 및 디코딩(decoding)되어 코어 셀데이터가 증폭되는 단계이다.
둘째, 컬럼 어드레스(Column address)가 선택 및 디코딩되어 증폭된 데이터를 데이터 라인에 전달하는 단계이다.
이때, 컬럼 어드레스의 디코딩은 올바른 데이터의 전달을 위해 데이터가 충분히(통상적으로 동작 전압 레벨로) 증폭될 때까지 미뤄져야 하며 이 부분이 메모리 소자의 전체 동작 시간중 가장 많은 부분을 차지하고 있다.
따라서 메모리 소자의 고속화를 위해서는 이 부분의 시간을 줄이는 것이 매우 중요하다.
외부 클럭의 주파수가 고주파(high frequency)로 가게 되는 경우 글로벌 입출력 라인(global I/O line)에서 파이프 레지스터(pipe register)까지의 구간 및 파이프 레지스터로부터 데이터 출력 버퍼까지의 구간에서는 메모리 소자가 외부 클럭에 동기되어 동작하는 반면, 컬럼 어드레스를 받아들이는 입력 버퍼에서부터 컬럼 신호(Yi)를 선택하는 컬럼 디코더까지의 구간에서는 외부 클럭에 비동기적으로 동작함으로써, 빠른 외부 클럭에 동기되는 구간과 외부 클럭에 비동기되어 동작하는 구간 사이에 병목 현상이 발생하게 된다.
그러나 이와 같은 종래 기술의 반도체 메모리의 컬럼 선택 회로 및 그의 동작 방법은 다음과 같은 문제가 있다.
메모리 소자가 점점 고속화됨에 따라 보다 빠른 컬럼 동작(컬럼 선택 및 버스트 읽기(burst read) 동작)이 요구되고 있으나, 메모리의 동작 상태에 따른 컬럼 동작용 내부 회로의 전압 레벨은 이를 충족시키지 못한다.
데이터 라인의 전압이 통상의 동작 레벨까지 증폭되는 구간이 길어 소자의 고속 동작화가 어렵다.
본 발명은 이와 같은 종래 기술의 반도체 메모리의 컬럼 선택 회로 및 그의 동작 방법의 문제를 해결하기 위한 것으로, 데이터 라인의 전압 레벨에 관계없이 컬럼 선택 신호가 인에이블되도록 하여 데이터 출력 속도를 높일 수 있도록한 반도체 메모리의 컬럼 선택 회로를 제공하기 위한 것이다.
도 1은 본 발명에 따른 반도체 메모리의 컬럼 선택 회로 구성도
도 2는 본 발명에 따른 컬럼 선택 회로의 동작 타이밍도
도 3은 본 발명에 따른 컬럼 선택 회로의 시뮬레이션 결과 그래프
*도면의 주요 부분에 대한 부호의 설명*
WL: 로우 선택 신호 YS: 컬럼 선택 신호
S/A: 센스 앰프 M/A: 메인 앰프
M0 ~ M4: NMOS 트랜지스터 Cs: 셀 커패시터
BL/BLB: 비트 라인/인버티드 비트라인
GIO/GIOB: 글로벌 입출력 라인/인버티드 글로벌 입출력 라인
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리의 컬럼 선택 회로는 로우 선택 신호(WL)가 인가되는 워드 라인과 데이터 입출력을 위한 비트 라인(BL)/인버티드 비트라인(BLB)이 교차하여 구성되고, 상기 워드 라인에 게이트가 연결되고 일측 전극이 셀 커패시터(Cs)에 연결되고 타측 전극이 비트 라인(BL)에 연결되는 셀 트랜지스터;상기 비트 라인(BL)/인버티드 비트라인(BLB) 사이에 구성되는 센스 앰프;각각의 일측 전극이 접지 단자(Vss)에 연결되고 게이트가 각각 비트 라인(BL)/인버티드 비트라인(BLB)에 연결되는 제 1,2 NMOS 트랜지스터;게이트에 컬럼 선택 신호(YS)가 각각 인가되고 각각의 일측 전극이 상기 제 1,2 NMOS 트랜지스터의 타측 전극에 각각 연결되는 제 3,4 NMOS 트랜지스터;상기 제 3,4 NMOS 트랜지스터의 타측 전극에 각각 연결 구성되는 글로벌 입출력 라인/인버티드 글로벌 입출력 라인(GIO)(GIOB)과 이들 사이에 구성되는 메인 앰프(M/A)를 포함하고, 상기 비트 라인(BL)/인버티드 비트라인(BLB)의 전압 레벨이 제 1,2 NMOS 트랜지스터의 문턱 전압과 같은 레벨이 되면, 글로벌 입출력 라인/인버티드 글로벌 입출력 라인의 전압 레벨중 어느 한쪽은 0(V)로 고정시키는 것을 특징으로 한다.
이하에서 본 발명에 따른 반도체 메모리의 컬럼 선택 회로에 관하여 상세히 설명한다.
도 1은 본 발명에 따른 반도체 메모리의 컬럼 선택 회로 구성도이다.
그리고 도 2는 본 발명에 따른 컬럼 선택 회로의 동작 타이밍도이고, 도 3은 본 발명에 따른 컬럼 선택 회로의 시뮬레이션 결과 그래프이다.
본 발명이 제안하는 구체적인 회로 구조 및 동작 원리는 도 1과 도 2에 나타나 있다.
본 발명의 컬럼 선택 회로는 도 1에서와 같이, BL(비트라인)/BLB(인버티드 비트라인)로 표시된 라인의 연결 방법에 특징이 있는 것이다.
먼저, 로우 선택 신호(WL)가 인가되는 워드 라인과 데이터 입출력을 위한 비트 라인(BL)/인버티드 비트라인(BLB)이 교차하여 구성되고, 워드 라인에 게이트가 연결되고 일측 전극이 셀 커패시터(Cs)에 연결되고 타측 전극이 비트 라인(BL)에 연결되는 셀 트랜지스터(M0)와, 비트 라인(BL)/인버티드 비트라인(BLB) 사이에 구성되는 센스 앰프(S/A)와, 각각의 일측 전극이 접지 단자(Vss)에 연결되고 게이트가 각각 비트 라인(BL)/인버티드 비트라인(BLB)에 연결되는 제 1,2 NMOS 트랜지스터(M1)(M2)와, 게이트에 컬럼 선택 신호(YS)가 각각 인가되고 각각의 일측 전극이 상기 제 1,2 NMOS 트랜지스터(M1)(M2)의 타측 전극에 각각 연결되는 제 3,4 NMOS 트랜지스터(M3)(M4)와, 상기 제 3,4 NMOS 트랜지스터(M3)(M4)의 타측 전극에 각각 연결 구성되는 글로벌 입출력 라인/인버티드 글로벌 입출력 라인(GIO)(GIOB)과, 상기 글로벌 입출력 라인/인버티드 글로벌 입출력 라인(GIO)(GIOB)의 사이에 구성되는 메인 앰프(M/A)를 포함한다.
본 발명은 비트 라인(BL)/인버티드 비트라인(BLB)이 현재 컬럼 선택 신호(YS)가 연결된 트랜지스터 즉,제 3,4 NMOS 트랜지스터(M3)(M4)의 소오스 (source)와 드레인(drain)을 통해 연결되는 것이 아니고, 제 1,2 NMOS 트랜지스터(M1)(M2)를 추가하여 이를 통하여 연결되도록한 것이다.
회로의 동작 과정은 로우 선택(Row Selection) 신호가 인에이블(enable)되면 셀 트랜지스터(M0)의 셀 커패시터(Cs)에 있는 데이터가 비트 라인(BL)/인버티드 비트라인(BLB)에 전달되고 이것이 센스 앰프(sense amplifier)를 통해 증폭된 후 컬럼 선택 신호가 인에이블될 때 메인 앰프(Main Amplifier)에 의해 다시 증폭되어 글로벌 입출력 라인/인버티드 글로벌 입출력 라인(GIO)(GIOB)에 데이터가 전달되는 것이다.
이때, 비트 라인(BL)/인버티드 비트 라인(BLB)의 전압 차이가 동작 전압만큼 된 후에 컬럼 선택 신호(YS)가 인에이블되어야만 데이터가 정확히 전달되는 것이 아니라, 본 발명은 비트 라인(BL)/인버티드 비트 라인(BLB)의 전압 차이가 통상의 동작 전압만큼 크지 않은 상태에서 컬럼 선택 신호(YS)가 인에이블되어도 정확한데이터를 글로벌 입출력 라인/인버티드 글로벌 입출력 라인(GIO)(GIOB)으로 전달할 수 있다.
구체적으로, BL/BLB의 전압 레벨이 M1과 M2의 문턱 전압(Threshold voltage)까지만 되면 GIO/GIOB의 전압 레벨중 어느 한쪽은 0(V)로 고정될 수 있으므로(문턱전압이 통상의 동작 전압보다 절반 이하임을 감안하면) 약 절반 이하로 YS 인에이블시간을 단축할 수 있다.
도 2와 도 3에 이것에 따른 실험 결과를 나타내고 있으며 도 3에서 약 30% 가량 데이터 출력 시간이 개선되었음을 알 수 있다.
도 2에서 보면, T2에서 T1으로 YS(column selection) 인에이블 타이밍이 앞당겨졌음을 알 수 있다.
본 발명은 반도체 메모리 소자내의 주소 선택 부분 블록에서 컬럼 선택 (column selection) 부분의 구조 변경을 통해 전체 메모리 소자의 동작 속도를 개선시킬 수 있도록한 것이다.
특히 복잡한 회로의 추가 없이 기존 회로에 대한 간단한 수정만으로도 종래 설계된 메모리 소자에 본 발명을 적용할 수 있기 때문에 많은 종류의 메모리 소자 설계에 응용될 수 있다.
이와 같은 본 발명에 따른 반도체 메모리의 컬럼 선택 회로는 다음과 같은 효과가 있다.
본 발명은 데이터 라인의 전압이 통상의 동작 전압까지 증폭되지 않아도 컬럼 선택이 가능한 구조의 컬럼 선택 회로를 제공하여 전체적인 동작 속도를 개선할 수 있다.
구체적으로 데이터 라인의 전압 레벨에 관계없이 컬럼 선택 신호가 인에이블되도록 하여 데이터 출력 속도를 높일 수 있어 제품의 고속화 및 적용성 측면에서 유리하다.

Claims (2)

  1. 로우 선택 신호(WL)가 인가되는 워드 라인과 데이터 입출력을 위한 비트 라인(BL)/인버티드 비트라인(BLB)이 교차하여 구성되고,
    상기 워드 라인에 게이트가 연결되고 일측 전극이 셀 커패시터(Cs)에 연결되고 타측 전극이 비트 라인(BL)에 연결되는 셀 트랜지스터;
    상기 비트 라인(BL)/인버티드 비트라인(BLB) 사이에 구성되는 센스 앰프;
    각각의 일측 전극이 접지 단자(Vss)에 연결되고 게이트가 각각 비트 라인(BL)/인버티드 비트라인(BLB)에 연결되는 제 1,2 NMOS 트랜지스터;
    게이트에 컬럼 선택 신호(YS)가 각각 인가되고 각각의 일측 전극이 상기 제 1,2 NMOS 트랜지스터의 타측 전극에 각각 연결되는 제 3,4 NMOS 트랜지스터;
    상기 제 3,4 NMOS 트랜지스터의 타측 전극에 각각 연결 구성되는 글로벌 입출력 라인/인버티드 글로벌 입출력 라인(GIO)(GIOB)과 이들 사이에 구성되는 메인 앰프(M/A)를 포함하고,
    상기 비트 라인(BL)/인버티드 비트라인(BLB)의 전압 레벨이 제 1,2 NMOS 트랜지스터의 문턱 전압과 같은 레벨이 되면, 글로벌 입출력 라인/인버티드 글로벌 입출력 라인의 전압 레벨중 어느 한쪽은 0(V)로 고정시키는 것을 특징으로 하는 반도체 메모리의 컬럼 선택 회로.
  2. 제 1 항에 있어서, 비트 라인(BL)/인버티드 비트라인(BLB)의 전압 레벨이 제 1,2 NMOS 트랜지스터의 문턱 전압과 같은 레벨이 되면,
    컬럼 선택 신호가 인에이블되어 메인 앰프에서 증폭된 데이터를 글로벌 입출력 라인/인버티드 글로벌 입출력 라인으로 출력되는 것을 특징으로 하는 반도체 메모리의 컬럼 선택 회로.
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