KR0172368B1 - 저전력 반도체 메모리 장치 - Google Patents
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Abstract
데이타 억세스시에 레벨 천이되는 데이타라인의 갯수를 최소화하여 전력소모를 최소화하는 반도체 메모리 장치에 관한 것이다. 상기의 반도체 메모리 장치는 비트라인쌍에 접속된 다수의 메모리셀을 갖는 메모리셀 어레이와, 노말데이타라인과 상보데이타라인을 각각 가지는 제1데이타라인쌍 및 제2데이타라인쌍과, 컬럼 선택 정보에 응답하여 상기 비트라인쌍과 상기 제1데이타라인쌍을 스위칭 접속하는 제1스위칭수단과, 상기 메모리셀 어레이내의 비트라인쌍에 접속된 센스앰프와, 기록모드에 응답하여 외부로부터의 데이타를 상기 제2데이타라인쌍의 노말데이타라인으로 전달하는 드라이빙수단과, 상기 기록모드신호의 입력에 응답하여 상기 제2데이타라인쌍의 노말데이타라인상의 신호와 반전된 신호를 상기 제1데이타라인쌍의 노말데이타라인 및 상보데이타라인으로 전송하는 데이타 전송수단을 포함하여 구성된다. 이와 같이 구성된 반도체 메모리 장치는 데이타패스에 놓여진 다수의 데이타라인쌍중 하나의 데이타라인만을 이용하여 기록패스를 싱글패스로 함으로써 전류소모를 최소화할 수 있다.
Description
제1도는 종래의 반도체 메모리 장치의 구성을 도시한 도면.
제2도는 제1도에 도시된 데이타입출력라인 및 글로벌 데이타 입출력라인 드라이버의 상세구성을 도시한 도면.
제3도는 제1도에 도시된 입출력 센스앰프의 상세구성을 나타낸 도면.
제4도는 본 발명에 따른 반도체 메모리 장치의 구성을 도시한 도면으로서, 이는 입출력라인들의 신호 스윙 진폭을 감소시켜 저전력 동작을 꾀한 데이타 입출력 패스를 도시한 것이다.
제5도는 제4도에 도시된 로컬 입출력라인의 상세도를 도시한 도면이다.
본 발명은 저전력 반도체 메모리 장치에 관한 것으로, 특히 데이타 억세스시에 레벨 천이되는 데이타라인의 갯수를 최소화하여 전력소모를 최소화하는 반도체 메모리 장치에 관한 것이다.
최근의 반도체 메모리 장치, 예를들면, 다이나믹 랜덤 억세스 메모리는 동작주파수가 점점 빨라지고 있다. 상기와 같이 고주파 동작을 요하는 반도체 메모리 장치는 고주파 동작에 의해 동작전류가 증가하게 되고, 메모리의 집적도(Density)가 높아감에 따라 칩의 사이즈가 점점 커지고 있다. 상기와 같이 집적도가 높아진 반도체 메모리 장치는 고집적화된 메모리셀의 데이타를 억세스하기 위한 데이타라인의 수가 증가하게 되고, 데이타가 입출력되는 데이타라인의 길이가 길어질수 밖에 없게된다. 예를들면, 256메가비트급 이상의 반도체 메모리 장치는 데이타라인의 길이가 센치(cm)단위로 매우 길어지고, 데이타라인의 갯수도 증가되게 되는 것은 이 기술분야에 종사하는 자에게 있어서는 자명한 사실이다.
데이타라인의 길이의 증가와 데이타라인의 갯수의 증가에 따른 전류소모를 줄이기 위해 종래의 반도체 메모리 장치는 데이타의 기록 및 독출시 데이타의 스윙 폭을 작게하기 위한 회로들을 구비하고 있다 예를들면, 메모리셀의 데이타를 독출시에는 전류센스앰프를 사용하여 상기 데이타라인으로 전송되는 데이타 스윙폭을 작게하여 전류소모를 크게 줄였다. 그러나, 상기와 같이 전류센스앰프를 사용하는 종래의 기술은 데이타 기록시 데이타라인으로 전송되는 데이타 스윙폭을 작게하기가 매우 곤란한 문제가 발생된다. 기록시, 상기 데이타라인상으로 전송되는 데이타 스윙폭을 작게하기 위해서는 전류센스앰프를 메모리셀 어레이의 주변, 즉, 메모리 코아의 주변에 배치하여야 하나 레이아웃의 면적이 크게 증가하여 사실상 이용이 불가능하기 때문이다. 또한, 기록시의 타이밍도 쇼트 싸이클(Short cycle)에 제약 조건이 되므로 데이타 스윙폭을 줄이는 것이 매우 어렵게 된다. 이와 같은 문제점을 하기의 설명을 이해함으로써 보다 명확히 인식될 것이다.
제1도는 종래의 반도체 메모리 장치의 구성을 도시한 도면으로서, 이는 메모리셀 어레이 12내의 비트라인쌍 BL/BLB의 노말비트라인 BL과 상보 미트라인 BLB의 사이에 센스앰프 14가 접속되고, 상기 비트라인쌍 BL/BLB으로부터 데이타 입력패드 DIN 및 데이타 출력패드 DO의 사이에 제1, 제2, 제3데이타라인쌍 LIO/LIOB, GIO/GIOB, DIP/DIOB가 접속되어 있는 구성이 도시되어 있다.
상기 제1도를 참조하여 종래의 반도체 메모리 장치에서의 데이타 기록경로에 대한 동작을 설명한다.
데이타 입력패드 DIN으로 소정 논리를 갖는 데이타 정보가 입력되면 이는 데이타 입력버퍼 16에 의해 버퍼링되어 데이타 입출력 드라이버 18a 및 인버터 20의 입력노드로 공급된다. 상기 인버터 20의 출력노드는 다른 데이타 입출력 드라이버 18b의 입력노드에 연결되어 있다. 따라서, 기록모드 신호(write master signal)ψWR이 논리 하이로 활성화되면 데이타 입출력 드라이버 l8a,18b들 각각은 서로 반대의 위상을 가지고 입력된 데이타 정보들을 제3데이타라인쌍 DIO/DIOB의 노말데이타라인 DIO과 상보데이타라인 DIOB으로 전송한다. 예를들어, 데이타 입력버퍼 16로부터 출력되는 데이타 정보 DINO가 논리 하이라면 제3데이타라인쌍 DIO/DIOB의 노말데이타라인 DIO에는 하이의 데이타 정보가 전달되고 상보데이타라인 DIOB상에는 로우의 데이타 정보가 전달된다. 상기와 같은 데이타 드라이버의 구성은 추출하는 제2도와 같은 구성을 가지며, 이의 동작은 제2도의 설명에 의해 명확히 이해될 것이다.
상기 제3데이타라인쌍 DIO/DIOB으로 전송된 데이타 정보는 입력노드가 상기 제3데이타라인쌍 DIO/DIOB의 노말데이타라인 DIO와 상보데이타라인 DIOB에 각각 접속되고 출력노드가 제2데이타라인쌍 GIO/GIOB의 노말데이타라인을 통하여 메모리셀이 접속되는 비트라인쌍 BL/BLB의 각 라인에 접속되어 있다. 상기 컬럼선택게이트 100, 102는 컬럼어드레스정보, 예를들면, 컬럼어드레스 신호를 디코딩하는 컬럼디코더에 의해 컬럼선택라인(Column select line: CSL)이 하이로 활성화시에 턴온되어 제1데이타라인쌍 LIO/LIOB의 데이타정보를 비트라인쌍 BL/BLB으로 전달한다.
상기와 같은 동작에 의해 제3데이타라인쌍 DIO/DIOB의 각각의 라인으로 위상이 상반되게끔 전달된 데이타 정보는 제2데이타라인쌍 GIO/GIOB, 제1데이타라인쌍 LIO/LIOB 및 비트라인쌍 BL/BLB를 통하여 비트라인 센스앰프 14로 공급된다. 상기 비트라인 센스앰프 14는 비트라인쌍 BL/BLB의 데이타 정보를 증폭하여 메모리셀 어레이 12내의 해당실에 저장하게된다.
이와 같은 기록과정에서 각각의 제3, 제2, 제1데이타라인쌍들은 각각 노말데이타라인과 상보데이타라인들로 구성되며, 상기 다수의 데이타라인쌍들 각각은 데이타 입력버퍼 16을 통하여 입력된 데이타 정보에 의해 각각 서로 반대의 위상을 가지면서 데이타 정보를 비트라인쌍 BL/BLB으로 전달하여 메모리셀에 저장함을 알 수 있다.
상기 메모리셀 어레이 12내의 메모리셀에 저장된 데이타를 독출시에는 이미 잘알려진 바와 같이 비트라인 센스앰프 12의 동작에 의해 비트라인 타라인 GIO와 상보데이타라인 GIOB들에 각각 접속되며 상기 기록모드신호 ψWR의 활성화에 응답하여 입력노드의 신호를 출력노드로 드라이빙하는 글로벌 입출력 드라이버 22a, 22b에 의해 제2데이타라인쌍 GIO/GIOB상으로 전송된다. 이때, 상기 글로벌 입출력 드라이버 22a, 22b들에 병렬 접속되어진 글로벌 스위치 26a, 26b들은 기록모드시 논리 로우로 비활성화되는 제어신호 GIOSWE에 의해 디스에이블된다. 즉, 내부의 전송게이트들이 모두 오프되어 진다. 상기 글로벌 스위치 26a, 26b들의 동작은 후술되겠지만 데이타 독출경로로 사용된다.
상기 제2데이타라인쌍 GIO/GIOB의 노말데이타라인 GIO와 상보데이타라인 GIOB으로 전달된 데이타 정보들은 로칼 스위치 24내의 전송게이트 34, 36으로 공급된다. 상기 전송게이트 34, 36들은 상기 제2데이타라인쌍 GIO/GIOB와 제1데이타라인쌍 LIO/LIOB의 각각의 라인 사이에 접속되어 로칼스위칭제어신호 LIOSWE의 논리에 따라 스위칭된다. 예를들어, 상기 로칼스위칭제어신호 LIOSWE가 논리 하이을 갖는 경우 턴온되어 제2데이타라인쌍 GIO/GIOB과 제1데이타라인쌍 LIO/LIOB간의 각 라인을 연결한다. 상기 제1데이타라인쌍 LIO/LIOB의 노말데이타라인 LIO와 상보데이타라인 LIOB는 엔모오스 트랜지스터로 구성된 컬럼선택게이트 100, 103의 채널을 쌍 BL/BLB의 노말비트라인 BL과 상보비트라인 BLB의 위상이 반대로 되어진다. 예를들어, 논리 1의 데이타 정보가 독출되는 경우, 상기 노말비트라인 BL은 하이레벨로 천이되고 상보비트라인 BLB의 레벨은 로우로 천이된다. 상기 비트라인쌍 BL/BLB의 데이타 정보는 컬럼선택게이트 100, 102의 채널를 통하여 제1데이타라인쌍 LIO/LIOB로 전달된다 상기 제1데이타라인쌍 LIO/LIOB의 데이타 정보는 로칼 스위치회로 24내의 전송게이트 34, 36을 통하여 제2데이타라인쌍 GIO/GIOB상으로 전달된다. 이때, 글로벌 입출력 드라이버 22a, 22b는 논리 로우 상태의 기록신호ψWR에 의해 디스에이블되며, 상기 글로벌 입출력 드라이버 22a, 22b들에 각각 병렬 접속된 글로벌 스위치 26a, 26b들은 인에이블되어 제2데이타라인쌍 GIO/GIOB상으로 전달된 독출 데이타 정보를 제3데이타라인쌍 DIO/DIOB상으로 전달한다.
상기 제3데이타라인쌍 DIO/DIOB으로 전달되는 독출 데이타 정보는 상기 제2데이타라인쌍 DIO/DIOB의 노말데이타라인 DIO와 상보데이타라인 DIOB에 접속된 전류 입출력 센스앰프 30에 의해 감지증폭되어 논리 1 혹은 0의 데이타 데이타 출력버퍼 32에 입력된다 이때, 상기 전류 입출력 센스앰프 30는 제3도와 같은 구성을 갖으며, 이의 동작은 후술하는 설명에 의해 명확히 인식될 것이다. 상기 데이타 출력버퍼 32는 상기 전류 입출력 센스앰프 32로부터 출력되는 데이타를 출력패드 DO로 버퍼링하여 전송한다.
그러나, 상기 제1도와 같은 구성을 갖는 종래의 반도체 메모리 장치는 외부로부터 입력되는 데이타 정보를 메모리셀에 기록시, 노말데이타라인과 상보데이타라인에 서로 반대 위상을 가지고 레벨 천이가 이루어지는 제3, 제2, 제1데이타라인쌍들을 이용하여 외부로부터의 데이타를 비트라인쌍으로 전달함으로서 기록시 전류소모가 증가되는 문제를 야기시킨다. 이때, 상기 각각의 데이타라인쌍들의 길이는 고집적화된 반도체 메모리 장치인 경우 매우 길어지며, 데이타정보가 전달될때 마다 각 데이타라인쌍의 레벨천이가 발생됨으로써 전류소모를 불가피하게 초래한다. 따라서, 고집적화된 반도체 메모리 장치일수록, 각각의 데이타라인쌍의 갯수가 많을수록 레벨천이에 따른 전류소모가 증가됨을 알 수 있다.
제2도는 제1도에 도시된 데이타입출력라인 및 글로벌 데이타 입출력라인 드라이버의 상세구성을 도시한 도면이다. 이는, 논리 로우 혹은 하이의 레벨을 갖는 데이타 정보는 낸드게이트 42 및 노아게이트 44의 일측 입력 노드로 공급된다. 상기 낸드게이트 42의 또다른 입력노드에는 기록모드시에 하이로 활성화되는 기록신호 ψWR이 입력되며, 상기 기록신호 ψWR은 인버터 40에 의해 반전되어 노아게이트 44의 또다른 입력노드에 공급한다. 따라서, 기록신호 ψWR가 하이로 활성화된 상태에서 하이의 데이타 정보가 입력되는 경우에는 낸드게이트 42의 출력노드에 접속된 피모오스 트랜지스터 46만이 턴온되고, 노아게이트 44의 출력노드에 접속된 엔모오스 트랜지스터 48는 턴오프되어 출력단자 OUT를 하이로 드라이브하게된다. 만약, 기록신호 ψWR가 하이로 활성화된 상태에서 로우의 데이타 정보가 입력되는 경우에는 노아게이트 44의 출력노드에 접속된 엔모오스 트랜지스터 48는 턴온되고, 낸드게이트 42의 출력노드에 접속된 피모오스 트랜지스터 46는 턴오프되어 출력단자 OUT를 로우의 레벨로 풀다운 하여 드라이브한다. 이때, 상기 제2도의 구성에서, 낸드게이트 42, 노아게이트 44의 일측입력노드 IN은 제1도의 제3 또는 제2데이타라인쌍 DIO/DIOB, GIO/GIOB들중 하나의 라인이며, 출력단자 OUT는 제2데이타라인쌍 GIO/GIOB 또는 제1데이타라인쌍 LIO/LIOB중 하나의 라인에 접속된다.
제3도는 제1도에 도시된 입출력 센스앰프의 상세 구성을 나타낸 도면으로서, 제3데이타라인쌍 DIO/DIOB의 노말데이타라인 DIO와 상보데이타라인 DIOB에 접속된 구성을 도시한 것이다. 상기 제3도에 도시된 입출력 센스앰프 30은 센싱인에이블신호 ψIOSI가 하이로 활성화되면 엔모오스 트랜지스터 54, 56 및 58는 턴온되고, 피모오스 트랜지스터 60는 턴오프된다. 상기 엔모오스 트랜지스터들 54, 56 및 58이 턴온되면 내부노드 N1, N2들의 전류는 상기 엔모오스 트랜지스터 54, 56들의 드레인-소오스간의 채널 및 상기 엔모오스 트랜지스터 58의 드레인-소오스간의 채널을 통하여 그 라운드로 흐르게 된다. 이때, 상기 노드 N2, Nl에 게이트들이 크로스 접속된 피모오스 트랜지스터 50, 52들이 턴온되어져 제3데이타라인쌍 DIO/DIOB상을 통하여 입력되는 신호가 상기 피모오스 트랜지스터 50, 52들의 소오스-드레인, 엔모오스 트랜지스터 54, 56들의 드레인-소오스 및 엔모오스 트랜지스터 58의 드레인-소오스간의 채널을 통하여 그라운드로 흐르게 된다. 이와 같은 상태에서 제3데이타라인쌍 DIO/DIOB의 노말데이타라인 DIO의 전위레벨이 하이이고 상보데이타라인 DIOB의 전위레벨이 로우로 천이되는 경우, 상기 피모오스 트랜지스터 50와 52은 턴온, 턴오프되어져 노드 Nl으로 흐르는 전류의 량은 많아지고, 노드 N2의 전류량은 상대적으로 감소된다. 즉, 노드 N1의 전압 레벨은 하이로 되고, 노드 N2의 전압 레벨은 로우로 된다. 상기 노드 N1, N2에 두 입력노드가 접속된 비교기 62는 입력되는 전압 레벨을 비교하여 제3데이타라인쌍 DIO/DIOB상의 데이타 정보에 대응하는 데이타를 데이타 출력 버퍼 32로 전송한다.
그러나, 상기 제2도 및 제3도와 같은 구성을 갖는 데이타 입출력 드라이버들과 입출력 센스앰프를 갖는 종래의 반도체 메모리 장치는 전술한 바와 같이 데이타 기록시, 칩내의 모든 데이타라인쌍의 노말데이타라인과 상보데이타라인들의 전위레벨을 모두 천이 시킴으로써 전류소모가 증가 하는 문제를 야기시키는 문제점이 있었다. 따라서, 고집적화에 매우 불리하게 된다.
따라서, 본 발명의 목적은 데이타 억세스시에 레벨 천이되는 데이타라인의 갯수를 최소화하여 전력 소모를 최소화하는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 데이타 억세스에 레벨 천이되는 데이타라인의 갯수를 최소화하여 전력소모를 최소화하는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또다른 목적은 칩의 메모리셀에 데이타를 독출시와 기록시에 데이타라인의 데이타 정보를 다르게 전송하는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또다른 목적은 데이타를 메모리셀에 기록시, 데이타라인쌍의 하나의 라인에만 기록되어질 데이타를 전송하여 기록시 천이되는 데이타라인의 수를 최대로 감소시키어 데이타라인들의 레벨 천이에 따른 전류소모를 최대로 감소시키는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또다른 목적은 메모리셀에 저장된 데이타를 독출시에 데이타라인쌍들의 노말데이타라인과 상보데이타라인를 모두 사용하여 작은 스윙폭을 가지며, 기록시 상기 데이타라인쌍의 하나의 라인만을 이용하여 레벨천이에 따른 전력소모를 최소화하는 반도체 메모리 장치를 제공함에 있다.
본 발명은 상기의 목적 이외에 데이타 입출력 패스 제어용 주변회로들을 간단히 하여 칩의 레이아웃을 최소화하는 반도체 메모리 장치를 제공한다.
상기의 목적을 달성하기 위한 본 발명은, 비트라인쌍에 접속된 다수의 메모리셀을 갖는 메모리셀 어레이와, 노말데이타라인과 상보데이타라인을 각각 가지는 제1데이타라인쌍 및 제2데이타라인쌍을 가지는 반도체 메모리 장치에 있어서, 컬럼 선택 정보에 응답하여 상기 비트라인쌍과 상기 제1데이타라인쌍을 스위칭 접속하는 제1스위칭수단과, 상기 메모리셀 어레이내의 비트라인쌍에 접속된 센스앰프와, 기록모드에 응답하여 외부로부터의 데이타를 상기 제2데이타라인쌍의 노말데이타라인으로 전달하는 드라이빙수단과, 상기 기록모드신호의 입력에 웅담하여 상기 제2데이타라인쌍의 노말데이타라인상의 신호와 반전된 신호를 상기 제1데이타라인쌍의 노말데이타라인 및 상보데이타라인으로 전송하는 데이타 전송수단으로 구성함을 특징으로 한다.
이하 본 발명에 따른 바람직한 실시예의 동작을 첨부한 도면을 참조하여 상세하게 설명한다. 본 발명의 실시예에 관한 도면에서 전술한 도면상의 구성요소와 실질적으로 동일한 구성과 기능을 가진 것들에는 그것들과 동일한 참조부호로 표기되어 있음에 유의 바란다.
제4도는 본 발명에 따른 반도체 메모리 장치의 구성을 도시한 도면으로서, 이는 입출력라인들의 신호 스윙 진폭을 감소시켜 저전력 동작을 꾀한 데이타 입출력 패스를 도시한 것이다.
[기록모드]
지금, 데이타 DIN이 데이타 입력 버퍼 16로 입력되면, 상기 데이타 입력 버퍼 16는 입력되는 데이타 DlN를 데이타 입출력 드라이버 18a로 공급한다. 상기 데이타 입출력 드라이버 18a는 논리 하이의 기록신호 ψWR의 입력에 응답하여 상기 데이타 DIN를 제3데이타라인쌍 DIO/DIOB중 노말데이타라인 DIO로만 드라이브한다. 예를들면, 상기 입력 데이타 DIN이 논리 하이인 경우 제3데이타라인쌍 DIO/DIOB의 노말데이타라인 DIN에만 논리 하이의 신호를 전송한다. 상기 데이타 입출력 드라이버 22a는 상기 하이의 기록신호 ψWR에 응답하여 입력되는 데이타 정보를 제2데이타라인쌍 GIO/GIOB중 노말데이타라인 GIO로 전송한다. 이때, 상기 데이타 입출력드라이버 18a에 병렬로 접속된 글로벌 스위치 26a와 제3데이타라인쌍 DIO/DIOB의 상보데이타라인 DIOB와 제2데이타라인쌍 GIO/GIOB의 상보데이타라인 GIOB의 사이에 접속된 글로벌 스위치 26b는 논리 로우 상태의 제어신호 GIOSWE에 의해 디스에이블된 상태를 유지한다. 한편, 소오스가 프리차아지전압에 접속된 피모오스 트랜지스터 28들은 상기 기록신호 ψWR가 로우로 비활성 상태에 있을때 턴온되어 상기 제2데이타라인쌍 GIO/GIOB의 노말데이타라인 GIO 및 상보데이타라인 GIOB의 전위를 소정 레벨로 프리차아지하고 있게된다 따라서, 상기와 같은 연속동작에 의해 외부로부터 데이타 DIN이 입력되면, 상기 제3, 제2데이타라인쌍 DIO/DIOB, GIO/GIOB들중 노말데이타라인 DIO, GIO들로만 데이타 정보가 전송됨을 알 수 있다.
상기와 같은 상테에서 로칼 스위치 65에는 논리 하이 상태의 독출패스 제어신호ψREADB와 논리 하이 상태의 기록패스 제어신호ψWRITE신호가 입력되면, 상기 로칼 스위치 65는 제2데이타라인쌍 GIO/GIOB의 노말데이타라인 GIO상의 논리 하이의 데이타 정보를 제1데이타라인쌍 LIO/LIOB의 노말데이타라인 LIO에 접속함과 동시에 반전된 로우의 데이타 정보를 제1데이타라인쌍 LIO/LIOB의 상보데이타라인 LIOB에 공급한다.
즉, 상기 로칼 스위치 65는 기록 데이타 입력 방향의 노말데이타라인을 출력 방향의 노말데이타라인에 접속함과 동시에 입력 방향의 노말데이타라인상으로 전송되어온 데이타 정보와 반대의 위상을 가지는 데이타 정보를 발생하여 출력측의 상보데이타라인에 접속시킨다. 이와 같은 동작에 의해 제1데이타라인쌍 LIO/LIOB의 노말데이타라인 LIO과 상보데이타라인 LIOB에는 논리 하이의 데이타 정보와 논리 로우의 데이타 정보가 각각 전송된다. 이와 같은 동작은 다음에 설명되는 제5도의 동작을 이해함으로써 보다 명확할 것이다
상기와 같은 동작에 의해 제1데이타라인쌍 LIO/LIOB의 각각의 데이타라인에 서로 위상이 상반된 데이타 정보가 전송되는 상태에서 컬럼어드레스정보의 입력에 의해 컬럼선택라인 CSL이 하이로 활성화되면 상기 제1 데이타라인쌍 LIO/LIOB의 데이타 정보는 비트라인쌍 BL/BLB으로 전송된다. 상기 비트라인쌍 BL/BLB으로 전송된 데이타 정보는 통상과 같이 비트라인 센스앰프 14의 동작 및 그이외의 회로들의 동작에 의해 메모리셀 어레이 12내의 해당 메모리셀에 저장된다.
따라서, 상기 제4도와 같은 데이타 패스를 갖는 본 발명의 회로는 데이타 입력 버퍼 16로부터 컬럼 선택 게이트 100, 102의 입력노드에 접속된 데이타전송라인쌍까지를 하나의 노말 데이타 라인만을 이용하여 기록 데이타를 전송함으로써 제2, 제3데이타전송라인쌍의 레벨 천이 갯수가 전송라인쌍의 두개의 데이타전송라인을 모두 이용하여 전송하는 방법에 비하여 약 ½로 줄어들어 데이타라인의 전류소모를 기존에 대비하여 절반으로 감소시킬 수 있다.
[독출모드]
지금, 메모리셀 어레이 12내의 워드라인의 활성화에 응답하여 해당 메모리셀로부터 데이타 신호가 억세스되고, 상기 데이타 신호가 센스앰프 14에 의해 디벨로프되어 비트라인쌍 BL/BLB으로 전송된 후 컬럼선택라인 CSL이 활성화되면, 상기 비트라인쌍 BL/BLB의 데이타 정보는 제1데이타라인쌍 LIO/LIOB의 각 데이타라인상으로 전송된다. 이와 같은 상태에서 독출패스 제어신호(ψREADB와 기록패스 제어신호 ψWRITE가 모두 로우의 상태로 입력되면 로칼 스위치 65는 제1데이타전송라인쌍 LIO/LIOB의 노말 및 상보데이타라인 LIO, LIOB를 각각 제2데이타라인쌍 GIO/GIOB의 노말 및 상보데이타라인 GIO, GIOB에 접속한다. 따라서, 제2데이타라인쌍 GIO/GIOB의 노말데이타라인 GIO와 상보데이타라인 GIOB의 데이타 정보는 서로 상반된 위상을 가지고 전송된다. 이와 같은 로칼 스위치 65의 동작은 후술하는 제5도의 동작 설명에 의해 보다 명확하게 이해될 것이다
이때, 독출모드시에는 글로벌 스위치 26a, 26b에 입력되는 제어신호 GIOSWE들은 논리 하이로 입력된다. 따라서, 상기 제2데이타전송라인쌍 GIO/GIOB의 각각의 데이타라인으로 전송되는 데이타 정보는 글로벌 스위치 26a,26b내의 전송게이트를 통하여 제3데이타라인쌍 DIO/DIOB로 전송된다. 상기와 같은 동작에 의해 메모리셀로부터 억세스되는 데이타정보가 제1데이타라인쌍 LIO/LIOB, 제2데이타라인쌍 GIO/GIOB들 각각의 노말데이타라인 및 상보데이타라인들을 통하여 제3데이타라인쌍 DIO/DIOB으로 전송되면, 이는 전류 입출력 센스앰프 30에 의해 감지증폭되어 데이타 논리 1 혹은 0의 데이타로서 출력패드로 출력된다.
제5도는 제4도에 도시된 로컬 입출력라인의 상세도를 도시한 도면이다.
제5도를 참조하면, 로칼 스위치 65는 독출패스 제어신호 ψREADB의 활성화에 응답하여 제2데이타라인쌍 GIO/GIOB과 제2데이타라인쌍 LIO/LIOB의 각 데이타 라인을 연결하는 두개의 피모오스 트랜지스터 72, 74들 및 상기 제2데이타라인쌍 GIO/GIOB의 노말데이타라인 GIO상의 데이타 정보를 반전하는 인버터 64를 구비한다. 상기 제2데이타라인쌍 GIO/GIOB의 노말데이타라인 GIO과 상기 제1데이타라인쌍 LIO/LIOB의 노말데이타라인 LIO의 사이 및 인버터 64의 출력노드와 상기 제1데이타라인쌍 LIO/LIOB의 상보데이타라인 LIOB의 사이에는 기록패스제어신호 ψWRITE의 활성화에 응답하여 채널이 형성되는 엔모오스 트랜지스터 66 및 전송수단이 접속되어 있다. 상기 전송수단은 엔모오스 트랜지스터 및 피모오스 트랜지스터의 쌍으로 구성된 전송게이트 68와 상기 피모오스 트랜지스터를 구동하는 인버터 70로 구성된다. 따라서, 상기 제5도와 같이 구성된 로칼스위치 65는 기록패스 제어신호 ψWRITE가 하이로 입력된 상태에서 제2데이타라인쌍 GIO/GIOB의 노말데이타라인 GIO에 데이타가 전송되어오면 이는 엔모오스 트랜지스터 66에 의해 제1데이타라인쌍 LIO/LIOB의 노말데이타라인 LIO로 전송됨과 동시에 인버터 64 및 전송게이트 68를 통하여 제1데이타라인쌍 LIO/LIOB의 상보데이타라인 LIOB으로는 위상반전된 데이타 정보가 전송되어짐을 알 수 있다.
만약, 제5도에 입력되는 독출패스 제어신호 ψREADB 및 기록패스 제어신호 ψWRITE가 모두 로우로 입력되면 전술한 전송게이트 68은 턴오프되고, 피모오스 트랜지스터 72, 74들이 턴온된다 따라서, 독출패스 제어신호 ψREADB가 하이로 활성화되면, 상기 로칼 스위치 65는 제1데이타라인쌍 LIO/LIOB와 제2데이타라인쌍 GIO/GIOB간의 각 데이타 라인을 접속한다. 따라서, 컬럼 선택 게이트 100, 102가 턴온되어 비트라인쌍 BL/BLB의 노말비트라인 BL과 상보비트라인 BLB의 각 데이타 정보가 제1데이타라인쌍 LIO/LIOB로 전송되면, 상기 제1데이타라인쌍 LIO/LIOB의 각 데이타라인의 데이타 정보는 상기 로칼 스위치 65의 독출패스에 의해 제2데이타라인쌍 GIO/GIOB의 각 노말데이타라인 GIO와 상보데이타라인 GIOB로 각각 전송됨을 알 수 있다.
따라서, 상기 제5도와 같은 로칼 스위치 65가 내장된 제4도의 반도체 메모리 장치는 데이타 기록시 다수의 데이타라인쌍들의 싱글패스만을 이용하여 데이타를 전송함으로써 전류소모를 크게 줄일 수 있게 된다. 즉, 데이타 기록시 다수의 데이타라인쌍들의 상보데이타라인들을 이용하지 않고 노말데이타라인들만을 이용하여 기록데이타를 비트라인쌍으로 전달함으로써 데이타를 전달시 소모되는 전류를 크게 줄일수 있다.
상술한 바와 같이 데이타 전송 패스를 싱글패스로 함으로써 반도체 메모리 장치의 집적도가 높을수록 소비전류의 감소를 충분히 행할 수 있는 이점 가지게 된다.
Claims (20)
- 비트라인쌍에 접속된 다수의 메모리셀을 갖는 메모리셀 어레이와, 노말데이타라인과 상보데이타라인을 각각 가지는 제1데이타라인쌍 및 제2데이타라인쌍을 가지는 반도체 메모리 장치에 있어서, 컬럼 선택 정보에 응답하여 상기 비트라인방과 상기 제1데이타라인쌍을 스위칭 접속하는 제1스위칭수단과, 상기 메모리셀 어레이내의 비트라인쌍에 접속된 센스앰프와, 기록모드에 응답하여 외부로부터의 데이타를 상기 제2데이타라인쌍의 노말데이타라인 또는 상보데이타라인중 한라인에 전달하는 드라이빙 수단과, 상기 기록모드신호의 입력에 응답하여 상기 제2데이타라인쌍의 노말데이타라인상의 신호와 그 반전된 신호를 상기 제1데이타라인쌍의 노말데이타라인 및 상보데이타라인으로 전송하는 데이타 전송수단으로 구성함을 특징으로 하는 저전력 반도체 메모리 장치.
- 제1항에 있어서, 상기 데이타 전송수단은, 상기 기록모드신호의 입력에 스위칭되어 상기 제2데이타라인쌍의 노말데이타라인과 상기 제1데이타라인쌍의 노말데이타라인을 연결하는 제 1연 결수단과, 상기 기록모드신호의 입력에 스위칭되어 상기 제2데이타라인쌍의 노말데이타라인상의 신호를 반전하여 상기 제1데이타라인쌍의 상보데이타라인으로 공급하는 제2연결수단으로 구성함을 특징으로 하는 저전력 반도체 메모리 장치.
- 제2항에 있어서, 상기 제2연결수단은, 상기 제2데이타라인쌍의 노말데이타라인상의 신호를 반전하는 반전수단과, 상기 반전수단의 출력노드와 상기 제1데이타라인쌍의 상보데이타라인의 사이에 채널이 형성되며 상기 기록모드신호에 스위칭되는 트랜스미션 게이트임을 특징으로 하는 저전력 반도체 메모리 장치.
- 제3항에 있어서, 상기 제1연결수단은, 상기 제2데이타라인쌍과 제1데이타라인쌍의 노말데이타라인들의 사이에 채널이 접속되며, 게이트가 상기 기록모드신호단자에 접속된 엔모오스 트랜지스터임을 특징으로 하는 저전력 반도체 메모리 장치.
- 비트라인쌍에 접속된 다수의 메모리셀을 갖는 메모리셀 어레이와, 노말데이타라인과 상보데이타라인을 각각 가지는 제1데이타라인쌍과 제2데이타라인쌍을 가지는 반도체 메모리 장치에 있어서, 컬럼 선택 정보에 응답하여 상기 비트라인방과 상기 제1데이타라인쌍을 스위칭 접속하는 제1스위칭수단과, 상기 메모리셀 어레이내의 비트라인쌍에 접속된 센스앰프와, 기록모드에 응답하여 외부로부터의 데이타를 상기 제2데이타라인쌍의 노말데이타라인 또는 상보데이타라인중 한라인으로 전달하는 드라이빙 수단과, 상기 기록모드신호의 입력에 응답하여 상기 제2데이타라인쌍의 노말데이타라인상의 신호와 그 반전된 신호를 상기 제1데이타라인쌍의 노말데이타라인 및 상보데이타라인으로 전송하며 독출모드신호의 입력에 응답하여 상기 제1데이타라인쌍의 신호를 상기 제2데이타라인쌍으로 전송하는 데이타 전송수단과, 독출모드에 상기 제2데이타라인쌍간의 신호레벨의 차를 증폭하여 이에 대응하는 데이타를 출력하는 입출력센스앰프로 구성함을 특징으로 하는 저전력 반도체 메모리 장치.
- 제5항에 있어서, 상기 데이타 전송수단은, 상기 기록모드신호의 입력에 스위칭되어 상기 제2데이타라인쌍의 노말데이타라인과 상기 제1데이타라인쌍의 노말데이타라인을 연결하는 제1연결수단과, 상기 기록모드신호의 입력에 스위칭되어 상기 제2데이타라인쌍의 노말데이타라인상의 신호를 반전하여 상기 제1데이타라인쌍의 상보데이타라인으로 공급하는 제2연결수단과, 상기 독출모드신호에 응답하여 상기 제1데이타라인쌍을 상기 제2데이타라인쌍으로 연결하는 제3연결수단으로 구성함을 특징으로 하는 저전력 반도체 메모리 장치.
- 제6항에 있어서, 상기 제2연결수단은, 상기 제2데이타라인쌍의 노말데이타라인상의 신호를 반전하는 반전수단과, 상기 반전수단의 출력노드와 상기 제1데이타라인쌍의 상보데이타라인의 사이에 채널이 형성되며 상기 기록모드신호에 스위칭되는 전송게이트임을 특징으로 하는 저전력 반도체 메모리 장치.
- 제7항에 있어서, 상기 제1연결수단은, 상기 제2데이타라인쌍과 제1데이타라인쌍의 노말데이타라인들의 사이에 채널이 접속되며, 게이트가 상기 기록모드신호단자에 접속된 엔모오스 트랜지스터임을 특징으로 하는 저전력 반도체 메모리 장치.
- 제6항 내지 제8항중 어느 하나의 항에 있어서, 상기 제3연결수단은, 상기 제1 및 제2데이타라인쌍들 각각의 노말데이타라인과 상보데이타라인들 사이에 각각 접속되며, 제어전극으로 독출모드신호가 입력시에 응답하여 스위칭되는 모오스 트랜지스터들임을 특징으로 하는 저전력 반도체 메모리 장치.
- 제9항에 있어서, 상기 모오스 트랜지스터들 각각은 피모오스 트랜지스터임을 특징으로 하는 저전력 반도체 메모리 장치.
- 비트라인쌍에 접속된 다수의 메모리셀을 갖는 메모리셀 어레이와, 노말데이타라인과 상보데이타라인을 각각 가지는 제1데이타라인쌍과 제2데이타라인쌍 및 제3데이타라인쌍을 가지는 반도체 메모리 장치에 있어서, 컬럼 선택 정보에 응답하여 상기 비트라인쌍과 상기 제1데이타라인쌍을 스위칭 접속하는 제1스위칭수단과, 상기 메모리셀 어레이내의 비트라인쌍에 접속된 센스앰프와, 기록모드에 응답하여 외부로부터의 데이타를 상기 제3데이타라인쌍의 노말데이타라인 또는 상보데이타라인중 한 라인으로 전달하는 제1드라이빙 수단과, 상기 기록모드에 응답하여 상기 제3데이타라인쌍의 노말데이타라인 또는 상보데이타라인중 한라인의 데이타를 상기 제2데이타라인쌍의 노말데이타라인 또는 상보데이타라인으로 전달하는 제2드라이빙수단과, 상기 기록모드신호의 입력에 응답하여 상기 제2데이타라인쌍의 노말데이타라인 또는 상보데이타라인중 한라인을 상기 제1데이타라인쌍의 노말데이타라인에 연결함과 동시에 상기 제2데이타라인쌍의 노말데이타라인 또는 상보데이타라인의 신호를 반전하여 상기 제1데이타라인쌍의 상보데이타라인 또는 노말데이타라인으로 전송하는 데이타 전송수단으로 구성함을 특징으로 하는 저전력 반도체 메모리 장치.
- 제11항에 있어서, 상기 데이타 전송수단은, 상기 기록모드신호의 입력에 스위칭되어 상기 제2데이타라인쌍의 노말데이타라인과 상기 제1데이타라인쌍의 노말데이타라인을 연결하는 제1연결수단과, 상기 기록모드신호의 입력에 스위칭되어 상기 제2데이타라인쌍의 노말데이타라인상의 신호를 반전하여 상기 제1데이타라인쌍의 상보데이타라인으로 공급하는 제2연결수단으로 구성함을 특징으로 하는 저전력 반도체 메모리 장치.
- 제12항에 있어서, 상기 제2연결수단은, 상기 제2데이타라인쌍의 노말데이타라인상의 신호를 반전하는 반전수단과, 상기 반전수단의 출력노드와 상기 제1데이타라인쌍의 상보데이타라인의 사이에 채널이 형성되며 상기 기록모드신호에 스위칭되는 트랜스미션 게이트임을 특징으로 하는 저전력 반도체 메모리 장치.
- 제13항에 있어서, 상기 제1연결수단은, 상기 제2데이타라인쌍과 제1데이타라인쌍의 노말데이타라인들의 사이에 채널이 접속되며, 게이트가 상기 기록모드신호단자에 접속된 엔모오스 트랜지스터임을 특징으로 하는 저전력 반도체 메모리 장치.
- 비트라인쌍에 접속된 다수의 메모리셀을 갖는 메모리셀 어레이와, 노말데이타라인과 상보데이타라인을 각각 가지는 제1데이타라인쌍과 제2데이타라인쌍 및 제3데이타라인쌍을 가지는 반도체 메모리 장치에 있어서, 컬럼 선택 정보에 응답하여 상기 비트라인쌍과 상기 제1데이타라인쌍을 스위칭 접속하는 제1스위칭수단과, 상기 메모리셀 어레이내의 비트라인쌍에 접속된 센스앰프와, 기록모드에 응답하여 외부로부터의 데이타를 상기 제3데이타라인쌍의 노말데이타라인 또는 상보데이타라인으로 전달하는 제1드라이빙수단과, 상기 기록모드에 응답하여 상기 제3데이타라인쌍의 노말데이타라인 또는 상보데이타라인의 데이타를 상기 제2데이타라인쌍의 노말데이타라인 또는 상보데이타라인으로 전달하는 제2드라이빙수단과, 상기 기록모드신호의 입력에 응답하여 상기 제2데이타라인쌍의 노말데이타라인 또는 상보데이타라인중 한 라인상의 신호와 그 반전된 신호를 상기 제1데이타라인쌍의 노말데이타라인 및 상보데이타라인으로 전송하며 독출모드신호의 입력에 응답하여 상기 제1데이타라인쌍의 신호를 상기 제2데이타라인쌍으로 전송하는 데이타 전송수단과, 독출모드에 상기 제2, 제3데이타라인쌍간의 신호레벨의 차를 증폭하여 이에 대응하는 데이타를 출력하는 입출력센스앰프가 제3데이타라인쌍에 위치함을 특징으로 하는 저전력 반도체 메모리 장치.
- 제15항에 있어서, 상기 데이타 전송수단은, 상기 기록모드신호의 입력에 스위칭되어 상기 제2데이타라인쌍의 노말데이타라인과 상기 제1데이타라인쌍의 노말데이타라인을 연결하는 제 1연 결수단과, 상기 기록모드신호의 입력에 스위칭되어 상기 제2데이타라인쌍의 노말데이타라인상의 신호를 반전하여 상기 제1데이타라인쌍의 상보데이타라인으로 공급하는 제2연결수단과, 상기 독출모드신호에 응답하여 상기 제1데이타라인쌍을 상기 제2데이타라인쌍으로 연결하는 제3연결수단으로 구성함을 특징으로 하는 저전력 반도체 메모리 장치.
- 제16항에 있어서, 상기 제2연결수단은, 상기 제2데이타라인쌍의 노말데이타라인상의 신호를 반전하는 반전수단과, 상기 반전수단의 출력노드와 상기 제1데이타라인쌍의 상보데이타라인의 사이에 채널이 형성되며 상기 기록모드신호에 스위칭되는 전송게이트임을 특징으로 하는 저전력 반도체 메모리 장치.
- 제17항에 있어서, 상기 제1연결수단은, 상기 제2데이타라인쌍과 제1데이타라인쌍의 노말데이타라인들의 사이에 채널이 접속되며, 게이트가 상기 기록모드신호단자에 접속된 엔모오스 트랜지스터임을 특징으로 하는 저전력 반도체 메모리 장치.
- 제16항 내지 제18항중 어느 하나의 항에 있어서, 상기 제3연결수단은, 상기 제1 및 제2데이타라인쌍들 각각의 노말데이타라인과 상보데이타라인들 사이에 각각 접속되며, 제어전극으로 독출모드신호가 입력시에 응답하여 스위칭되는 모오스 트랜지스터들임을 특징으로 하는 저전력 반도체 메모리 장치.
- 제19항에 있어서, 상기 모오스 트랜지스터들 각각은 피모오스 트랜지스터임을 특징으로 하는 저전력 반도체 메모리 장치.
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