JP2001143471A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 内蔵するデータバスを相補データバスおよび
単一データバスのいずれか一方として選択的に使用する
ことができる半導体装置を提供する。 【解決手段】 データバス線６ａ、６ｂを相補データバ
スとして使用する場合には、切換回路２６によって相補
データ信号ＺＤＡＴＡ１をデータバス線６ｂに与え、切
換回路７２によって不要となる出力バッファ回路４６が
非活性化される。一方、データバス線６ａ、６ｂを２本
の単一データバスとして使用する場合には、差動増幅器
４２はデータをそのままデータバス線１０２ａ、１０２
ｂに伝達し、切換回路２６によってデータ信号ＤＡＴＡ
２がデータバス線６ｂに与えられ、切換回路７２によっ
て出力バッファ回路４６が活性化されて出力ノードＮＯ
ＵＴ２からデータが出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、より特定的には内部にデータバスを備える半導体装
置に関する。

【０００２】

【従来の技術】半導体装置において、ある機能ブロック
から他の機能ブロックへデータを転送する手法として
は、１ビットのデータにつき１本の内部データバスを用
い１本の内部データバスをＨ（ハイ）またはＬ（ロー）
レベルにするのが最も単純である。

【０００３】このような内部データバスを単一データバ
スと呼ぶことにする。図１１は、従来の半導体装置にお
ける単一データバスを説明するための図である。

【０００４】図１１を参照して、半導体装置７０１は、
第１の機能ブロックである内部回路７０２と、７０２か
ら単一データバスを介してデータを受けて外部データバ
ス７０８に出力する第２の機能ブロックである出力回路
７０４とを含む。

【０００５】内部回路７０２は、データ信号ＤＡＴＡを
内部で生成し、データ信号ＤＡＴＡを増幅して単一デー
タバス上に出力する直列に接続されたインバータ７２
８、７３０を含む。

【０００６】出力回路７０４は、クロック信号ＣＬＫＯ
を受けて反転するインバータ７４８と、クロック信号Ｃ
ＬＫＯおよびインバータ７４８の出力に応じて単一バス
上のデータを内部に取込むためのトランスミッションゲ
ート７５０と、トランスミッションゲート７５０によっ
て取込まれたデータをラッチするためのラッチ回路を形
成するインバータ７５２、７５４と、出力イネーブル信
号ＯＥを受けて反転するインバータ７５６と、電源ノー
ドと接地ノードとの間に直列に接続されるＰチャネルＭ
ＯＳトランジスタ７５８、７６０、ＮチャネルＭＯＳト
ランジスタ７６２、７６４とを含む。

【０００７】ＰチャネルＭＯＳトランジスタ７５８はゲ
ートにインバータ７５６の出力を受けるＮチャネルＭＯ
Ｓトランジスタ７６４は、ゲートに出力イネーブル信号
ＯＥを受ける。したがって出力イネーブル信号ＯＥがＨ
レベルのときにＰチャネルＭＯＳトランジスタ７５８お
よびＮチャネルＭＯＳトランジスタ７６４は活性化さ
れ、データの出力が可能となる。

【０００８】ＰチャネルＭＯＳトランジスタ７６０およ
びＮチャネルＭＯＳトランジスタ７６２は、ゲートにイ
ンバータ７５２の出力を受ける。そして、ＰチャネルＭ
ＯＳトランジスタ７６０とＮチャネルＭＯＳトランジス
タ７６２の接続ノードは出力回路７０４の出力ノードと
なりこの出力ノードは外部データバス７０８に接続され
る。外部データバス７０８には、他の半導体装置７１
０、７１２が接続される。

【０００９】半導体装置７１０、７１２は、半導体装置
７０１と同様な出力回路を有しており、この出力回路の
出力ノードが外部データバス７０８に接続されている。

【００１０】図１１のように、１本の外部データバスを
複数の半導体装置で共有する場合には、データが有効な
期間のみ出力回路を駆動してデータを外部データバスに
出力し、データが有効でない期間には、外部データバス
を出力回路７０４から切離すのが一般的である。外部デ
ータバスから出力回路を切離すには、出力イネーブル信
号ＯＥをＬレベルにすることで実現できる。

【００１１】図１２は、図１１に示した半導体装置７０
１がデータを出力する場合の動作波形図である。

【００１２】図１２を参照して、時刻ｔ１において内部
回路７０２がデータ信号ＤＡＴＡを出力するとする。単
一バスを経由して出力回路７０４の付近にまで伝達され
たデータ信号をＤＡＴＡＤとすると、時刻ｔ１において
は、データ信号ＤＡＴＡＤはデータの伝播遅延のため、
まだデータが伝わってきておらず、非有効なデータがデ
ータバス上に現れている。

【００１３】時刻ｔ２において、データ信号ＤＡＴＡＤ
は有効となる。時刻ｔ３において、データを外部データ
バスに出力するタイミングを決定するトリガ信号である
クロック信号ＣＬＫＯおよび出力イネーブル信号ＯＥ
は、データ信号ＤＡＴＡＤが確実に有効になった後に活
性化され外部データバスＥＢＵＳ上に有効なデータが出
力される。

【００１４】たとえば、時刻ｔ２以前にクロック信号Ｃ
ＬＫＯおよび出力イネーブル信号ＯＥを活性化してしま
うと、非有効なデータを外部データバスＥＢＵＳに出力
してしまう。

【００１５】しかしながら、非有効なデータを出力しな
いことを考慮してクロック信号ＣＬＫＯおよび出力イネ
ーブル信号ＯＥの活性化時期を時刻ｔ２のデータ確定時
期よりも遅くしすぎると、データ出力タイミングが遅延
してしまうという弊害をもたらす可能性がある。

【００１６】この弊害は、相補データバスを用いること
で回避される。図１３は、相補データバスの説明をする
ための図である。

【００１７】図１３を参照して、半導体装置８０１は、
相補なデータ信号ＤＡＴＡおよびＺＤＡＴＡを内部で発
生し出力する内部回路８０２と、８０２の出力を受ける
相補データバス８０６と、相補データバスからデータを
受けて外部に出力する出力回路８０４とを含む。

【００１８】内部回路８０２は、データ信号ＤＡＴＡを
相補データバスに出力する直列に接続されたインバータ
８２８、８３０と、データ信号ＤＡＴＡと相補なデータ
信号ＺＤＡＴＡを受けて相補データバス８０６に出力す
る直列に接続されたインバータ８３２、８３４とを含
む。

【００１９】相補データバス８０６は、データ信号ＤＡ
ＴＡに応じたデータ信号ＤＡＴＡＤを出力回路８０４に
伝達するデータバス線８０６ａと、データ信号ＺＤＡＴ
Ａに応じたデータ信号ＺＤＡＴＡＤを出力回路８０４に
伝達するデータバス線８０６ｂとを含む。

【００２０】出力回路８０４は、データ信号ＤＡＴＡＤ
を受けて反転するインバータ８５２と、電源ノードと接
地ノードとの間に直列に接続されるＰチャネルＭＯＳト
ランジスタ８６０、ＮチャネルＭＯＳトランジスタ８６
２とを含む。ＰチャネルＭＯＳトランジスタ８６０のゲ
ートはインバータ８５２の出力を受ける。ＮチャネルＭ
ＯＳトランジスタ８６２のゲートはデータ信号ＺＤＡＴ
ＡＤを受ける。ＰチャネルＭＯＳトランジスタ７６０と
ＮチャネルＭＯＳトランジスタ７６２の接続ノードは出
力回路８０４の出力ノードとなり、外部データバス８０
８に接続される。

【００２１】外部データバス８０８には他の半導体装置
８１０、８１２が接続されている。半導体装置８１０、
８１２は、出力回路８０４と同様な出力回路をそれぞれ
有しており、これらの出力回路の出力ノードは外部デー
タバス８０８に接続されている。

【００２２】図１４は、図１３に示した相補データバス
の動作を説明するための動作波形図である。

【００２３】図１３、図１４を参照して、時刻ｔ１以前
において、データ信号ＤＡＴＡ、ＺＤＡＴＡはともにＬ
レベルになっている。この状態が相補データバスのスタ
ンバイ状態である。

【００２４】時刻ｔ１において、データ信号ＤＡＴＡ、
ＺＤＡＴＡのいずれか一方がＨレベルになり有効データ
が出力される。

【００２５】時刻ｔ２において、相補データバス８０６
による遅延時間後のデータ信号ＤＡＴＡＤ、ＺＤＡＴＡ
Ｄのいずれか一方がＨレベルとなり、有効データが出力
回路８０４に伝播される。応じて時刻ｔ３において、Ｐ
チャネルＭＯＳトランジスタ８６０、ＮチャネルＭＯＳ
トランジスタ８６２のいずれか一方が導通状態となり、
外部データバス８０８に有効データが出力される。

【００２６】相補バスのスタンバイ状態をＰチャネルＭ
ＯＳトランジスタ８６０、ＮチャネルＭＯＳトランジス
タ８６２の両方を非導通状態とするように規定すること
により、データが非有効から有効になったという遷移を
データの外部データバスへの出力のトリガにしているの
である。したがって、図１２の場合と比較すると、図１
４の場合は時刻ｔ２からｔ３の間の遅延時間をほぼなく
すことができ、データの有効期間が完全に利用されてい
ることがわかる。

【００２７】次に、図１１に示した単一データバスが非
常に重い負荷容量を有している場合を考える。

【００２８】図１５は、単一データバスの負荷容量が重
い場合の動作波形図である。図１１、図１５を参照し
て、時刻ｔ１においてデータ信号ＤＡＴＡのデータが有
効になる。しかし、単一データバスの負荷容量が大きい
ため、データバス上のデータ信号ＤＡＴＡＤが有効な状
態に確定するまでには、非常に長い遷移期間が必要とな
る。

【００２９】したがって、時刻ｔ１からかなり遅延させ
た時刻ｔ２においてクロック信号ＣＬＫＯおよび出力イ
ネーブル信号ＯＥを活性化して外部データバスにデータ
を出力しなければならない。つまり、クロック信号ＣＬ
ＫＯは有効データを確実に取込むために、内部データバ
スに有効なデータが現れるまでかなりの時間を待機しな
ければならない。

【００３０】このような場合にも、相補データバスを用
い、出力回路が差動増幅器を用いて相補データバス間の
電位差を増幅することにより遅延時間を少なくすること
ができる。

【００３１】図１６は、出力回路に差動増幅器を備えた
場合の半導体装置９０１の構成を簡単に示した図であ
る。

【００３２】図１６を参照して、半導体装置９０１は、
相補なデータ信号ＤＡＴＡ、ＺＤＡＴＡを発生し出力す
る内部回路９０２と、相補データバス９０６と、出力回
路９０４とを含む。

【００３３】内部回路９０２は、データ信号ＤＡＴＡを
相補データバスに伝達する直列に接続されたインバータ
９２８、９３０と、データ信号ＺＤＡＴＡを相補データ
バス９０６に伝達する直列に接続されたインバータ９３
２、９３４とを含む。

【００３４】出力回路９０４は、相補データバス９０６
に現れた電位差を増幅して出力する差動増幅器９４２
と、クロック信号ＣＬＫＯを受けて反転するインバータ
９４８と、クロック信号ＣＬＫＯおよびインバータ９４
８の出力に応じて差動増幅器９４２の出力を伝達するト
ランスミッションゲート９５０と、トランスミッション
ゲート９５０によって取込まれた差動増幅器９４２の出
力をラッチするためのラッチを形成するインバータ９５
２、９５４と、出力イネーブル信号ＯＥを受けて反転す
るインバータ９５６と、電源ノードと接地ノードとの間
に直列に接続されるＰチャネルＭＯＳトランジスタ９５
８、９６０およびＮチャネルＭＯＳトランジスタ９６
２、９６４とを含む。ＮチャネルＭＯＳトランジスタ９
６４はゲートに出力イネーブル信号ＯＥを受ける。Ｐチ
ャネルＭＯＳトランジスタ９５８はゲートにインバータ
９５６の出力を受ける。

【００３５】ＰチャネルＭＯＳトランジスタ９６０、Ｎ
チャネルＭＯＳトランジスタ９６２は、ともにインバー
タ９５２の出力をゲートに受ける。ＮチャネルＭＯＳト
ランジスタ９６２とＰチャネルＭＯＳトランジスタ９６
０は出力回路９０４の出力ノードとなり、外部データバ
ス９０８に接続される。

【００３６】外部データバス９０８には、他の半導体装
置９１０、９１２が接続される。図１７は、図１６に示
した差動増幅器９４２の構成を示す回路図である。

【００３７】図１７を参照して、差動増幅器９４２は、
相補データバス９０６に含まれるデータバス線９０６
ａ、９０６ｂによって伝達されたデータを内部に取込む
ためのゲート回路９７２と、データバス線９０７ａ、９
０７ｂをイコライズするイコライズ回路９７４と、デー
タバス線９０７ａ、９０７ｂに現れた電位差を増幅する
ためのセンスアンプ回路９７６とを含む。

【００３８】ゲート回路９７２は、制御信号ＧＡＴＥを
ゲートに受け、データバス線９０６ａとデータバス線９
０７ａとの間に接続されるＮチャネルＭＯＳトランジス
タ９７８と、制御信号ＧＡＴＥをゲートに受け、データ
バス線９０６ｂとデータバス線９０７ｂとの間に接続さ
れるＮチャネルＭＯＳトランジスタ９８０とを含む。

【００３９】イコライズ回路９７４は、イコライズ信号
ＥＱをゲートに受け、データバス線９０７ａと接地ノー
ドとの間に接続されるＮチャネルＭＯＳトランジスタ９
８２と、データバス線９０７ｂと接地ノードとの間に接
続されゲートにイコライズ信号ＥＱを受けるＮチャネル
ＭＯＳトランジスタ９８４とを含む。

【００４０】センスアンプ回路９７６は、制御信号ＡＭ
Ｐを受けて反転するインバータ９８５と、インバータ９
８５の出力をゲートに受け、ソースが電源ノードに接続
されるＰチャネルＭＯＳトランジスタ９８６と、制御信
号ＡＭＰをゲートに受け、ソースが接地ノードに接続さ
れるＮチャネルＭＯＳトランジスタ９８８と、Ｐチャネ
ルＭＯＳトランジスタ９８６のドレインとＮチャネルＭ
ＯＳトランジスタ９８８のドレインとの間に直列に接続
されゲートがともにデータバス線９０７ｂに接続される
直列に接続されたＰチャネルＭＯＳトランジスタ９９
０、ＮチャネルＭＯＳトランジスタ９９２と、Ｐチャネ
ルＭＯＳトランジスタ９８６のドレインとＮチャネルＭ
ＯＳトランジスタ９８８のドレインとの間に直列に接続
されゲートがともにデータバス線９０７ａに接続されて
いるＰチャネルＭＯＳトランジスタ９９４、Ｎチャネル
ＭＯＳトランジスタ９９６とを含む。

【００４１】ＰチャネルＭＯＳトランジスタ９９０とＮ
チャネルＭＯＳトランジスタ９９２の接続ノードはデー
タバス線９０７ａに接続されている。ＰチャネルＭＯＳ
トランジスタ９９４とＮチャネルＭＯＳトランジスタ９
９６の接続ノードはデータバス線９０７ｂに接続されて
いる。

【００４２】図１８は、図１７に示した差動増幅器の動
作を説明するための動作波形図である。

【００４３】図１７、図１８を参照して、時刻ｔ１にお
いてイコライズ信号ＥＱがＬレベルに立下がり制御信号
ＧＡＴＥが活性化されデータバス線９０７ａ、９０７ｂ
にはデータバス線９０６ａ、９０６ｂによって伝達され
たデータによって生じる電位差が現れる。

【００４４】時刻ｔ２において、制御信号ＧＡＴＥはＬ
レベルに立下がる。そして制御信号ＡＭＰがＨレベルに
立上がり、センスアンプ回路９７６が活性化される。応
じてデータバス線９０７ａと９０７ｂの間の電位差は拡
大され、データ信号ＤＡＴＡＤ、ＺＤＡＴＡＤの振幅は
増幅される。そして外部に介してデータが出力される。

【００４５】時刻ｔ３において、制御信号ＡＭＰが立下
がり、イコライズ信号が再びＨレベルに活性化され、差
動増幅器は待機状態となる。

【００４６】図１９は、図１６に示した半導体装置９０
１においてデータが伝達される様子を表わした動作波形
図である。

【００４７】図１６、図１９を参照して、時刻ｔ１にお
いて、内部回路９０２から有効なデータか出力される。

【００４８】時刻ｔ２において、差動増幅器９４２まで
相補データバス９０６によってデータが伝達されてく
る。時刻ｔ３では、差動増幅器９４２の働きにより相補
データバスに現れる電位差が拡大される。そして、時刻
ｔ４において差動増幅器９４２によって拡大された有効
なデータが出力回路内の一部に取込まれ、外部データバ
スに対してデータが出力される。

【００４９】時刻ｔ５において差動増幅器９４２の内部
のイコライズ信号が活性化され、時刻ｔ６で再び差動増
幅器９４２はスタンバイ状態となる。

【００５０】

【発明が解決しようとする課題】以上説明したように、
配線本数の増大による面積の増加の欠点を考慮しても、
なお相補データバスのメリットが勝る場合には、相補デ
ータバスを採用することになる。

【００５１】しかしながら、データの転送速度の面で
は、相補データバスが絶対的に有利な訳ではない。

【００５２】図２０は、単一データバスと相補データバ
スのデータ転送の比較を示した図である。

【００５３】相補データバスによるデータ転送の場合
は、内部回路からデータが出力されデータ転送が開始さ
れてから外部に対してデータを出力する時間、つまりア
クセス時間が速い。これに対して、単一データバスの場
合には、差動増幅器等を備えていないため、アクセス時
間は遅い。したがって、データを伝送するサイクルも相
補データバスの方がサイクルを短くすることができる。

【００５４】しかし、単一データバスは、同一配線本数
を使用した場合には、相補バスに対して２倍のデータが
転送できる。したがって、多少の転送周波数、アクセス
速度の低下があっても、その用途は十分にある。

【００５５】そこで、ｎビットの相補データバスを持つ
半導体装置と、２ｎビットの単一データバスを持つ半導
体装置を同一チップの制御信号の切換によって実現した
り、もしくは、金属配線層を形成する際に使用するメタ
ルマスクを変更することによって作ることが可能なマス
タスライスで実現することは大きな意味がある。

【００５６】この発明の目的は、内部に備えたデータバ
スを、用途に応じて、ｎビットの相補データバスとして
使用する場合と２ｎビットの単一データバスとして使用
する場合を切換えることができる半導体装置を提供する
ことである。

【００５７】

【課題を解決するための手段】請求項１に記載の半導体
装置は、内部回路を備え、内部回路は、第１、第２のデ
ータ信号、および第１のデータ信号と相補な第３のデー
タ信号を出力するデータ出力部と、第２のデータ信号と
第３のデータ信号のうちいずれか一方を出力する第１の
切換回路とを含み、第１のデータ信号を受ける第１のデ
ータバス線と、第１の切換回路の出力を受ける第２のデ
ータバス線と、第１、第２のデータバス線によって伝達
されたデータに応じた信号を外部に出力する出力回路を
さらに備え、出力回路は、第１のデータ信号に応じた第
１の出力信号を出力する第１の出力バッファ回路と、第
１の切換回路が第２のデータ信号を出力するときには、
第２のデータ信号に応じた第２の出力信号を出力し、第
１の切換回路が第３のデータ信号を出力するときには、
非活性化される第２の出力バッファ回路を含む。

【００５８】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、出力回路は、第１
の切換回路が第３のデータ信号を出力するときには、第
１、第２のデータバス線間に生じた電位差から第１のデ
ータ信号に応じた第１の出力信号を検出して第１の出力
バッファ回路に出力し、第１の切換回路が第２のデータ
信号を出力するときには、第１、第２のデータバスによ
って伝達された信号をそれぞれ第１、第２の出力バッフ
ァ回路に出力する差動増幅回路をさらに含む。

【００５９】請求項３に記載の半導体装置は、請求項２
に記載の半導体装置の構成に加えて、出力回路は、第
３、第４のデータバス線をさらに含み、差動増幅回路
は、第１の切換回路が第３のデータ信号を出力するとき
には、第１、第３のデータ信号が出力回路に伝達される
前に一旦活性化されて第３、第４のデータバス線をとも
に固定電位に結合させ、第１の切換回路が第２のデータ
信号を出力するときには非活性化状態にされるイコライ
ズ回路と、第１の切換回路が第２のデータ信号を出力す
るときには、第１および第２のデータバス線と第３およ
び第４のデータバス線とをそれぞれ接続し、第１の切換
回路が第３のデータ信号を出力するときには、第１、第
３のデータ信号が出力回路に伝達され、イコライズ回路
が非活性化された後第１および第２のデータバス線と第
３および第４のデータバス線とをそれぞれ接続するゲー
ト回路と、第１の切換回路が第３のデータ信号を出力す
るときには、第１、第３のデータ信号が出力回路に伝達
された後に活性化され第３および第４のデータバス線間
の電位差を拡大し、第１の切換回路が第２のデータ信号
を出力するときには非活性化されるセンスアンプ回路と
を有する。

【００６０】請求項４に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、第１の切換回路
は、第２のデータ信号を受ける第１の内部ノードと、第
３のデータ信号を受ける第２の内部ノードと、第１の切
換回路から信号出力するために設けられる出力ノード
と、第１、第２の内部ノードのいずれか一方を出力ノー
ドに接続する金属配線とを含む。

【００６１】請求項５に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、出力回路は、第１
のデータ信号に応じて電位が変化する第３のデータバス
線と、第１の切換回路が第２のデータ信号を出力すると
きに、第２のデータ信号に応じて電位が変化する第４の
データバス線とをさらに含み、第１の出力バッファ回路
は、第３のデータバス線の電位変化に応じて外部にデー
タを出力し、第２の出力バッファ回路は、第１の切換回
路が第２のデータ信号を出力するときには、活性化信号
を出力し、第１の切換回路が第３のデータ信号を出力す
るときには非活性化信号を出力する第２の切換回路と、
第２の切換回路の出力および第４のデータバスの電位変
化に応じてデータ出力を行なう出力部とを有する。

【００６２】請求項６に記載の半導体装置は、請求項５
に記載の半導体装置の構成に加えて、第２の切換回路
は、出力部を活性化させる出力イネーブル信号を受ける
第１の内部ノードと、出力イネーブル信号の非活性化電
位を受ける第２の内部ノードと、第２の切換回路から信
号出力するために設けられる出力ノードと、第１、第２
の内部ノードのいずれか一方を出力ノードに接続する金
属配線とを含む。

【００６３】請求項７に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、第１の出力バッフ
ァ回路は、外部に信号出力するための出力端子と、出力
端子と第１の電源電位が与えられる第１の電源ノードと
を結合する経路上に設けられ、第１のデータバス線の電
位変化に応じて導通する第１のトランジスタと、第１の
切換回路が第３のデータ信号を出力するときには、第２
のデータバス線の電位変化に応じた信号を出力し、第１
の切換回路が第２のデータ信号を出力するときには、第
１のデータバス線の電位変化に応じた信号を出力する第
３の切換回路と、出力端子と第１の電源電位と異なる第
２の電源電位が与えられる第２の電源ノードとを結合す
る経路上に設けられ、第３の切換回路の出力に応じて導
通する第２のトランジスタとを有する。

【００６４】請求項８に記載の半導体装置は、請求項７
に記載の半導体装置の構成に加えて、第３の切換回路
は、第１のデータバス線の電位変化に応じた信号を受け
る第１の内部ノードと、第２のデータバス線の電位変化
に応じた信号を受ける第２の内部ノードと、第３の切換
回路から信号出力するために設けられる出力ノードと、
第１、第２の内部ノードのいずれか一方を出力ノードに
接続する金属配線とを含む。

【００６５】請求項９に記載の半導体装置は、請求項７
に記載の半導体装置の構成に加えて、第１の出力バッフ
ァ回路は、出力端子と第１の電源ノードを結合する経路
上に第１のトランジスタと直列に接続される第３のトラ
ンジスタと、出力ノードと第２の電源ノードを結合する
経路上に第２のトランジスタと直列に接続される第４の
トランジスタと、第３、第４のトランジスタの導通状態
を制御する第４の切換回路とを含み、第４の切換回路
は、第１の切換回路が第３のデータ信号を出力するとき
には、第３、第４のトランジスタが導通状態になるよう
にし、第１の切換回路が第２のデータ信号を出力すると
きには、データ出力タイミングに応じて第３、第４のト
ランジスタが導通状態にする。

【００６６】請求項１０に記載の半導体装置は、請求項
９に記載の半導体装置の構成に加えて、第４の切換回路
は、出力イネーブル信号を受ける第１の内部ノードと、
出力イネーブル信号の活性化電位を受ける第２の内部ノ
ードと、第４の切換回路から信号出力するために設けら
れる出力ノードと、第１、第２の内部ノードのいずれか
一方を出力ノードに接続する金属配線とを含む。

【００６７】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００６８】［実施の形態１］図１は、本発明の実施の
形態１の半導体装置１の概略構成を示したブロック図で
ある。

【００６９】図１を参照して、半導体装置１は、データ
信号を出力する内部回路２と、内部回路２からデータを
受取るデータバス６と、データバス６からデータを受取
る出力回路４とを含む。データバス６は、データバス線
６ａ、６ｂを含む。

【００７０】出力回路４は、半導体装置１の外部に設け
られる外部データバス８に対してデータを出力する。外
部データバス８には他の半導体装置１０、１２が接続さ
れ、外部データバス８はこれらの半導体装置に共有され
ている。

【００７１】図２は、図１に示した半導体装置１の詳細
な構成を示す回路図である。図２を参照して、内部回路
２は、データ信号ＤＡＴＡ１、ＤＡＴＡ２およびデータ
信号ＤＡＴＡ１と相補なデータ信号ＺＤＡＴＡ１を出力
するデータ出力部２２と、データ信号ＤＡＴＡ１、ＺＤ
ＡＴＡ１、ＤＡＴＡ２を受けてデータバス線６ａ、６ｂ
にデータを出力するバス駆動回路２４とを含む。

【００７２】バス駆動回路２４は、データ信号ＤＡＴＡ
１を受けてデータバス線６ａにデータを増幅して出力す
る直列に接続されたインバータ２８、３０と、データ信
号ＤＡＴＡ２、ＺＤＡＴＡ１のいずれかを切換により選
択する切換回路２６と、切換回路２６の出力を受けてデ
ータバス線６ｂに増幅して出力する直列に接続されたイ
ンバータ３２、３４とを含む。

【００７３】切換回路２６は、制御信号ＤＯＵＢＬＥを
受けて反転するインバータ３６と、制御信号ＤＯＵＢＬ
ＥがＨレベルのときにデータ信号ＺＤＡＴＡ１を伝達す
るトランスミッションゲート４０と、制御信号ＤＯＵＢ
ＬＥがＬレベルのときにデータ信号ＤＡＴＡ２を伝達す
るトランスミッションゲート３８とを含む。

【００７４】出力回路４は、データバス線６ａ、６ｂに
よって伝達されたデータをデータバス線１０２ａ、１０
２ｂに伝達する差動増幅器４２と、データバス線１０２
ａ上に現れるデータを取込み、出力ノードＮＯＵＴ１か
ら出力する出力バッファ回路４４と、データバス線１０
２ｂ上に現れるデータを取込んで出力ノードＮＯＵＴ２
に出力する出力バッファ回路４６とを含む。出力ノード
ＮＯＵＴ１、ＮＯＵＴ２は、図１に示した外部データバ
ス８に接続されるが、後に説明するように、データバス
６を相補データバスとして使用する場合には、出力ノー
ドＮＯＵＴ２からはデータは出力されないので、出力ノ
ードＮＯＵＴ２は外部データバスには接続されない。

【００７５】出力バッファ回路４４は、クロック信号Ｃ
ＬＫＯを受けて反転するインバータ４８と、クロック信
号ＣＬＫＯおよびインバータ４８の出力に応じて、クロ
ック信号ＣＬＫＯがＨレベルのときにデータバス線１０
２ａに現れたデータを内部に取込むトランスミッション
ゲート５０と、トランスミッションゲート５０によって
取込まれたデータをラッチするラッチを形成するインバ
ータ５２、５４と、出力イネーブル信号ＯＥを受けて反
転するインバータ５６と、電源ノードと出力ノードＮＯ
ＵＴ１の間に直列に接続されるＰチャネルＭＯＳトラン
ジスタ５８、６０と、出力ノードＮＯＵＴ１と接地ノー
ドとの間に直列に接続されるＮチャネルＭＯＳトランジ
スタ６２、６４とを含む。

【００７６】ＰチャネルＭＯＳトランジスタ５８は、ゲ
ートにインバータ５６の出力を受ける。ＰチャネルＭＯ
Ｓトランジスタ６０は、ゲートにインバータ５２の出力
を受ける。ＮチャネルＭＯＳトランジスタ６２は、ゲー
トにインバータ５２の出力を受ける。ＮチャネルＭＯＳ
トランジスタ６４は、ゲートに出力イネーブル信号ＯＥ
を受ける。

【００７７】出力バッファ回路４６は、クロック信号Ｃ
ＬＫＯを受けて反転するインバータ７８と、インバータ
７８の出力およびクロック信号ＣＬＫＯに応じて、クロ
ック信号ＣＬＫＯがＨレベルのときにデータバス線１０
２ｂによって伝達されたデータを取込むトランスミッシ
ョンゲート８０と、トランスミッションゲート８０によ
って取込まれたデータを保持するラッチを形成するイン
バータ８２、８４とを含む。

【００７８】出力バッファ回路４６は、さらに、制御信
号ＤＯＵＢＬＥに応じて出力イネーブル信号ＯＥと接地
電位ＧＮＤのいずれかを出力する切換回路７２、切換回
路７２の出力を受けて反転するインバータ８６と、電源
ノードと出力ノードＮＯＵＴ２の間に直列に接続される
ＰチャネルＭＯＳトランジスタ８８、９０と、出力ノー
ドＮＯＵＴ２と接地ノードとの間に直列に接続されるＰ
チャネルＭＯＳトランジスタ９２、９４とを含む。Ｐチ
ャネルＭＯＳトランジスタ８８は、ゲートにインバータ
８６の出力を受ける。ＰチャネルＭＯＳトランジスタ９
０およびＮチャネルＭＯＳトランジスタ９２は、ゲート
にインバータ８２の出力を受ける。ＮチャネルＭＯＳト
ランジスタ９４は、ゲートに切換回路７２の出力を受け
る。

【００７９】切換回路７２は、制御信号ＤＯＵＢＬＥを
受けて反転するインバータ９６と、制御信号ＤＯＵＢＬ
ＥがＨレベルのときに接地電位ＧＮＤを伝達して出力す
るトランスミッションゲート１００と、制御信号ＤＯＵ
ＢＬＥがＬレベルのときに出力イネーブル信号ＯＥを伝
達して出力するトランスミッションゲート９８とを含
む。

【００８０】図３は、図２に示した差動増幅器４２の構
成を示す回路図である。図３を参照して、差動増幅器４
２は、データバス線６ａ、６ｂをそれぞれデータバス線
１０２ａ、１０２ｂに接続するゲート回路１１２と、デ
ータバス線１０２ａ、１０２ｂの電位をイコライズする
イコライズ回路１１４と、データバス線１０２ａ、１０
２ｂの間に現れる電位差を増幅するためのセンスアンプ
回路１１６とを含む。

【００８１】ゲート回路１１２は、制御信号ＤＯＵＢＬ
Ｅに応じて制御信号ＧＡＴＥと接地電位ＧＮＤのいずれ
かを出力する切換回路１１８と、切換回路１１８の出力
をゲートに受け、データバス線６ａとデータバス線１０
２ａとの間に接続されるＮチャネルＭＯＳトランジスタ
１２０と、切換回路１１８の出力をゲートに受け、デー
タバス線６ｂとデータバス線１０２ｂとの間に接続され
るＮチャネルＭＯＳトランジスタ１２２とを含む。

【００８２】切換回路１１８は、制御信号ＤＯＵＢＬＥ
を受けて反転するインバータ１２４と、制御信号ＤＯＵ
ＢＬＥがＨレベルのときに制御信号ＧＡＴＥを伝達して
出力するトランスミッションゲート１２８と、制御信号
ＤＯＵＢＬＥがＬレベルのときに接地電位ＧＮＤを伝達
して出力するトランスミッションゲート１２６とを含
む。

【００８３】イコライズ回路１１４は、制御信号ＤＯＵ
ＢＬＥに応じてイコライズ信号ＥＱと接地電位ＧＮＤと
を切換えて出力する切換回路１３０と、切換回路１３０
の出力をゲートに受け、データバス線１０２ａと接地ノ
ードとの間に接続されるＮチャネルＭＯＳトランジスタ
１３２と、切換回路１３０の出力をゲートに受け、デー
タバス線１０２ｂと接地ノードとの間に接続されるＮチ
ャネルＭＯＳトランジスタ１３４とを含む。

【００８４】切換回路１３０は、制御信号ＤＯＵＢＬＥ
を受けて反転するインバータ１３６と、制御信号ＤＯＵ
ＢＬＥがＨレベルのときにイコライズ信号ＥＱを伝達し
て出力するトランスミッションゲート１４０と、制御信
号ＤＯＵＢＬＥがＬレベルのときに接地電位ＧＮＤを伝
達して出力するトランスミッションゲート１３８とを含
む。

【００８５】センスアンプ回路１１６は、制御信号ＤＯ
ＵＢＬＥに応じて制御信号ＡＭＰと接地電位ＧＮＤとを
切換えて出力する切換回路１４２と、切換回路１４２の
出力を受けて反転するインバータ１４４と、インバータ
１４４の出力をゲートに受けソースが電源ノードに接続
されるＰチャネルＭＯＳトランジスタ１４６と、切換回
路１４２の出力をゲートに受けソースが接地ノードに接
続されるＮチャネルＭＯＳトランジスタ１４８と、Ｐチ
ャネルＭＯＳトランジスタ１４６のドレインとＮチャネ
ルＭＯＳトランジスタ１４８のドレインとの間に直列に
接続されゲートがともにデータバス線１０２ｂに接続さ
れるＰチャネルＭＯＳトランジスタ１５０、Ｎチャネル
ＭＯＳトランジスタ１５２と、ＰチャネルＭＯＳトラン
ジスタ１４６のドレインとＮチャネルＭＯＳトランジス
タ１４８のドレインとの間に直列に接続され、ともにゲ
ートがデータバス線１０２ａに接続されるＰチャネルＭ
ＯＳトランジスタ１５４、ＮチャネルＭＯＳトランジス
タ１５６とを含む。

【００８６】ＰチャネルＭＯＳトランジスタ１５０とＮ
チャネルＭＯＳトランジスタ１５２との間の接続ノード
はデータバス線１０２ａに接続される。ＮチャネルＭＯ
Ｓトランジスタ１５６とＰチャネルＭＯＳトランジスタ
１５４との間の接続ノードはデータバス線１０２ｂに接
続される。

【００８７】図４は、図２に示した回路において単一デ
ータバスが選択された場合のデータの伝達を説明するた
めの動作波形図である。

【００８８】図２、図４を参照して、制御信号ＤＯＵＢ
ＬＥがＬレベルに設定されると、データバス線６ａ、６
ｂはそれぞれ異なるデータ信号ＤＡＴＡ１、ＤＡＴＡ２
をそれぞれ伝達する。この場合には、差動増幅器４２
は、データを増幅することなくそのままデータバス線１
０２ａ、１０２ｂに出力する。

【００８９】したがって、時刻ｔ１において、データ出
力部からデータが出力され時刻ｔ２においてその有効な
データがデータバス線１０２ａ、１０２ｂに伝達されて
くる。

【００９０】時刻ｔ３において、データが十分に確定し
たタイミングでクロック信号ＣＬＫＯが活性化され、さ
らに出力イネーブル信号ＯＥが活性化されて外部データ
バスに接続される出力ノードＮＯＵＴ１、ＮＯＵＴ２に
は異なるデータが出力される。

【００９１】図５は、図２に示した回路が相補データバ
スとして内部バスを使用する場合の動作波形図である。

【００９２】図２、図５を参照して、制御信号ＤＯＵＢ
ＬＥがＨレベルに設定されると、データバス線６ｂに
は、切換回路２６の働きによりデータ信号ＤＡＴＡ１が
与えられる。したがって、時刻ｔ１において、相補なデ
ータバスとなるデータバス線６ａ、６ｂのいずれかがＨ
レベルに活性化され、時刻ｔ２において差動増幅器４２
の入力部分にデータが伝達される。

【００９３】時刻ｔ３において、差動増幅器４２が活性
化され、データバス線６ａ、６ｂの間に生じる電位差が
増幅されてデータバス線１０２ａ、１０２ｂに出力され
る。この場合、出力バッファ回路４６は、制御信号ＤＯ
ＵＢＬＥがＨレベルになっているので、出力イネーブル
信号によって活性化されることはなく、データバス線１
０２ａに出力されてくるデータのみが使用される。

【００９４】時刻ｔ４において、クロック信号ＣＬＫＯ
が活性化されデータが出力バッファ回路４６の内部のラ
ッチに取込まれ、さらに出力イネーブル信号ＯＥが活性
化し出力ノードＮＯＵＴ１にデータが出力され外部デー
タバスに有効なデータが出力される。

【００９５】時刻ｔ５において、差動増幅器の内部でイ
コライズ回路が活性化し、時刻ｔ６において差動増幅器
４２およびデータバス線１０２ａ、１０２ｂはスタンバ
イ状態となる。

【００９６】以上説明したように、実施の形態１の半導
体装置では、相補データバスを用いた際は、差動アンプ
を用いて重い負荷のバスでも短い遅延時間すなわちレイ
テンシーでデータを転送することができ、また単一デー
タバスでは２倍のビット数のデータを同時に転送するこ
とが可能になる。

【００９７】たとえば、半導体記憶装置等では、同じ記
憶容量を有するチップについてデータ入出力ピン数を切
換えることによって、８ビットの出力にしたり４ビット
の出力にしたり１６ビットの出力にしたりすることは、
しばしば行なわれているので、このような場合には特に
有効である。

【００９８】［実施の形態２］図６は、実施の形態２の
半導体装置２０１の構成を示す回路図である。

【００９９】図６を参照して、半導体装置２０１は、内
部回路２０２と、内部回路２０２からデータを出力する
ためのデータバス線６ａ、６ｂと、データバス線６ａ、
６ｂからデータを受取り外部にデータを出力する出力回
路２０４とを含む。

【０１００】内部回路２０２は、図２に示した内部回路
２の構成においてバス駆動回路２４に代えて、バス駆動
回路２２４を含む。バス駆動回路２２４は、図２に示し
たバス駆動回路２４の構成において、切換回路２６に代
えて接続切換部２２６を含む点が異なる。他の構成は、
内部回路２と同様であるため説明は繰返さない。

【０１０１】出力回路２０４は、図２に示した出力回路
４の構成において、差動増幅器４２に代えて差動増幅器
２４２を含み、出力バッファ回路４６に代えて出力バッ
ファ回路２４６を含む点が図２に示した出力回路４と異
なる。

【０１０２】出力バッファ回路２４６は、図２に示した
出力バッファ回路４６の構成において、切換回路７２に
代えて接続切換部２７２を含む点が出力バッファ回路４
６と異なる。他の構成は出力バッファ回路４６と同様で
あり説明は繰返さない。

【０１０３】接続切換部２２６は、データバス線６ａ、
６ｂを相補データバスとして使用する場合にはＤで示し
た接続に設定される。一方、データバス線６ａ、６ｂを
２本の単一データバスとして使用する場合には、Ｓで示
した接続に設定される。

【０１０４】接続切換部２７２も同様に、データバス線
６ａ、６ｂを相補なデータバスとして使用する場合には
Ｄで示した接続に設定され、データバス線６ａ、６ｂを
単一な２本のデータバスとして使用する場合には、Ｓで
示した接続に設定される。

【０１０５】つまり、データバス線６ａ、６ｂを相補な
データバスとして使用する場合には、接続切換部２２６
によって相補なデータ信号ＤＡＴＡ１がデータバス線６
ｂに伝達される。また、差動増幅器によって増幅された
データはデータバス線１０２ａに出力され出力ノードＮ
ＯＵＴ１に伝達されるが、出力バッファ回路２４６は、
接続切換部２７２によってＰチャネルＭＯＳトランジス
タ８８およびＮチャネルＭＯＳトランジスタ９４が非活
性化されているため、データを出力しない。

【０１０６】図７は、図６における差動増幅器２４２の
構成を示す回路図である。図７を参照して、差動増幅器
２４２は、ゲート回路３１２と、イコライズ回路３１４
と、センスアンプ回路３１６とを含む。

【０１０７】ゲート回路３１２は、図３に示したゲート
回路１１２の構成において切換回路１１８に代えて接続
切換部３１８を含む。イコライズ回路３１４は、図３に
示したイコライズ回路１１４の構成において、切換回路
１３０に代えて、接続切換部３３０を含む。

【０１０８】センスアンプ回路３１６は、図３に示した
センスアンプ回路１１６の構成において、切換回路１４
２に代えて接続切換部３４２を含む。接続切換部３１
８、３３０、３４２は、データバス線６ａ、６ｂを相補
なデータバスとして接続する場合には、Ｄで示された接
続に設定され、データバス線６ａ、６ｂの２本の単一デ
ータバスとして使用する場合には、Ｓで示した接続に設
定される。

【０１０９】図６、図７に示した接続切換部２２６、２
７２、３１８、３３０、３４２の接続を金属配線層を形
成するためのメタルマスクのパターン変更によって切換
を行なう。このようにすることにより、半導体装置を最
終工程近くまで作っておくいわゆるマスタスライスとし
て在庫しておき、メタルマスクの切換によって必要量の
品種の生産調整が可能となり、コストを低減させること
ができる。

【０１１０】［実施の形態３］図８は、実施の形態３の
半導体装置４０１の構成を示す回路図である。

【０１１１】図８を参照して、半導体装置４０１は、図
２に示した半導体装置１の構成において、出力回路４に
代えて出力回路４０４を含む。出力回路４０４は、図２
における出力回路４の構成において、差動増幅器４２、
出力バッファ回路４４に代えて出力バッファ回路４４４
を含む。

【０１１２】出力バッファ回路４４４は、制御信号ＤＯ
ＵＢＬＥに応じてクロック信号ＣＬＫＯと電源電位ＶＤ
Ｄのいずれかを出力する切換回路４４６と、切換回路４
４６の出力を受けて反転するインバータ４４８と、イン
バータ４４８の出力および切換回路４４６の出力に応じ
てデータバス線６ａによって伝達されたデータを伝達す
るトランスミッションゲート４５０と、トランスミッシ
ョンゲート４５０によって伝達されたデータを保持する
ラッチ回路を形成するインバータ４５２、４５４を含
む。

【０１１３】出力バッファ回路４４４は、さらに、制御
信号ＤＯＵＢＬＥに応じてインバータ４５２の出力とデ
ータバス線６ｂによって伝達されたデータのいずれかを
出力する切換回路４６８と、制御信号ＤＯＵＢＬＥに応
じて出力イネーブル信号ＯＥと電源電位ＶＤＤのいずれ
かを選択して出力する切換回路４６６と、切換回路４６
６の出力を受けて反転するインバータ４５６と、電源ノ
ードと出力ノードＮＯＵＴ１との間に直列に接続される
ＰチャネルＭＯＳトランジスタ４５８、４６０と、出力
ノードＮＯＵＴ１と接地ノードとの間に直列に接続され
るＮチャネルＭＯＳトランジスタ４６２、４６４とを含
む。

【０１１４】ＰチャネルＭＯＳトランジスタ４５８は、
ゲートにインバータ４５６の出力を受ける。Ｐチャネル
ＭＯＳトランジスタ４６０は、ゲートにインバータ４５
２の出力を受ける。ＮチャネルＭＯＳトランジスタ４６
２は、ゲートに切換回路４６８の出力を受ける。Ｎチャ
ネルＭＯＳトランジスタ４６４は、ゲートに切換回路４
６６の出力を受ける。

【０１１５】切換回路４４６は、制御信号ＤＯＵＢＬＥ
を受けて反転するインバータ４７０と、制御信号ＤＯＵ
ＢＬＥがＨレベルのときに電源電位ＶＤＤを伝達するト
ランスミッションゲート４７４と、制御信号ＤＯＵＢＬ
ＥがＬレベルのときにクロック信号ＣＬＫＯを伝達し出
力するトランスミッションゲート４７２とを含む。

【０１１６】切換回路４６６は、制御信号ＤＯＵＢＬＥ
を受けて反転するインバータ４７６と、制御信号ＤＯＵ
ＢＬＥがＨレベルのときに電源電位ＶＤＤを伝達して出
力するトランスミッションゲート４８０と、制御信号Ｄ
ＯＵＢＬＥがＬレベルのときに出力イネーブル信号ＯＥ
を伝達して出力するトランスミッションゲート４７８と
を含む。

【０１１７】切換回路４６８は、制御信号ＤＯＵＢＬＥ
を受けて反転するインバータ４８２と、制御信号ＤＯＵ
ＢＬＥがＨレベルのときにデータバス線６ｂからデータ
を受けて伝達するトランスミッションゲート４８６と、
制御信号ＤＯＵＢＬＥがＬレベルのときにインバータ４
５２の出力を受けて伝達するトランスミッションゲート
４８４とを含む。

【０１１８】他の構成は図２に示した半導体装置１と同
様であるので説明は繰返さない。図９は、図８における
データバス線６ａ、６ｂが相補データバスとして動作す
る場合を説明するための動作波形図である。

【０１１９】図８、図９を参照して、時刻ｔ１以前にお
いて、データ信号ＤＡＴＡ、ＺＤＡＴＡはともにＬレベ
ルになっている。この状態が相補データバスのスタンバ
イ状態である。

【０１２０】時刻ｔ１において、データ信号ＤＡＴＡ、
ＺＤＡＴＡのいずれか一方がＨレベルになり有効データ
が出力される。

【０１２１】時刻ｔ２において、相補データバス８０６
による遅延時間後のデータ信号ＤＡＴＡＤ、ＺＤＡＴＡ
Ｄのいずれか一方がＨレベルとなり、有効データが出力
回路４０４に伝播される。

【０１２２】応じて時刻ｔ３において、ＰチャネルＭＯ
Ｓトランジスタ４６０、ＮチャネルＭＯＳトランジスタ
４６２のいずれか一方が導通状態となり、外部データバ
ス８０８に有効データが出力される。尚、ＰチャネルＭ
ＯＳトランジスタ４５８、ＮチャネルＭＯＳトランジス
タ４６４は切換回路４６６の設定により、常に導通状態
に制御されている。

【０１２３】相補バスのスタンバイ状態をＰチャネルＭ
ＯＳトランジスタ４６０、ＮチャネルＭＯＳトランジス
タ４６２の両方を非導通状態とするように規定すること
により、データが非有効から有効になったという遷移を
データの外部データバスへの出力のトリガにしているの
である。

【０１２４】したがって、時刻ｔ２からｔ３の間の遅延
時間をほぼなくすことができ、データの有効期間を完全
に利用することができる。

【０１２５】尚、出力バッファ４６は、相補データバス
としてデータバス線６ａ、６ｂを使用するときは、制御
信号ＤＯＵＢＬＥの設定により非活性化されている。

【０１２６】なお、図８に示したデータバス線６ａ、６
ｂを２本の単一データバスとして使用する場合は図４で
説明した波形と同様であり、説明は繰返さない。

【０１２７】このような構成をとることにより、相補デ
ータバスを用いた場合には、遅延時間を短くすることが
でき、また単一データバスを用いる場合には、２倍のビ
ット数のデータを同時に転送が可能となる。

【０１２８】［実施の形態４］図１０は、実施の形態４
の半導体装置５０１の構成を示した回路図である。

【０１２９】図１０を参照して、半導体装置５０１は、
データ信号をデータバスに出力する内部回路５０２と、
データバスからデータを受けて外部に出力する出力回路
５０４とを含む。

【０１３０】内部回路５０２は、図２に示した内部回路
２の構成において、バス駆動回路２４に代えてバス駆動
回路５２４を含む。

【０１３１】バス駆動回路５２４は、図２に示したバス
駆動回路２４の構成において、切換回路２６に代えて接
続切換部５２６を含む点が異なる。他の構成は、内部回
路２と同様であるため説明は繰返さない。

【０１３２】出力回路５０４は、データバス線６ａ、６
ｂからデータを受けて出力ノードＮＯＵＴ１に出力する
出力バッファ回路５４４と、データバス線６ｂからデー
タを受けて出力ノードＮＯＵＴ２に出力する出力バッフ
ァ回路５４６とを含む。

【０１３３】出力バッファ回路５４４は、図８に示した
出力バッファ回路４４４の構成において、切換回路４４
６、４６６、４６８に代えて接続切換部５４７、５６
６、５６８を含む。接続切換部５４７は、相補データバ
スとしてデータバス線を使用する場合には電源電位ＶＤ
Ｄをインバータ４４８およびトランスミッションゲート
４５０に与える。

【０１３４】一方データバス線を２本の単一データバス
として使用する場合には、クロック信号ＣＬＫＯをイン
バータ４４８およびトランスミッションゲート４５０に
与える。接続切換部５６６は、データバスを相補データ
バスとして使用する場合には電源電位をインバータ４５
６の入力およびＮチャネルＭＯＳトランジスタ４６４の
ゲートに与え、データバスを２本の単一データバスとし
て使用する場合には出力イネーブル信号ＯＥをインバー
タ４５６の入力およびＮチャネルＭＯＳトランジスタ４
６４のゲートに与える。

【０１３５】接続切換部５６８は、データバスを相補デ
ータバスとして使用する場合には、データバス線６ｂを
ＮチャネルＭＯＳトランジスタ４６２のゲートに接続
し、一方データバスを２本の単一データバスとして使用
する場合にはインバータ４５２の出力をＮチャネルＭＯ
Ｓトランジスタ４６２のゲートに与える。

【０１３６】出力バッファ回路５４６は、図８における
出力バッファ回路４６の構成において切換回路７２に代
えて接続切換部５７２を含む。

【０１３７】接続切換部５７２は、相補データバスとし
て内部データバスを使用する場合には、接地電位ＧＮＤ
をインバータ８６の入力およびＮチャネルＭＯＳトラン
ジスタ９４のゲートに与える。

【０１３８】一方、内部データバスを単一な２本のデー
タバスとして使用する場合には出力イネーブル信号ＯＥ
をインバータ８６の入力およびＮチャネルＭＯＳトラン
ジスタ９４のゲートに与える。

【０１３９】他の構成は、図８に示した半導体装置４０
１の構成と同様であり説明は繰返さない。

【０１４０】また、動作は実施の形態３の場合と同様で
あり説明は繰返さない。このようにすることにより、金
属配線層を形成する際に用いるメタルマスクを取換える
だけで、別な品種展開が可能となり、マスタスライス状
態で製品を在庫しておき、必要に応じてメタルマスクを
使用してさまざまな品種を生産することが可能となる。

【０１４１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１４２】

【発明の効果】請求項１に記載の半導体装置は、内部に
備えるデータバスを相補データバス、単一データバスの
いずれかに切換えて使用可能であるので、一つのチップ
で多様な動作をさせることが可能となる。

【０１４３】請求項２、３に記載の半導体装置は、請求
項１に記載の半導体装置の奏する効果に加えて、相補デ
ータバスを用いた際は、差動アンプを用いて重い負荷の
バスでも短い遅延時間すなわちレイテンシーでデータを
転送することができ、また単一データバスでは２倍のビ
ット数のデータを同時に転送することが可能になる。

【０１４４】請求項４に記載の半導体装置は、請求項１
に記載の半導体装置の奏する効果に加えて、接続切換部
の接続を金属配線層を形成するためのメタルマスクのパ
ターン変更によって決定するので半導体装置を最終工程
近くまで作っておくいわゆるマスタスライスとして在庫
しておき、メタルマスクの切換によって必要量の品種の
生産調整が可能となり、コストを低減させることができ
る。

【０１４５】請求項５に記載の半導体装置は、請求項１
に記載の半導体装置の奏する効果に加えて、遅延時間を
ほぼなくすことができ、データの有効期間を完全に利用
することができる。

【０１４６】請求項６に記載の半導体装置は、請求項５
に記載の半導体装置の奏する効果に加えて、接続切換部
の接続を金属配線層を形成するためのメタルマスクのパ
ターン変更によって決定するので半導体装置を最終工程
近くまで作っておくいわゆるマスタスライスとして在庫
しておき、メタルマスクの切換によって必要量の品種の
生産調整が可能となり、コストを低減させることができ
る。

【０１４７】請求項７に記載の半導体装置は、請求項１
に記載の半導体装置の奏する効果に加えて、遅延時間を
ほぼなくすことができ、データの有効期間を完全に利用
することができる。

【０１４８】請求項８に記載の半導体装置は、請求項７
に記載の半導体装置の奏する効果に加えて、接続切換部
の接続を金属配線層を形成するためのメタルマスクのパ
ターン変更によって決定するので半導体装置を最終工程
近くまで作っておくいわゆるマスタスライスとして在庫
しておき、メタルマスクの切換によって必要量の品種の
生産調整が可能となり、コストを低減させることができ
る。

【０１４９】請求項９に記載の半導体装置は、請求項１
に記載の半導体装置の奏する効果に加えて、遅延時間を
ほぼなくすことができ、データの有効期間を完全に利用
することができる。

【０１５０】請求項１０に記載の半導体装置は、請求項
９に記載の半導体装置の奏する効果に加えて、接続切換
部の接続を金属配線層を形成するためのメタルマスクの
パターン変更によって決定するので半導体装置を最終工
程近くまで作っておくいわゆるマスタスライスとして在
庫しておき、メタルマスクの切換によって必要量の品種
の生産調整が可能となり、コストを低減させることがで
きる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の半導体装置１の概略
構成を示したブロック図である。

【図２】 図１に示した半導体装置１の詳細な構成を示
す回路図である。

【図３】 図２に示した差動増幅器４２の構成を示す回
路図である。

【図４】 図２に示した回路において単一データバスが
選択された場合のデータの伝達を説明するための動作波
形図である。

【図５】 図２に示した回路が相補データバスとして内
部バスを使用する場合の動作波形図である。

【図６】 実施の形態２の半導体装置２０１の構成を示
す回路図である。

【図７】 図６における差動増幅器２４２の構成を示す
回路図である。

【図８】 実施の形態３の半導体装置４０１の構成を示
す回路図である。

【図９】 図８におけるデータバス線６ａ、６ｂが相補
データバスとして動作する場合を説明するための動作波
形図である。

【図１０】 実施の形態４の半導体装置５０１の構成を
示した回路図である。

【図１１】 従来の半導体装置における単一データバス
を説明するための図である。

【図１２】 図１１に示した半導体装置７０１がデータ
を出力する場合の動作波形図である。

【図１３】 相補データバスの説明をするための図であ
る。

【図１４】 図１３に示した相補データバスの動作を説
明するための動作波形図である。

【図１５】 単一データバスの負荷容量が重い場合の動
作波形図である。

【図１６】 出力回路に差動増幅器を備えた場合の半導
体装置９０１の構成を簡単に示した図である。

【図１７】 図１６に示した差動増幅器９４２の構成を
示す回路図である。

【図１８】 図１７に示した差動増幅器の動作を説明す
るための動作波形図である。

【図１９】 図１６に示した半導体装置９０１において
データが伝達される様子を表わした動作波形図である。

【図２０】 単一データバスと相補データバスのデータ
転送の比較を示した図である。

【符号の説明】

１，２０１，４０１，５０１ 半導体装置、２，２０
２，５０２ 内部回路、４，２０４，４０４，５０４
出力回路、６ａ，６ｂ データバス線、２２ データ出
力部、２４，２２４，５２４ バス駆動回路、２６，７
２，４４６，４６６，４６８，１１８，１３０，１４２
切換回路、１０２ａ，１０２ｂ データバス線、４
４，４６，２４６，４４４，５４４，５４６ 出力バッ
ファ回路、５８，６０，８８，９０，４５８，４６０
ＰチャネルＭＯＳトランジスタ、６２，６４，９２，９
４，４６２，４６４，１２０，１２２，１３２，１３
４，１４８，１５２，１５６ ＮチャネルＭＯＳトラン
ジスタ、１１２ ゲート回路、１１４ イコライズ回
路、１１６ センスアンプ回路、２２６，２７２，３１
８，３３０，３４２，５２６，５４７，５６８，５７２
接続切換部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 濱本 武史 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B015 HH01 JJ21 KB12 KB33 KB36 PP02 5B024 AA09 AA11 AA15 BA09 BA29 CA07 CA21 CA27 5J056 AA04 BB57 BB58 DD13 DD29 EE11 FF01 FF07 FF08 GG12 HH04 KK01

Claims (10)

【特許請求の範囲】
1. 【請求項１】 内部回路を備え、 前記内部回路は、 第１、第２のデータ信号、および前記第１のデータ信号
   と相補な第３のデータ信号を出力するデータ出力部と、 前記第２のデータ信号と前記第３のデータ信号のうちい
   ずれか一方を出力する第１の切換回路とを含み、 前記第１のデータ信号を受ける第１のデータバス線と、 前記第１の切換回路の出力を受ける第２のデータバス線
   と、 前記第１、第２のデータバス線によって伝達されたデー
   タに応じた信号を外部に出力する出力回路をさらに備
   え、 前記出力回路は、 前記第１のデータ信号に応じた第１の出力信号を出力す
   る第１の出力バッファ回路と、 前記第１の切換回路が前記第２のデータ信号を出力する
   ときには、前記第２のデータ信号に応じた第２の出力信
   号を出力し、前記第１の切換回路が前記第３のデータ信
   号を出力するときには、非活性化される第２の出力バッ
   ファ回路を含む、半導体装置。
2. 【請求項２】 前記出力回路は、 前記第１の切換回路が前記第３のデータ信号を出力する
   ときには、前記第１、第２のデータバス線間に生じた電
   位差から前記第１のデータ信号に応じた第１の出力信号
   を検出して前記第１の出力バッファ回路に出力し、前記
   第１の切換回路が前記第２のデータ信号を出力するとき
   には、前記第１、第２のデータバスによって伝達された
   信号をそれぞれ前記第１、第２の出力バッファ回路に出
   力する差動増幅回路をさらに含む、請求項１に記載の半
   導体装置。
3. 【請求項３】 前記出力回路は、 第３、第４のデータバス線をさらに含み、 前記差動増幅回路は、 前記第１の切換回路が前記第３のデータ信号を出力する
   ときには、前記第１、第３のデータ信号が前記出力回路
   に伝達される前に一旦活性化されて前記第３、第４のデ
   ータバス線をともに固定電位に結合させ、前記第１の切
   換回路が前記第２のデータ信号を出力するときには非活
   性化状態にされるイコライズ回路と、 前記第１の切換回路が前記第２のデータ信号を出力する
   ときには、前記第１および第２のデータバス線と前記第
   ３および第４のデータバス線とをそれぞれ接続し、前記
   第１の切換回路が前記第３のデータ信号を出力するとき
   には、前記第１、第３のデータ信号が前記出力回路に伝
   達され、前記イコライズ回路が非活性化された後前記第
   １および第２のデータバス線と前記第３および第４のデ
   ータバス線とをそれぞれ接続するゲート回路と、 前記第１の切換回路が前記第３のデータ信号を出力する
   ときには、前記第１、第３のデータ信号が前記出力回路
   に伝達された後に活性化され前記第３および第４のデー
   タバス線間の電位差を拡大し、前記第１の切換回路が前
   記第２のデータ信号を出力するときには非活性化される
   センスアンプ回路とを有する、請求項２に記載の半導体
   装置。
4. 【請求項４】 第１の切換回路は、 前記第２のデータ信号を受ける第１の内部ノードと、 前記第３のデータ信号を受ける第２の内部ノードと、 前記第１の切換回路から信号出力するために設けられる
   出力ノードと、 前記第１、第２の内部ノードのいずれか一方を前記出力
   ノードに接続する金属配線とを含む、請求項１に記載の
   半導体装置。
5. 【請求項５】 前記出力回路は、 前記第１のデータ信号に応じて電位が変化する第３のデ
   ータバス線と、 前記第１の切換回路が前記第２のデータ信号を出力する
   ときに、前記第２のデータ信号に応じて電位が変化する
   第４のデータバス線とをさらに含み、 前記第１の出力バッファ回路は、前記第３のデータバス
   線の電位変化に応じて外部にデータを出力し、 前記第２の出力バッファ回路は、 前記第１の切換回路が前記第２のデータ信号を出力する
   ときには、活性化信号を出力し、前記第１の切換回路が
   前記第３のデータ信号を出力するときには非活性化信号
   を出力する第２の切換回路と、 前記第２の切換回路の出力および前記第４のデータバス
   の電位変化に応じてデータ出力を行なう出力部とを有す
   る、請求項１に記載の半導体装置。
6. 【請求項６】 前記第２の切換回路は、 前記出力部を活性化させる出力イネーブル信号を受ける
   第１の内部ノードと、 前記出力イネーブル信号の非活性化電位を受ける第２の
   内部ノードと、 前記第２の切換回路から信号出力するために設けられる
   出力ノードと、 前記第１、第２の内部ノードのいずれか一方を前記出力
   ノードに接続する金属配線とを含む、請求項５に記載の
   半導体装置。
7. 【請求項７】 前記第１の出力バッファ回路は、 外部に信号出力するための出力端子と、 前記出力端子と第１の電源電位が与えられる第１の電源
   ノードとを結合する経路上に設けられ、前記第１のデー
   タバス線の電位変化に応じて導通する第１のトランジス
   タと、 前記第１の切換回路が前記第３のデータ信号を出力する
   ときには、前記第２のデータバス線の電位変化に応じた
   信号を出力し、前記第１の切換回路が前記第２のデータ
   信号を出力するときには、前記第１のデータバス線の電
   位変化に応じた信号を出力する第３の切換回路と、 前記出力端子と前記第１の電源電位と異なる第２の電源
   電位が与えられる第２の電源ノードとを結合する経路上
   に設けられ、前記第３の切換回路の出力に応じて導通す
   る第２のトランジスタとを有する、請求項１に記載の半
   導体装置。
8. 【請求項８】 前記第３の切換回路は、 前記第１のデータバス線の電位変化に応じた信号を受け
   る第１の内部ノードと、 前記第２のデータバス線の電位変化に応じた信号を受け
   る第２の内部ノードと、 前記第３の切換回路から信号出力するために設けられる
   出力ノードと、 前記第１、第２の内部ノードのいずれか一方を前記出力
   ノードに接続する金属配線とを含む、請求項７に記載の
   半導体装置。
9. 【請求項９】 前記第１の出力バッファ回路は、 前記出力端子と前記第１の電源ノードを結合する経路上
   に前記第１のトランジスタと直列に接続される第３のト
   ランジスタと、 前記出力ノードと前記第２の電源ノードを結合する経路
   上に前記第２のトランジスタと直列に接続される第４の
   トランジスタと、 前記第３、第４のトランジスタの導通状態を制御する第
   ４の切換回路とを含み、 前記第４の切換回路は、前記第１の切換回路が前記第３
   のデータ信号を出力するときには、前記第３、第４のト
   ランジスタが導通状態になるようにし、前記第１の切換
   回路が前記第２のデータ信号を出力するときには、デー
   タ出力タイミングに応じて前記第３、第４のトランジス
   タが導通状態にする、請求項７に記載の半導体装置。
10. 【請求項１０】 前記第４の切換回路は、 出力イネーブル信号を受ける第１の内部ノードと、 前記出力イネーブル信号の活性化電位を受ける第２の内
    部ノードと、 前記第４の切換回路から信号出力するために設けられる
    出力ノードと、 前記第１、第２の内部ノードのいずれか一方を前記出力
    ノードに接続する金属配線とを含む、請求項９に記載の
    半導体装置。