CN114255802B - 集成电路 - Google Patents

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Abstract

本发明实施例涉及半导体技术领域，公开了一种集成电路，所述集成电路包括：第一数据线组，所述第一数据线组包括阵列排布的多条本地数据线；第二数据线组，所述第二数据线组包括阵列排布的多条互补本地数据线，其中，多条所述互补本地数据线分别与多条所述本地数据线传输相位相反的信号；多个读取电路，响应于读取控制信号，用于在读操作期间读取所述本地数据线或所述互补本地数据线的信号，其中，多个所述读取电路分别与所述第一数据线组边缘的所述本地数据线电连接或与所述第二数据线组边缘的所述互补本地数据线连接。本发明提供的集成电路能够降低集成电路的功耗，以改善集成电路的性能。

Description

集成电路
技术领域
本发明实施例涉及半导体技术领域，特别涉及一种集成电路。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
DRAM可以分为双倍速率同步(Double Data Rate，DDR)动态随机存储器、GDDR(Graphics Double Data Rate)动态随机存储器、低功耗双倍速率同步(Low Power DoubleData Rate，LPDDR)动态随机存储器。随着DRAM应用的领域越来越多，如DRAM越来越多的应用于移动领域，用户对于DRAM功耗指标的要求越来越高。
然而，目前的DRAM性能仍有待提高。
发明内容
本发明实施方式的目的在于提供一种集成电路，其能够降低集成电路的功耗，以改善集成电路的性能。
为解决上述技术问题，本发明的实施方式提供了一种集成电路，包括：
第一数据线组，所述第一数据线组包括阵列排布的多条本地数据线；第二数据线组，所述第二数据线组包括阵列排布的多条互补本地数据线，其中，多条所述互补本地数据线分别与多条所述本地数据线传输相位相反的信号；多个读取电路，响应于读取控制信号，用于在读操作期间读取所述本地数据线或所述互补本地数据线的信号，其中，多个所述读取电路分别与所述第一数据线组边缘的所述本地数据线电连接或与所述第二数据线组边缘的所述互补本地数据线连接。
本发明的实施方式相对于现有技术而言，在集成电路的工作过程中，相邻的数据线相互之间存在噪声干扰，甚至可能导致数据传输发生错误，由于数据线通常为阵列排布，因此在数据线组边缘的数据线只会受到一根相邻数据线的干扰，通过将多个读取电路分别与第一数据线组边缘的本地数据线电连接或与第二数据线组边缘的互补本地数据线连接，使得集成电路使用的是受到噪声影响较小的数据线作为输出转换，从而提高了数据可靠性，同时也降低了集成电路的功耗，进而改善了集成电路的性能。
另外，所述第一数据线组包括4条所述本地数据线，所述第二数据线组包括4条所述互补本地数据线。
另外，所述第一数据线组包括依次排列的第一本地数据线、第二本地数据线、第三本地数据线和第四本地数据线，所述第二数据线组包括依次排列的第二互补本地数据线、第一互补本地数据线、第四互补本地数据线和第三互补本地数据线，所述第一本地数据线、所述第四本地数据线、所述第二互补本地数据线和所述第三互补本地数据线分别与所述读电路电连接；其中所述第一本地数据线与所述第一互补本地数据线、所述第二本地数据线与所述第二互补本地数据线、所述第三本地数据线与所述第三互补本地数据线以及所述第四本地数据线与所述第四互补本地数据线分别传输相位相反的信号。
另外，多条所述本地数据线等间距排列，和/或多条所述互补本地数据线等间距排列。
另外，所述第一本地数据线与所述第二本地数据线之间的间距大于所述第二本地数据线与所述第三本地数据线之间的间距，和/或所述第三本地数据线与所述第四本地数据线之间的间距大于所述第二本地数据线与所述第三本地数据线之间的间距。通过此种结构的设置，能够通过增大第一本地数据线与第二本地数据线之间的间距、第三本地数据线与第四本地数据线之间的间距的方式，减小第一本地数据线与第二本地数据线之间的电容以及第三本地数据线与第四本地数据线之间的电容，从而进一步减小第二本地数据线对第一本地数据线的噪声影响以及第三本地数据线对第四本地数据线的噪声影响，进而进一步减小了集成电路的功耗。
另外，所述第二互补本地数据线与所述第一互补本地数据线之间的间距大于所述第一互补本地数据线与所述第四互补本地数据线之间的间距，和/或所述第四互补本地数据线与所述第三互补本地数据线之间的间距大于所述第一互补本地数据线与所述第四互补本地数据线之间的间距。通过此种结构的设置，能够通过增大第二互补本地数据线与第一互补本地数据线之间的间距、第四互补本地数据线与第三互补本地数据线之间的间距的方式，减小第二互补本地数据线与第一互补本地数据线之间的电容以及第四互补本地数据线与第三互补本地数据线之间的电容，从而进一步减小第一互补本地数据线对第二互补本地数据线的噪声影响以及第四互补本地数据线对第三互补本地数据线的噪声影响，进而进一步减小了集成电路的功耗。
另外，所述集成电路还包括屏蔽线，所述第一本地数据线与所述第二本地数据线之间，和/或所述第三本地数据线到所述第四本地数据线之间设有屏蔽线。通过此种方式，能够使屏蔽线屏蔽第二本地数据线对第一本地数据线的噪声、以及第三本地数据线对第四本地数据线的噪声，进而进一步减小了集成电路的功耗。
另外，所述集成电路还包括屏蔽线，所述第二互补本地数据线与所述第一互补本地数据线，和/或所述第四互补本地数据线与所述第三互补本地数据线之间设有屏蔽线。通过此种方式，能够使屏蔽线屏蔽第一互补本地数据线对第二互补本地数据线的噪声、以及第四互补本地数据线对第三互补本地数据线的噪声，从而进一步减小了集成电路的功耗。
另外，所述集成电路还包括多条全局数据线和多条互补全局数据线，其中所述全局数据线和互补全局数据线传输相位相反的信号，所述读取电路响应于读取控制信号，用于在读操作期间将所述本地数据线或互补本地数据线的信号传输至全局数据线或互补全局数据线。
另外，所述读取电路包括第一NMOS管和第二NMOS管。
另外，所述第一NMOS管的源极接地，漏极电连接所述第二NMOS管的源极，栅极接收所述读取控制信号，所述第二NMOS管的栅极电连接所述本地数据线或所述互补本地数据线，漏极电连接所述互补全局数据线或所述全局数据线。
另外，所述第一NMOS管的源极接地，漏极电连接所述第二NMOS管的源极，栅极电连接所述本地数据线或所述互补本地数据线，所述第二NMOS管的栅极接收所述读取控制信号，漏极电连接所述互补全局数据线或所述全局数据线。
另外，所述集成电路还包括多个放大单元，分别连接在所述本地数据线和对应的所述互补本地数据线之间，用于对所述本地数据线的信号和所述互补本地数据线的信号放大。
另外，所述集成电路还包括多个写入单元，响应于写入控制信号，用于在写操作期间将所述全局数据线和/或所述互补全局数据线的信号传输至所述本地数据线和/或所述互补本地数据线。
另外，所述写入单元包括第三NMOS管、第四NMOS管、第五NMOS管，所述第三NMOS管的源极接地，栅极接收所述写入控制信号，漏极电连接所述第四NMOS管的源极，所述第四NMOS管的栅极电连接所述全局数据线，漏极电连接所述互补本地数据线，所述第五NMOS管的源极电连接所述全局数据线，栅极接收所述写入控制信号，漏极电连接所述本地数据线。
另外，所述写入单元包括第六NMOS管、第七NMOS管、第八NMOS管，所述第六NMOS管的源极接地，栅极接收所述写入控制信号，漏极电连接所述第七NMOS管的源极，所述第七NMO管的栅极电连接所述互补全局数据线，漏极电连接所述本地数据线，所述第八NMOS管的源极电连接所述互补全局数据线，栅极接收所述写入控制信号，漏极电连接所述互补本地数据线。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1是根据本发明一实施例提供的集成电路的结构示意图；
图2是根据本发明一实施例提供的集成电路的另一种结构示意图；
图3是根据本发明一实施例提供的集成电路的又一种结构示意图；
图4是根据本发明一实施例提供的集成电路的再一种结构示意图；
图5是根据本发明一实施例提供的集成电路的还一种结构示意图；
图6是根据本发明一实施例提供的集成电路的还一种结构示意图；
图7是根据本发明第一实施方式提供的集成电路的结构示意图；
图8为本发明一实施例提供的集成电路的功能模块示意图；
图9为本发明一实施例提供的集成电路的电路结构示意图；
图10为本发明一实施例提供的集成电路的另一种电路结构示意图；
图11为本发明一实施例提供的集成电路的又一种电路结构示意图；
图12为本发明一实施例提供的集成电路的再一种电路结构示意图；
图13为本发明一实施例提供的存储器的结构示意图；
图14为图13中区域A局部放大结构示意图。
具体实施方式
由背景技术可知，现有技术的DRAM性能仍有待提高。
本发明的发明人发现，现有技术中对同一DRAM而言，相邻的数据线相互之间存在噪声干扰。为了减小集成电路的面积，数据线之间通常没有屏蔽线阻隔噪声，导致数据线之间的噪声干扰比较大，使集成电路的功耗增加。也就是说，目前面临着存储器的数据线受噪声影响较大，且功耗大的问题。
为解决上述问题，本发明实施提供一种集成电路，通过多个读取电路分别与第一数据线组边缘的本地数据线电连接或与第二数据线组边缘的互补本地数据线连接，使得集成电路使用的是受到噪声影响较小的数据线作为输出转换，从而降低了集成电路的功耗，进而改善了集成电路的性能。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本发明而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本发明所要求保护的技术方案。
图1为本发明一实施例提供的集成电路100。
请参考图1，本实施例中，集成电路100包括：第一数据线组1，第一数据线组1包括阵列排布的多条本地数据线Ldat；第二数据线组2，第二数据线组2包括阵列排布的多条互补本地数据线Ldat#，其中，多条互补本地数据线Ldat#分别与多条本地数据线Ldat传输相位相反的信号；多个读取电路3，响应于读取控制信号，用于在读操作期间读取本地数据线Ldat或互补本地数据线Ldat#的信号，其中，多个读取电路3分别与第一数据线组1边缘的本地数据线Ldat电连接或与第二数据线组2边缘的互补本地数据线Ldat#连接。
具体的说，本实施例中，读取的数据或者写入的数据信号都是成对的，每对数据信号包括两个数据，在进行读写操作过程中，这两个数据中的一个数据为高电平信号，另一数据为低电平信号，因此，读写转换电路至少包括一对本地数据线Ldat以及互补本地数据线Ldat#。本地数据线Ldat为局部数据线(local data line，也称为本地数据线)，互补本地数据线Ldat#为互补局部数据线。
值得一提的是，本实施例中的读取电路3不与第一数据线组1或第二数据线组2中的非边缘位置的本地数据线Ldat或互补本地数据线Ldat#电连接，仅与第一数据线组1或第二数据线组2中的边缘位置的本地数据线Ldat或互补本地数据线Ldat#电连接。
本实施例相对现有技术而言，在集成电路100的工作过程中，相邻的数据线相互之间存在噪声干扰，甚至可能导致数据传输发生错误，由于数据线通常为阵列排布，因此在数据线组边缘的数据线只会受到一根相邻数据线的干扰。通过将多个读取电路3分别与第一数据线组1边缘的本地数据线Ldat电连接或与第二数据线组2边缘的互补本地数据线Ldat#连接，使得集成电路100使用的是受到噪声影响较小的数据线作为输出转换，从而提高了数据可靠性，同时也降低了集成电路100的功耗，进而改善了集成电路100的性能。
需要说明的是，图1所示的集成电路100中，第一数据线组1包括4条本地数据线Ldat，第二数据线组2包括4条互补本地数据线Ldat#。在实际应用中，本实施例并不对第一数据线组中本地数据线Ldat的条数和第二数据线组2中互补本地数据线Ldat#的条数作具体限定，可以根据实际需求设置。
请继续参见图1，第一数据线组1包括依次排列的第一本地数据线Ldat1、第二本地数据线Ldat2、第三本地数据线Ldat3和第四本地数据线Ldat4，第二数据线组2包括依次排列的第二互补本地数据线Ldat#2、第一互补本地数据线Ldat#1、第四互补本地数据线Ldat#4和第三互补本地数据线Ldat#3，第一本地数据线Ldat1、第四本地数据线Ldat4、第二互补本地数据线Ldat#2和第三互补本地数据线Ldat#3分别与读取电路3电连接；其中第一本地数据线Ldat1与第一互补本地数据线Ldat#1、第二本地数据线Ldat2与第二互补本地数据线Ldat#2、第三本地数据线Ldat3与第三互补本地数据线Ldat#3以及第四本地数据线Ldat4与第四互补本地数据线Ldat#4分别传输相位相反的信号。
在一个可行的实施例中，多条本地数据线Ldat等间距排列，和/或多条互补本地数据线Ldat#等间距排列。
在另一个可行的实施例中，请参见图2，第一本地数据线Ldat1与第二本地数据线Ldat2之间的间距大于第二本地数据线Ldat2与第三本地数据线Ldat3之间的间距、第三本地数据线Ldat3与第四本地数据线Ldat4之间的间距大于第二本地数据线Ldat2与第三本地数据线Ldat3之间的间距。由于第一本地数据线Ldat1和第四本地数据线Ldat4位于第一数据线组1的边缘位置，也就是说，两个读取电路3分别与第一本地数据线Ldat1和第四本地数据线Ldat4连接，通过此种结构的设置，能够通过增大第一本地数据线Ldat1与第二本地数据线Ldat2之间的间距、第三本地数据线Ldat3与第四本地数据线Ldat4之间的间距的方式，减小第一本地数据线Ldat1与第二本地数据线Ldat2之间的电容以及第三本地数据线Ldat3与第四本地数据线Ldat4之间的电容，从而进一步减小第二本地数据线Ldat2对第一本地数据线Ldat1的噪声影响，以及第三本地数据线Ldat3对第四本地数据线Ldat4的噪声影响，进而进一步减小了噪声干扰。
需要说明的是，本实施例可以将第二本地数据线Ldat2和第三本地数据线Ldat3之间的间距设计为工艺上能够实现的最小间距，以使第一本地数据线Ldat1与第二本地数据线Ldat2之间的间距、第三本地数据线Ldat3与第四本地数据线Ldat4之间的间距最大，从而使第二本地数据线Ldat2对第一本地数据线Ldat1的噪声影响、以及第三本地数据线Ldat3对第四本地数据线Ldat4的噪声影响最小。
需要说明的是，图2所示的第一本地数据线Ldat1与第二本地数据线Ldat2之间的间距大于第二本地数据线Ldat2与第三本地数据线Ldat3之间的间距、第三本地数据线Ldat3与第四本地数据线Ldat4之间的间距大于第二本地数据线Ldat2与第三本地数据线Ldat3之间的间距。在实际应用中，也可以是第一本地数据线Ldat1与第二本地数据线Ldat2之间的间距大于第二本地数据线Ldat2与第三本地数据线Ldat3之间的间距、第三本地数据线Ldat3与第四本地数据线Ldat4之间的间距等于第二本地数据线Ldat2与第三本地数据线Ldat3之间的间距；还可以是第一本地数据线Ldat1与第二本地数据线Ldat2之间的间距等于第二本地数据线Ldat2与第三本地数据线Ldat3之间的间距、第三本地数据线Ldat3与第四本地数据线Ldat4之间的间距大于第二本地数据线Ldat2与第三本地数据线Ldat3之间的间距，也就是说，本实施例并不对第一数据线组1中数据线的相对位置关系作具体限定。
在另一个可行的实施例中，请参见图3，第二互补本地数据线Ldat#2与第一互补本地数据线Ldat#1之间的间距大于第一互补本地数据线Ldat#1与第四互补本地数据线Ldat#4之间的间距、第四互补本地数据线Ldat#4与第三互补本地数据线Ldat#3之间的间距大于第一互补本地数据线Ldat#1与第四互补本地数据线Ldat#4之间的间距。由于第二互补本地数据线Ldat#2和第三互补本地数据线Ldat#3位于第二数据线组2的边缘位置，也就是说，两个读取电路3分别与第二互补本地数据线Ldat#2和第三互补本地数据线Ldat#3连接，通过此种结构的设置，能够通过增大第二互补本地数据线Ldat#2与第一互补本地数据线Ldat#1之间的间距、第四互补本地数据线Ldat#4与第三互补本地数据线Ldat#3之间的间距的方式，减小第二互补本地数据线Ldat#2与第一互补本地数据线Ldat#1之间的电容以及第四互补本地数据线Ldat#4与第三互补本地数据线Ldat#3之间的电容，从而进一步减小第一互补本地数据线Ldat#1对第二互补本地数据线Ldat#2的噪声影响，以及第四互补本地数据线Ldat#4对第三互补本地数据线Ldat#3的噪声影响，进而进一步减小了噪声干扰。
需要说明的是，本实施例可以将第一互补本地数据线Ldat#1和第四互补本地数据线Ldat#4之间的间距设计为工艺上能够实现的最小间距，以使第二互补本地数据线Ldat#2与第一互补本地数据线Ldat#1之间的间距、第四互补本地数据线Ldat#4与第三互补本地数据线Ldat#3之间的间距最大，从而使第一互补本地数据线Ldat#1对第二互补本地数据线Ldat#2的噪声影响、以及第四互补本地数据线Ldat#4对第三互补本地数据线Ldat#3的噪声影响最小。
需要说明的是，图3所示的第二互补本地数据线Ldat#2与第一互补本地数据线Ldat#1之间的间距大于第一互补本地数据线Ldat#1与第四互补本地数据线Ldat#4之间的间距、且第四互补本地数据线Ldat#4与第三互补本地数据线Ldat#3之间的间距大于第一互补本地数据线Ldat#1与第四互补本地数据线Ldat#4之间的间距。在实际应用中，也可以是第二互补本地数据线Ldat#2与第一互补本地数据线Ldat#1之间的间距大于第一互补本地数据线Ldat#1与第四互补本地数据线Ldat#4之间的间距、第四互补本地数据线Ldat#4与第三互补本地数据线Ldat#3之间的间距等于第一互补本地数据线Ldat#1与第四互补本地数据线Ldat#4之间的间距；还可以是第二互补本地数据线Ldat#2与第一互补本地数据线Ldat#1之间的间距等于第一互补本地数据线Ldat#1与第四互补本地数据线Ldat#4之间的间距、且第四互补本地数据线Ldat#4与第三互补本地数据线Ldat#3之间的间距大于第一互补本地数据线Ldat#1与第四互补本地数据线Ldat#4之间的间距，也就是说，本实施例并不对第二数据线组2中数据线的相对位置关系作具体限定。
请参见图4，为了使集成电路100的噪声干扰更小，结合图2至图3中的数据线的设置位置，使第一本地数据线Ldat1与第二本地数据线Ldat2之间的间距大于第二本地数据线Ldat2与第三本地数据线Ldat3之间的间距、第三本地数据线Ldat3与第四本地数据线Ldat4之间的间距大于第二本地数据线Ldat2与第三本地数据线Ldat3之间的间距、第二互补本地数据线Ldat#2与第一互补本地数据线Ldat#1之间的间距大于第一互补本地数据线Ldat#1与第四互补本地数据线Ldat#4之间的间距、且第四互补本地数据线Ldat#4与第三互补本地数据线Ldat#3之间的间距大于第一互补本地数据线Ldat#1与第四互补本地数据线Ldat#4之间的间距，从而能够进一步降低集成电路100的噪声干扰，提高数据传输的可靠性。
请参见图5，集成电路100还包括屏蔽线4，第一本地数据线Ldat1与第二本地数据线Ldat2之间、第三本地数据线Ldat3到第四本地数据线Ldat4之间设有屏蔽线4。由于第一本地数据线Ldat1和第四本地数据线Ldat4位于第一数据线组1的边缘位置，也就是说，两个读取电路3分别与第一本地数据线Ldat1和第四本地数据线Ldat4连接，通过此种方式，能够使屏蔽线4屏蔽第二本地数据线Ldat2对第一本地数据线Ldat1的噪声、以及第三本地数据线Ldat3对第四本地数据线Ldat4的噪声，进而进一步提高了数据可靠性。
需要说明的是，图5所示的第一本地数据线Ldat1与第二本地数据线Ldat2之间、第三本地数据线Ldat3到第四本地数据线Ldat4之间均设有屏蔽线4，本实施还可以仅在第一本地数据线Ldat1与第二本地数据线Ldat2之间设置屏蔽线4，或仅在第三本地数据线Ldat3到第四本地数据线Ldat4之间设置屏蔽线4，并不对此作出具体限定。
请参见图6，集成电路100还包括屏蔽线4，第二互补本地数据线Ldat#2与第一互补本地数据线Ldat#1之间、第四互补本地数据线Ldat#4与第三互补本地数据线Ldat#3设有屏蔽线4。由于第二互补本地数据线Ldat#2和第三互补本地数据线Ldat#3位于第二数据线组2的边缘位置，也就是说，两个读取电路3分别与第二互补本地数据线Ldat#2和第三互补本地数据线Ldat#3连接，通过此种方式，能够使屏蔽线4屏蔽第一互补本地数据线Ldat#1对第二互补本地数据线Ldat#2的噪声、以及第四互补本地数据线Ldat#4对第三互补本地数据线Ldat#3的噪声，从而进一步提高了数据可靠性。
需要说明的是，图6所示的第二互补本地数据线Ldat#2与第一互补本地数据线Ldat#1之间、第四互补本地数据线Ldat#4与第三互补本地数据线Ldat#3均设有屏蔽线4，本实施例还可以仅在第二互补本地数据线Ldat#2与第一互补本地数据线Ldat#1之间设置屏蔽线4，或仅在第四互补本地数据线Ldat#4与第三互补本地数据线Ldat#3之间设置屏蔽线4，并不对此作出具体限定。
请参见图7，为了使集成电路100的功耗更低，结合图5至图6中屏蔽线4的设置位置，在第一本地数据线Ldat1与第二本地数据线Ldat2之间、第三本地数据线Ldat3到第四本地数据线Ldat4之间、第二互补本地数据线Ldat#2与第一互补本地数据线Ldat#1之间、第四互补本地数据线Ldat#4与第三互补本地数据线Ldat#3均设有屏蔽线4，从而能够进一步提高了数据可靠性，同时也降低了集成电路100的功耗，进而使集成电路100的性能更优越。
请参见图8，集成电路100还包括多条全局数据线Gdat和多条互补全局数据线Gdat#，其中全局数据线Gdat和互补全局数据线Gdat#传输相位相反的信号，读取电路3响应于读取控制信号，用于在读操作期间将本地数据线Ldat或互补本地数据线Ldat#的信号传输至全局数据线Gdat或互补全局数据线Gdat#。
此外，集成电路100还包括多个放大单元102，分别连接在本地数据线Ldat和对应的互补本地数据线Ldat#之间，用于对本地数据线Ldat的信号和互补本地数据线Ldat#的信号放大。
具体的说，集成电路100包括读写转换单元101、放大单元102和列选择单元103，读取电路3属于读写转换单元101，读写转换单元101还包括写单元，写单元既与本地数据线Ldat连接，也与互补本地数据线Ldat#连接，写单元响应于写入控制信号，用于在写操作期间将全局数据线Gdat和/或互补全局数据线Gdat#的信号传输至本地数据线Ldat和/或互补本地数据线Ldat#。
更具体的，本地数据线Ldat经由列选择单元100与位线BL连接，互补本地数据线Ldat#经由列选择单元100与互补位线BL#电连接；读写转换单元101响应于读写控制信号，在读写操作期间，本地数据线Ldat与全局数据线Gdat之间传输数据，互补本地数据线Ldat#与互补全局数据线Gdat#之间传输数据；放大单元102连接在本地数据线Ldat与互补本地数据线Ldat#之间，用于对本地数据线Ldat的数据以及互补本地数据线Ldat#的数据放大。
读写控制信号包括读取控制信号Rd和写入控制信号Wr。在读写操作期间，响应于读取控制信号Rd，读写转换单元101将本地数据线Ldat以及互补本地数据线Ldat#的数据传输至全局数据线Gdat以及互补全局数据线Gdat#，或者，响应于写入控制信号Wr，读写转换单元101将全局数据线Gdat以及互补全局数据线Gdat#的数据传输至本地数据线Ldat以及互补本地数据线Ldat#。
放大单元102构成了对本地数据线Ldat信号放大以及互补本地数据线Ldat#信号放大的电路，有助于加速区分本地数据线Ldat与互补本地数据线Ldat#，从而提高数据信号传输的速度，改善数据读写速度。此外，由于本地数据线Ldat和互补本地数据线Ldat#的数据信号得到放大，使得本地数据线Ldat和互补本地数据线Ldat#对于存储器中的第一级放大电路的驱动能力的需求降低，因而即使第一级放大电路的面积逐渐减小，该第一级放大电路对于本地数据线Ldat和互补本地数据线Ldat#而言仍具有足够的驱动能力，以便于在满足器件微型化发展趋势的同时，保证该读写转换电路具有良好的电学性能，进而提高包含该读写转换电路的存储器的存储性能。
请参见图9，读取电路3包括第一NMOS管MN1和第二NMOS管MN2。第一NMOS管MN1的源极接地，漏极电连接第二NMOS管MN2的源极，栅极接收读取控制信号Rd，第二NMOS管MN2的栅极电连接本地数据线Ldat或互补本地数据线Ldat#，漏极电连接互补全局数据线Gdat#或全局数据线Gdat。
请参见图10，读取电路3包括第一NMOS管MN1和第二NMOS管MN2。第一NMOS管MN1的源极接地，漏极电连接第二NMOS管MN2的源极，栅极电连接本地数据线Ldat或互补本地数据线Ldat#，第二NMOS管MN2的栅极接收读取控制信号Rd，漏极电连接互补全局数据线Gdat#或全局数据线Gdat。
请参见图11，写入单元包括第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5，第三NMOS管MN3的源极接地，栅极接收写入控制信号Wr，漏极电连接第四NMOS管MN4的源极，第四NMOS管MN4的栅极电连接全局数据线Gdat，漏极电连接互补本地数据线Ldat#，第五NMOS管MN5的源极电连接全局数据线Gdat，栅极接收写入控制信号Wr，漏极电连接本地数据线Ldat。
请参见图12，写入单元包括第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8，第六NMOS管MN6的源极接地，栅极接收写入控制信号Wr，漏极电连接第七NMOS管MN7的源极，第七NMO管MN7的栅极电连接互补全局数据线Gdat#，漏极电连接本地数据线Ldat，第八NMOS管MN8的源极电连接互补全局数据线Gdat#，栅极接收写入控制信号Wr，漏极电连接互补本地数据线Ldat#。
相应的，本发明实施例还提供一种存储器，包括上述任一实施例中的读写转换电路。图13为本发明一实施例提供的存储器的结构示意图，图14为图13中区域A的局部放大结构示意图。
参考图13及图14，存储器包括：若干个存储模块，每一存储模块包括存储器阵列301以及灵敏放大器阵列302，灵敏放大器阵列302包括多个灵敏放大器312，存储器阵列301包括多个存储单元；列选择信号线CSL；字线WL；读写转换电路300，每一读写转换电路300与对应的灵敏放大器阵列302相连，且读写转换电路302包括本地数据线Ldat、互补本地数据线Ldat#、全局数据线Gdat以及互补全局数据线Gdat#；行译码电路303；列译码电路304；驱动电路305。
以下结合存储器的工作机理对存储器进行说明。
当一根字线WL经行译码电路303选中后，该字线WL对应的存储器阵列301中的数据传输至灵敏放大器312，数据经灵敏放大器312放大后，再回写至选中的字线WL连接的存储单元中。
数据需要写入时，列译码电路304选中相应的灵敏放大器312，数据由全局数据线Gdat以及互补全局数据线Gdat#经过读写转换电路300传输至本地数据线Ldat以及互补本地数据线Ldat#，再写入对应的灵敏放大器312以及相连接的存储单元。在写入期间，读写转换电路300不仅具有信号传输的作用，且还能够对本地数据线Ldat以及互补本地数据线Ldat#进行放大，有利于迅速将本地数据线Ldat以及互补本地数据线Ldat#的信号分开。如此，不仅有利于提高数据传输速度，且还降低了读写转换电路300对于灵敏放大器312驱动能力的要求，使得具有较小面积的灵敏放大器312即可满足驱动能力的要求，大大的降低了灵敏放大器312的工艺难度，且符合器件小型化微型化的发展趋势。
数据读出时，数据传输的方向与数据写入时的传输方向相反。列译码电路304选中相应的灵敏放大器312，数据传输至本地数据线Ldat以及互补本地数据线Ldat#，再经由读写转换电路300传输至全局数据线Gdat以及互补全局数据线Gdat#。同样的，在数据读出时，读写转换电路300可以极大的提升本地数据线Ldat以及互补本地数据线Ldat#的区分速度，数据经由灵敏放大器312、本地数据线Ldat和互补本地数据线Ldat#传输至全局数据线Gdat以及互补全局数据线Gdat#的速度得到提升。
可以理解的是，图13及图14中仅示意出一对全局数据线以及互补全局数据线，在实际使用时，存储器中可以具有多对全局数据线以及互补全局数据线；同样的，实际使用时存储器可以具有多对本地数据线以及互补本地数据线。
该存储器可以为DRAM，SRAM，MRAM，FeRAM，PCRAM，NAND，NOR等存储器。如前述分析可知，本实施例提供的存储器具有数据传输速度快的优势，对于感测放大器的驱动能力的需求低，有利于满足器件微型化的发展趋势。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (14)

1.一种集成电路，其特征在于，包括：
第一数据线组，所述第一数据线组包括阵列排布的多条本地数据线；
第二数据线组，所述第二数据线组包括阵列排布的多条互补本地数据线，其中，多条所述互补本地数据线分别与多条所述本地数据线传输相位相反的信号；
多个读取电路，响应于读取控制信号，用于在读操作期间读取所述本地数据线或所述互补本地数据线的信号，其中，多个所述读取电路分别与所述第一数据线组边缘的所述本地数据线电连接或与所述第二数据线组边缘的所述互补本地数据线连接；
所述第一数据线组包括4条所述本地数据线，所述第二数据线组包括4条所述互补本地数据线；
所述第一数据线组包括依次排列的第一本地数据线、第二本地数据线、第三本地数据线和第四本地数据线，所述第二数据线组包括依次排列的第二互补本地数据线、第一互补本地数据线、第四互补本地数据线和第三互补本地数据线，所述第一本地数据线、所述第四本地数据线、所述第二互补本地数据线和所述第三互补本地数据线分别与所述读取电路电连接；
其中所述第一本地数据线与所述第一互补本地数据线、所述第二本地数据线与所述第二互补本地数据线、所述第三本地数据线与所述第三互补本地数据线以及所述第四本地数据线与所述第四互补本地数据线分别传输相位相反的信号。
2.根据权利要求1所述的集成电路，其特征在于，多条所述本地数据线等间距排列，和/或多条所述互补本地数据线等间距排列。
3.根据权利要求1所述的集成电路，其特征在于，所述第一本地数据线与所述第二本地数据线之间的间距大于所述第二本地数据线与所述第三本地数据线之间的间距，和/或所述第三本地数据线与所述第四本地数据线之间的间距大于所述第二本地数据线与所述第三本地数据线之间的间距。
4.根据权利要求1所述的集成电路，其特征在于，所述第二互补本地数据线与所述第一互补本地数据线之间的间距大于所述第一互补本地数据线与所述第四互补本地数据线之间的间距，和/或所述第四互补本地数据线与所述第三互补本地数据线之间的间距大于所述第一互补本地数据线与所述第四互补本地数据线之间的间距。
5.根据权利要求1所述的集成电路，其特征在于，所述集成电路还包括屏蔽线，所述第一本地数据线与所述第二本地数据线之间，和/或所述第三本地数据线到所述第四本地数据线之间设有屏蔽线。
6.根据权利要求1所述的集成电路，其特征在于，所述集成电路还包括屏蔽线，所述第二互补本地数据线与所述第一互补本地数据线，和/或所述第四互补本地数据线与所述第三互补本地数据线之间设有屏蔽线。
7.根据权利要求1所述的集成电路，其特征在于，所述集成电路还包括多条全局数据线和多条互补全局数据线，其中所述全局数据线和互补全局数据线传输相位相反的信号，所述读取电路响应于读取控制信号，用于在读操作期间将所述本地数据线或互补本地数据线的信号传输至全局数据线或互补全局数据线。
8.根据权利要求7所述的集成电路，其特征在于，所述读取电路包括第一NMOS管和第二NMOS管。
9.根据权利要求8所述的集成电路，其特征在于，所述第一NMOS管的源极接地，漏极电连接所述第二NMOS管的源极，栅极接收所述读取控制信号，所述第二NMOS管的栅极电连接所述本地数据线或所述互补本地数据线，漏极电连接所述互补全局数据线或所述全局数据线。
10.根据权利要求8所述的集成电路，其特征在于，所述第一NMOS管的源极接地，漏极电连接所述第二NMOS管的源极，栅极电连接所述本地数据线或所述互补本地数据线，所述第二NMOS管的栅极接收所述读取控制信号，漏极电连接所述互补全局数据线或所述全局数据线。
11.根据权利要求1所述的集成电路，其特征在于，所述集成电路还包括多个放大单元，分别连接在所述本地数据线和对应的所述互补本地数据线之间，用于对所述本地数据线的信号和所述互补本地数据线的信号放大。
12.根据权利要求7所述的集成电路，其特征在于，所述集成电路还包括多个写入单元，响应于写入控制信号，用于在写操作期间将所述全局数据线和/或所述互补全局数据线的信号传输至所述本地数据线和/或所述互补本地数据线。
13.根据权利要求12所述的集成电路，其特征在于，所述写入单元包括第三NMOS管、第四NMOS管、第五NMOS管，所述第三NMOS管的源极接地，栅极接收所述写入控制信号，漏极电连接所述第四NMOS管的源极，所述第四NMOS管的栅极电连接所述全局数据线，漏极电连接所述互补本地数据线，所述第五NMOS管的源极电连接所述全局数据线，栅极接收所述写入控制信号，漏极电连接所述本地数据线。
14.根据权利要求12所述的集成电路，其特征在于，所述写入单元包括第六NMOS管、第七NMOS管、第八NMOS管，所述第六NMOS管的源极接地，栅极接收所述写入控制信号，漏极电连接所述第七NMOS管的源极，所述第七NMOS管的栅极电连接所述互补全局数据线，漏极电连接所述本地数据线，所述第八NMOS管的源极电连接所述互补全局数据线，栅极接收所述写入控制信号，漏极电连接所述互补本地数据线。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230023505A1 (en) * 2021-07-23 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Sense amplifier with read circuit for compute-in-memory
CN116936566A (zh) * 2022-04-07 2023-10-24 长鑫存储技术有限公司 半导体结构版图及半导体结构
US11984153B2 (en) 2022-06-30 2024-05-14 Winbond Electronics Corp. Memory device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4802126A (en) * 1986-11-18 1989-01-31 Nec Corporation Semiconductor memory device
JPH08190793A (ja) * 1995-01-06 1996-07-23 Hitachi Ltd 半導体記憶装置、及びデータ処理装置
JP2001076490A (ja) * 1999-06-29 2001-03-23 Toshiba Corp 半導体記憶装置
CN1619697A (zh) * 2003-03-15 2005-05-25 三星电子株式会社 带有读出放大器体系结构的半导体存储器
CN101777377A (zh) * 2010-01-12 2010-07-14 清华大学 一种位线-板线合并结构的铁电存储器存储阵列
CN111161774A (zh) * 2018-11-07 2020-05-15 Arm 有限公司 用于存储器读取和写入特性的性能变化的传感器

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2624680B2 (ja) * 1987-05-27 1997-06-25 株式会社日立製作所 半導体記憶装置
KR0172368B1 (ko) * 1995-09-29 1999-03-30 김광호 저전력 반도체 메모리 장치
US6127878A (en) 1999-01-05 2000-10-03 Siemens Aktiengesellschaft Driver circuit with negative lower power rail
TW503396B (en) * 1999-12-03 2002-09-21 Hitachi Ltd Semiconductor device
DE19961518B4 (de) 1999-12-20 2007-03-29 Infineon Technologies Ag Verfahren zum Betreiben eines Strom-Leseverstärkers
DE10121837C1 (de) 2001-05-04 2002-12-05 Infineon Technologies Ag Speicherschaltung mit mehreren Speicherbereichen
US7203102B2 (en) 2004-10-27 2007-04-10 Infineon Technologies, Ag Semiconductor memory having tri-state driver device
US7227799B2 (en) 2005-04-29 2007-06-05 Infineon Technologies Ag Sense amplifier for eliminating leakage current due to bit line shorts
DE102005045311B4 (de) 2005-09-22 2007-05-10 Infineon Technologies Ag Halbleiterspeicher, insbesondere Halbleiterspeicher mit Leseverstärker und Bitleitungs-Schalter
KR100675300B1 (ko) * 2006-01-06 2007-01-29 삼성전자주식회사 캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 및 이 장치의 데이터 라이트 및 리드 방법
US7561462B2 (en) * 2006-11-16 2009-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for a high speed dynamic RAM
DE102007007565A1 (de) 2007-02-15 2008-08-21 Qimonda Ag Halbleiter-Speicherbauelement mit umschaltbarem Substratpotential, und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements
US7613054B2 (en) * 2007-10-25 2009-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM device with enhanced read/write operations
US8325543B2 (en) * 2010-02-26 2012-12-04 International Business Machines Corporation Global bit select circuit interface with false write through blocking
KR101086883B1 (ko) * 2010-07-27 2011-11-30 주식회사 하이닉스반도체 센스 앰프를 구비한 반도체 메모리 장치
US8693236B2 (en) * 2011-12-09 2014-04-08 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features
US9679614B1 (en) 2015-11-25 2017-06-13 Micron Technology, Inc. Semiconductor device with single ended main I/O line
US10734065B2 (en) * 2017-08-23 2020-08-04 Arm Limited Providing a discharge boundary using bitline discharge control circuitry for an integrated circuit

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4802126A (en) * 1986-11-18 1989-01-31 Nec Corporation Semiconductor memory device
JPH08190793A (ja) * 1995-01-06 1996-07-23 Hitachi Ltd 半導体記憶装置、及びデータ処理装置
JP2001076490A (ja) * 1999-06-29 2001-03-23 Toshiba Corp 半導体記憶装置
CN1619697A (zh) * 2003-03-15 2005-05-25 三星电子株式会社 带有读出放大器体系结构的半导体存储器
CN101777377A (zh) * 2010-01-12 2010-07-14 清华大学 一种位线-板线合并结构的铁电存储器存储阵列
CN111161774A (zh) * 2018-11-07 2020-05-15 Arm 有限公司 用于存储器读取和写入特性的性能变化的传感器

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