CN111161774A - 用于存储器读取和写入特性的性能变化的传感器 - Google Patents

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Abstract

本文描述的各种实现涉及一种具有第一存储器结构和第二存储器结构的集成电路。第一存储器结构设置在集成电路的第一区域中，并且第一存储器结构具有带有第一晶体管的第一存储器单元。第二存储器结构设置在集成电路中的与第一区域不同的第二区域中，并且第二存储器结构具有带有第二晶体管的第二存储器单元，第二晶体管与第一晶体管分离。第二存储器单元的第二晶体管被布置为提供输出振荡频率，用于检测第一存储器单元的第一晶体管的性能变化。

Description

用于存储器读取和写入特性的性能变化的传感器
技术领域
本申请涉及一种用于存储器读取和写入特性的性能变化的传感器。
背景技术
本部分旨在提供与理解本文所述的各种技术有关的信息。如本部分标题所暗示，这是对相关技术的讨论，绝不应暗示它是现有技术。通常，相关技术可以被认为或可以不被认为是现有技术。因此，应该理解的是，本部分中的任何陈述均应以此为准，而不应视为对现有技术的认可。
通常，具有设置在单个芯片上的计算系统的组件的集成电路(IC)通常是指片上系统(SoC)。SoC被制造为在单个芯片基板上包括数字、模拟、混合信号和/或射频(RF)功能。SoC应用由于其低功耗和对嵌入式系统的最小影响而对移动电子设备而言很有用。涉及SoC的一些应用可以包括嵌入式存储器，诸如例如静态随机存取存储器(SRAM)。
SoC的性能可以受到工艺变化的限制，该工艺变化使得在极端温度条件(例如-40℃的低温，或例如125℃的高温)下有高晶体管延迟和/或高互连延迟。通常，性能终止(sign-off)的最低电压比最坏情况温度和工艺变化情况下的典型电压低10％。这样，最慢点下的定时关闭(timing closure)(这种情况很少发生并且对于很少的半导体管芯会发生)限制了降低电子系统功耗的能力。
晶体管切换延迟取决于晶体管栅极处的过驱动电压，即，电压阈值(Vth)与电源电压(VDD)之间的差。有时，静态存储器(例如，静态随机存取存储器(SRAM))会显著受影响，因为它可以具有高电压阈值(Vth)设备(由于对低泄漏的要求)。存在全局工艺变化，这是指在单个半导体管芯上在非常接近的范围内使用的大量相似结构的平均特性，由此平均了由于局部性质的纯粹统计变化而引起的各个单元之间的差异。同样，由于SoC上的位计数可以太高(达到数百万个位)，因此可以需要考虑静态存储器设计中的局部变化。因此，最坏情况下的静态存储器设备的操作电压(VDD)和Vth之间的差可以实质上较低。当考虑到工艺、温度和电压上的变化时，晶体管栅极处的过驱动电压会从非常小的值(在高Vth的情况下)变化到非常大的值(在低Vth的情况下)。因此，需要为保证静态存储器功能而保留大量裕度，而且在一些情况下，在典型的操作条件下功率会受到不利影响。
发明内容
根据本申请的第一方面，提供了一种集成电路，包括：第一存储器结构，其设置在集成电路的第一区域中，第一存储器结构具有带有第一晶体管的第一存储器单元；以及第二存储器结构，其设置在集成电路中的不同于第一区域的第二区域中，第二存储器结构具有带有第二晶体管的第二存储器单元，第二晶体管与第一晶体管分离，其中第二存储器单元的第二晶体管被布置为提供输出振荡频率，用于检测第一存储器单元的第一晶体管的性能变化。
根据本申请的第二方面，提供了一种集成电路，包括：第一存储器结构，用作数据存储装置；以及第二存储器结构，用作性能传感器，性能传感器基于与不同操作条件相关联的特性选择性地提供输出振荡频率，其中第一存储器结构和第二存储器结构具有同时制造的存储器单元。
根据本申请的第三方面，提供了一种存储器结构，包括：存储器单元阵列，用作性能监视器，性能监视器基于所述存储器单元的晶体管性质和操作条件中的至少一个提供具有重复切换的输出振荡信号，重复切换的频率与存储器单元的读取性能和写入性能中的至少一个相关，其中性能监视器激活字线和位线中的至少一个的序列，使得输出振荡信号具有重复的周期性图案。
附图说明
在本文中参考附图描述了各种技术的实现。然而，应当理解，附图仅示出了本文描述的各种实现，并且并不意味着限制本文描述的各种技术的实施例。
图1A至图1C示出了根据本文所述的各种实现的适于感测全局特性的存储器设备的各种图。
图2A-1、图2A-2、图2B-1、图2B-2和图2C示出了根据本文所述的各种实现的适于感测全局特性的各种位单元(bitcell)配置的图。
图3A、图3B-1、图3B-2、图3C-1和图3C-2示出了根据本文所述的各种实现的具有适于感测全局特性的位单元阵列的存储器电路的图。
具体实施方式
本文描述的各种实现涉及可以用存储器单元阵列实现的性能变化传感器。传感器对操作条件的综合影响做出响应。本文所描述的方案和技术提供类似于时钟的具有重复切换的输出信号，使得可以基于存储器单元的晶体管性质将频率与存储器单元的读取性能或写入性能密切相关。在这种情况下，输出信号的一个边缘相对于字线变为活动并激活存储器单元的读取或写入而切换，而输出信号的另一边缘相对于字线和相关位线的恢复功能而切换。可以通过读取操作中的位线放电或通过检测到成功的写入操作来使能恢复功能。存储器性能监视器、定时性能传感器或测试结构可以被配置为振荡器(或类似于振荡器)以提供振荡的输出信号，并可能具有与不同存储器单元内的变化相关联的一些抖动。可以通过测量频率或使用计数器来参考片上时钟确定采样周期内的振荡次数，而将工艺、电压和温度(即PVT)的性能确定为对于振荡器来说是正常的。本文描述的方案和技术可以通过单个静态存储器阵列来实现。
在一些实现中，取决于是测量读取性能还是测量写入性能，可以存在单独的定时输出。在一些实现中，可以存在以类似于存储器实例的矩阵形式配置的位单元阵列。纵横比被定义为阵列布置中位单元的行数与位单元的列数之比。针对读取性能的位单元阵列的阵列纵横比可以与针对写入性能的阵列纵横比不同。在一些情况下，如下文所述，可以实现两个物理位单元阵列，并且一个阵列用于产生用于读取性能的输出，而另一个阵列用于产生用于写入性能的另一输出。可以通过经由位线对中的位线之一进行写入并观察备用位线上的输出变化来实现写入性能，其中可以在每个位单元中存储相同的值。如果有两个单独的位单元阵列(一个位单元阵列用于读取，并且一个位单元阵列用于写入)，则读取阵列仅被写入一次，然后在字线处于活动状态时读出存储在每个存储器单元中的相同数据，然后将位线恢复回预读取状态。在写入阵列的情况下，存在存储在存储器单元中的公共数据值。当存储器单元(通过一个位线)被写入为相反的状态时，互补位线可以切换状态，以便指示何时发生了存储器单元写入并且内部节点已经改变了状态。在发生写入并且切换输出之后，可以将存储器单元写回到其原始状态，并且在发生这种情况时，可以切换输出。此外，可以将存储器单元写回到其原始状态。
本文所述的方案和技术适于最小化测试结构的面积，因为其用作性能监视器或性能评估(包括设计的工艺、电压和温度(PVT))会很有用。该存储器监视器可以在VLSI产品设计上支持可变电压，从而允许更高的操作电压并由此获得更高的性能和功率，或者允许更低的操作电压并由此使得性能和功率降低。在一些实现中，可以存在可针对每个设计而激活的特定字线序列，使得输出信号遵循规则图案。如果必要，可以修改本文描述的方案和技术，或者可以使用随机数产生器来选择存储器单元的序列，这可以使得测试结构更大。在一些情况下，字线的序列可以被预定或设计为使面积最小化，从而消除(或至少抑制)对行解码器和/或列解码器的需要。这样，在一些情况下，存储器电路或结构可以具有贯穿阵列的位的预定读取顺序，因此，位可以不被随机读取。
尽管优选实施例要减小或消除行解码器或列解码器的面积以便提供非随机的特定序列，但是仍然可以在性能传感器内包括解码器以实现作为读取或写入性能的性能指标的振荡输出。具有解码器会增加附加的面积，然而仍然可以实现振荡输出。地址序列可以从外部控制器馈送。外部控制器可以是内置在自测试功能单元中的存储器。地址序列也可以被扫描到一组寄存器中，该寄存器将地址序列馈送到性能传感器。外部控制器还可以馈送看起来是随机的但由外部控制器中的某种随机数产生器控制的地址序列。因此，尽管优选实施例可以指定可以在没有解码器的情况下创建性能监视器，但是即使包括解码器，仍然可以遵循性能监视器的原理。
本文描述的各种实现涉及用于自适应电压缩放(AVS)或自适应裕度缩放(AMS)的方案，该方案包括存储器监视器(例如SRAM监视器)，用以检测读取和写入延迟，然后调整存储器实例的电源电压和/或可编程设置。在一些情况下，可编程设置可以指为计算机(或另一机器)提供用于自动执行任务的编码指令，有时在进程级别上通常不执行任何编程。在其他情况下，可以针对存储器结构改变电源电压(VDD)或内部定时裕度或读取/写入辅助的设置，以便引起性能和功率中的至少一项的改变。通常，存储器监视器提供的频率是静态存储器速度的函数，并且该频率可以转换为系统控制器可以读取和调整电压的代码。例如，如果静态存储器设备的性质偏向于缓慢的过程，并且电压低，并且温度低，则静态存储器延迟监视器可以产生具有低值的代码，并且电压可以增加。由于电压增加，静态存储器监视器可以产生代码的较大值。在这种情况下，可以调整电源电压以确保静态存储器监视器为存储器实例的裕度和读取/写入辅助设置提供指定范围内的代码。备选地，控制器可以适配用于存储器内部定时裕度的设置或用于读取和写入操作的辅助设置，以确保存储器的适当功能。
现在将在本文中参考图1A至图3C-1更详细地描述用于感测存储器应用的性能变化的各种实现。
图1A至图1C示出了根据本文所述的各种实现的适于性能感测(和/或定时性能感测)的存储器系统100A、100B和100C的各种图。特别地，图1A示出了计算电路102的图，其具有相关联的存储器104A，并且包括向计算电路102提供输出信号110的存储器延迟监视器104B，图1B示出了适于利用提供多个输出信号的性能传感器进行性能感测的另一电子设备100B的图，并且图1C示出了适于利用提供多个输出信号的多个性能传感器进行性能感测的电子设备100C的图。在各种实现中，术语“电子设备”可以指代各种相关结构，诸如例如存储器结构和/或存储器设备。图1B至图1C中描述的各种组件在范围、功能和操作上都与图1A中描述的相似。
如图1A中所示，电子设备100A可以用作在各种存储器应用中感测PVT变化的传感器。
电子设备100A可以被实现为电路(例如，集成电路(IC))，其具有计算电路102(包括数字、模拟、混合信号和/或射频(RF)组件)、各种存储器电路104A、104B(SRAM和/或其他类型的存储器)以及其他计算机相关组件。在一些实现中，电子设备100A可以被设计为将计算电路102、存储器电路104A、104B以及任何其他相关组件集成在单个芯片上的片上系统(SoC)或其他半导体管芯。在一些情况下，电子设备100A可以用于嵌入式系统中以用于各种电子、移动、汽车、生物医学和物联网(IoT)应用。
如图1A中所示，电子设备100A包括存储器电路104A，存储器电路104A可以被实现为设置在电子设备100A的第一区域中的第一存储器电路(或第一存储器结构)。第一存储器结构可以具有带有第一晶体管的第一存储器单元。在一些情况下，存储器电路104A可以被实现并且用于存储目的。存储器电路104A可以使用至少一个存储器单元阵列，该存储器单元阵列具有以行和列布置成二维(2D)阵列的多个存储器单元(或位单元，诸如例如6T位单元)。
还如图1A中所示，电子设备100A包括存储器电路104B，存储器电路104B可以被实现为设置在电子设备100A中的与第一区域不同的第二区域中的第二存储器电路(或第二存储器结构)。第二存储器结构可以具有第二存储器单元，该第二存储器单元具有与第一晶体管分离的第二晶体管。形成晶体管器件并确定其电性质的工艺层(通常称为前端层(FEOL))在104A和104B中使用的存储器单元之间是相同的。然而，在104A和104B中的两个存储器单元的晶体管处于不同的位置，因此它们被称为第一存储器单元和第二存储器单元以区分它们所处的存储器结构。在一些情况下，存储器电路104B可以被实现并用于传感器目的。存储器电路104B可以使用至少一个存储器单元阵列，该存储器单元阵列具有以行和列布置成二维(2D)阵列的多个存储器单元(或位单元，诸如例如6T位单元、1T DRAM、ROM位单元或任何其他位单元)。
如将在下文中描述，第二存储器单元的第二晶体管被布置为提供输出振荡频率110，用于检测第一存储器单元的第一晶体管的工艺、电压和温度中的至少一个的变化。输出振荡频率110可以基于第二存储器单元的第二晶体管的性能。第二存储器结构提供与第一存储器单元的读取性能和写入性能中的至少一个相关的输出振荡频率。第二存储器单元的第二晶体管的性能基于一个或多个操作条件，并且操作条件可以指检测第二存储器单元的第二晶体管的工艺、电压和温度中的至少一个的变化。在一些情况下，第一晶体管和第二晶体管被同时(即，相同时间)制造以具有相似的晶体管性质，这可以是整个工艺的一部分。例如，在制造期间形成晶体管的方式将影响晶体管的性质(例如，与由制造产生的晶体管的物理属性相关联的质量和特性)。此外，在一些情况下，如下文中参考图2A-1至图2C所述，第二存储器单元的修改(诸如例如位单元的修改)可以使得能够改善对写入性能的测量。
参考图1A，第一存储器结构104A可以用作数据存储装置，并且第二存储器结构104B可以用作性能传感器，其基于与不同的操作条件相关的特性选择性地提供输出振荡频率(例如，作为输出信号110)。在这种情况下，第一存储器结构104A和第二存储器结构104B可以具有在关键工艺层(通常称为前端层)中以相同的位单元晶体管布局制造的存储器单元，该关键工艺层形成晶体管器件并确定它们的电性质。可以利用适于监视来自第二存储器结构104B的输出振荡频率110的处理器或控制器来实现计算电路102。此外，计算电路102可以提供控制信号112，该控制信号用于基于从第二存储器结构104B接收的输出操作频率110A来调整第一存储器结构104A的性能和/或功率。在一些情况下，可以针对第一存储器结构104A改变电源电压(VDD)或内部定时裕度或读取/写入辅助的设置，以便引起性能和功率中的至少一个改变。将在下文中更详细地描述各种性能改进方案和技术。
在各种实现中，第一存储器单元和第二存储器单元可以被称为位单元，并且存储器单元可以被配置为存储至少一个数据位值(例如，与存储逻辑0或1相关)。在一些情况下，存储器电路104A、104B的存储器单元可以用于实现SRAM电路。因此，可以用多晶体管SRAM单元来实现存储器单元，该多晶体管SRAM单元包括各种类型的SRAM单元，诸如例如6T CMOSSRAM和/或任何其他类型的CMOS SRAM单元，诸如例如每位有4T、8T、10T或更多的晶体管。存储器单元可以包括SRAM单元，并且存储器电路104A、104B的存储器单元阵列可以包括SRAM单元阵列。然而，可以使用包括DRAM的其他类型的存储器单元，并且可以使用非易失性存储器。
在各种实现中，性能传感器电路104B可以设置在电子设备100A中的与第一区域不同的第二区域中。如将在下文中描述的，性能传感器电路104B可以包括位单元阵列，其被实现为具有与存储器电路104A的第一晶体管分离的第二晶体管的性能检测器。在一些情况下，第二区域被制造在相同的晶片或管芯(即相同的集成电路)(或其一部分)上，使得性能检测器检测(或感测)相同晶片上的存储器电路104A的偏斜(skew)。性能传感器电路104B的第二晶体管可以被布置用于检测(或感测)存储器单元阵列104A的存储器单元的第一晶体管的性能变化。即，性能传感器电路104B的第二晶体管可以被布置用于检测用于存储目的的存储器电路104A的性能变化。在一些情况下，检测存储器电路104A的性能变化可以包括感测第一晶体管的性能变化。这样，第二晶体管可以与第一晶体管一起形成，并且这样，可以在形成(或制造)第一晶体管时在相同的制造时间形成(或制造)第二晶体管。
在一些实现中，检测(或感测)性能变化可以包括检测存储器电路104A、104B的存储器单元的全局互补金属氧化物半导体(CMOS)工艺变化。此外，检测工艺变化可以包括当第二晶体管检测到工艺变化已经充分偏斜到SF工艺点时，检测工艺点。工艺点的这种命名约定是指工艺点的第一位置和第二位置。例如，SF工艺点是指在第一位置(S)中检测多个类型中N型第一晶体管中较慢的N型MOS晶体管，并且在第二位置(F)中检测多个类型中P型第一晶体管中较快的P型MOS晶体管。在另一实例中，检测性能变化还可以包括当第二晶体管检测到工艺变化已经充分偏斜到FS工艺点时，检测另一工艺点。“S”和“F”的约定描述了铸造厂可以用来建模MOS晶体管制造中极端变化的影响的拐角。工艺拐角描述了相关组件的偏斜属性。在CMOS工艺中，当依靠n型和p型FET晶体管时，拐角通常描述N-MOS的状态，然后是P-MOS的状态。在特定晶体管处于慢速(S)的工艺拐角处，可以将晶体管的阈值电压(Vt)建模为高于典型Vt，从而包括可以降低晶体管的超出通常预期的值的漏极电流的一个或多个或所有制造效果(变化)。在特定晶体管处于快速(F)的工艺拐角处，可以将晶体管的阈值电压(Vt)建模为低于典型Vt，从而包括可以将晶体管的漏极电流增加到高于通常预期的值的更高的值的一个或多个或所有制造效果(变化)。
在一些实现中，可以以具有通常不会被允许的形状之间的宽度和间隔的方案来布局存储器单元。此外，形状的密度可以与常规逻辑器件的密度不同。这样，重要的是能够与逻辑晶体管分开监视存储器单元的性能，逻辑晶体管可以以不同的设计规则放置。例如，性能感测电路104B可以用于检测在包括交叉拐角的慢速和快速区域内全局CMOS性能已经偏斜了多少。
在SRAM设计中，由于上拉晶体管比选通门(pass-gate)强，因此写入操作在SF工艺点可能会更差。如果性能传感器仅测量SS工艺点，则在SF工艺点处施加的电压校正会不准确。在一些情况下，这会引起SRAM在SF工艺点处写入失败，在SF工艺点中传感器允许操作电压低于SF工艺点处SRAM实例的写入操作所需的操作电压。因此，检测到制造的存储器实例(memory instance)何时处于全局SF工艺点可以扩展到写入操作(并且在其他情况下是读取操作)，并且该检测技术可以显著改善电子设备100A的存储器电路104A中的性能和动态功率。
存储器写入和读取操作的性能可以与存储器电路104A中的第一晶体管的工艺偏斜具有不同的相关性。SF工艺点可能会使存储器单元难以写入，因为慢速NMOS晶体管可能无法克服PMOS的上拉强度，而FS工艺点可能会由于在读取操作期间PMOS的上拉强度不足而使得单元信息丢失。因此，使用专用的存储器性能传感器进行读取和写入操作是有利的。
如图1B中所示，电子设备100B可以包括第一存储器电路104A和第二存储器电路104B。在一些情况下，第二存储器电路104B可以被实现并且用于多个传感器目的，诸如例如读取传感器目的和写入传感器目的。图1B中描述的各种组件在范围、功能和操作上与图1A中描述的相似。
在一些实现中，如图1B中所示，第二存储器电路或结构104B可以选择性地提供多个输出振荡频率，诸如例如与读取操作相关联的第一输出振荡频率110A以及与写入操作相关联的第二输出振荡频率110B。这样，如将在下文中参考图3A、图3B-1、图3C-1进一步描述的，第二存储器电路或结构104B可以被配置(或修改)为选择性地提供与读取操作的读取性能相关联的第一输出振荡频率110A以及与写入操作的写入性能相关联的第二输出振荡频率110B。第二输出振荡频率110B可以与第一输出振荡频率110A相似或不同。
如图1C中进一步所示，电子设备100C可以包括第一存储器电路104A、第二存储器电路104B和第三存储器电路104C。第三存储器电路104C可以被实现为第三存储器结构，该第三存储器结构被布置在电子设备100C中的与第一区域和第二区域不同的第三区域中。第三存储器结构可以具有第三存储器单元，该第三存储器单元具有与第一晶体管和第二晶体管分离的第三晶体管。在一些情况下，第二存储器电路104B可以被实现并且用于传感器目的，诸如例如读取传感器目的，并且存储器电路104C可以被实现并且用于各种其他传感器目的，诸如例如写入传感器目的。此外，第三存储器电路104C可以使用至少一个存储器单元阵列，该存储器单元阵列具有以行和列布置成二维(2D)阵列的多个存储器单元(或位单元，诸如例如6T位单元)。图1C中描述的各种组件在范围、功能和操作上与图1A至图1B中描述的相似。
在一些实现中，如图1C中所示，第二存储器电路或结构104B可以选择性地提供输出振荡频率作为与读取操作相关联的第一输出振荡频率110A，并且第三存储器电路或结构110C可以选择性地提供与写入操作相关联的第二输出振荡频率110B。这样，如将在下文中参考图3B-1进一步描述的，第二存储器电路或结构104B可以被配置(或修改)为选择性地提供与读取操作的读取性能相关联的第一输出振荡频率110A。此外，如将在下文中参考图3C-1进一步描述的，第三存储器电路或结构104C可以被配置为用作单独的性能传感器，其选择性地提供与写入操作的写入性能相关联并与第一输出振荡频率110A不同的第二输出振荡频率110B。
在各种实现中，如本文中进一步描述，每个存储器电路或结构104B、104C可以包括用作性能监视器的存储器单元(或位单元)阵列，该性能监视器基于存储器单元的晶体管性质和操作条件中的至少一个提供具有重复切换的输出振荡信号，该重复切换的频率与存储器单元的读取性能(例如104B)和写入性能(例如104B)中的至少一个相关。此外，计算电路102可以用作控制器，该控制器激活字线(WL)和位线(BL/BLB)中的至少一个的序列，使得每个输出振荡信号110A、110B具有重复的周期性图案。在图3A、图3B-1、图3C-1中示出字线(WL)和位线(BL/BLB)。此外，第一存储器电路或结构104A可以包括用作数据存储装置的另一存储器单元阵列，其中工艺监视器104B、104C支持施加到数据存储装置104A的可变电压，该可变电压允许增加操作电压以提高数据存储装置104A的性能和功率，和/或允许降低操作电压以降低数据存储装置104A的性能和功率。字线(WL)和位线(BL/BLB)中的至少一个的序列可以提供贯穿用于任一存储器传感器结构104B和104C的存储器单元阵列中的位的预定读取顺序和位的预定写入顺序中的至少一个。
在各种实现中，每个存储器电路104B、104C可以用作性能传感器，该性能传感器基于与不同操作条件相关联的各种电抗特性来选择性地提供输出振荡频率100A、110B。在一些情况下，这些操作条件可以指代与存储器电路104B、104C的存储器单元(位单元)相关联的工艺、电压和/或温度(PVT)。例如，电压(V)和温度(T)可以取决于环境，而工艺(P)的变化(SS、FF、SF、FS)可以指所制造的产品(或设备)的变化。在一些情况下，电抗特性可以指存储器单元(位单元)如何在周围环境中执行，而操作条件可以指实际的环境特性。例如，参考操作条件，存储器单元(位单元)可以在高温环境(诸如例如125℃)下操作，并且电抗特性可以指存储器单元(位单元)在高温环境(诸如例如125℃)下如何反应或执行。在这种情况下，取决于存储器电路104B、104C中的存储器单元(位单元)的特性，可以调整(或修改)存储器电路104A的性能以改善和/或提高效率。
在一些实现中，如参考图1A所描述的，性能监视器或传感器104B可以提供具有基于读取性能的振荡频率或基于写入性能的振荡频率的输出信号110。在一些实现中，如参考图1B所描述的，性能监视器或传感器104B可以提供多个输出信号，其中一个输出信号110A具有基于读取性能的振荡频率，而另一输出信号110B具有基于写入性能的振荡频率。在一些实现中，如参考图1C所描述的，多个性能监视器或传感器104B、104C可以用于提供多个输出信号，其中一个性能监视器或传感器104B提供具有基于读取性能的振荡频率的一个输出信号110A，而另一性能监视器或传感器104C提供具有基于写入性能的振荡频率的另一输出信号110B。这样，存储器电路可以被配置为提供仅提供读取定时振荡或仅提供写入定时振荡的一个性能监视器，或者提供能提供两种不同(读取和写入)定时振荡的一个性能监视器，或者提供能提供两种不同的振荡的两种不同的监视器(一个监视器用于读取，一个监视器用于写入)。
图2A-1、图2A-2、图2B-1、图2B-2和图2C示出了根据本文所述的实现的适于性能感测的各种存储器阵列配置的图。特别地，图2A-1和图2A-2示出了针对读取电流的位单元延迟配置200A-1以及对应的定时波形200A-2，图2B-1和图2B-2示出了针对写入电流的位单元延迟配置200B-1以及对应的定时波形200B-2，并且图2C示出了用于感测写入性能的修改的位单元配置200C。
如图2A-1中所示，位单元延迟配置200A-1适于读取速度感测。在一些实现中，位单元延迟配置200A-1可以用用于随机存取存储器(RAM)(例如，包括静态RAM(SRAM))的存储器单元来实现，并且位单元延迟配置200A-1可以指用于使能AVS(自适应电压缩放)的SRAM读取速度传感器。可以看出，尽管传感器所使用的存储器单元可以被分类为典型的随机存取存储器单元，但是该存储器传感器不需要随机存取。地址图案(address pattern)可以事先指定，也可以通过随机数产生器产生，但是使用的地址序列可以不以随机不受控制的方式完成。
位单元延迟配置200A-1包括位单元204，其具有在节点n1处的字线输入端口(WL)、在节点n2处的位线端口(BL)和位线条端口(BLB)。位单元延迟配置200A接收使能信号(EN)并提供输出信号(OUT)。输出信号(OUT)连接或环回至与“AND”门210的输入端。位单元延迟配置200A-1包括AND门210，其接收输入使能信号(EN)并经由节点n1将输出信号(n1)提供给位单元204的字线输入端口(WL)。位单元204耦合到电源电压(VDD)和接地(GND)。
位单元延迟配置200A-1包括晶体管T1，该晶体管T1基于经由节点n1来自AND门210的输出信号而被激活。晶体管T1耦合在电源电压(VDD)和在节点n2处的位单元204的位线(BL)之间。在一些情况下，晶体管T1可以用PMOS晶体管实现。在其他情况下，晶体管T1也可以在其他配置中用NMOS晶体管实现，其中源极接地。
位单元延迟配置200A-1包括另一晶体管T2，该另一晶体管T2也基于经由节点n1来自AND门210的输出信号而被激活。晶体管T2耦合在电源电压(VDD)和位单元204的位线条端口(BLB)之间。如图所示，位线端口(BL)可以经由节点n2耦合到用于输出信号(OUT)的端子。在一些情况下，晶体管T2可以用PMOS晶体管实现。在其他情况下，晶体管T2也可以在其他配置中用NMOS晶体管来实现，其中源极接地(GND)，使得T1和T2具有相同的极性。
位单元延迟配置200A-1包括另一晶体管T3，该另一晶体管T3的栅极连接到位线(BL)信号。晶体管T3被配置为MOS电容器。晶体管T3可以用于提供位线负载以增加位线放电时间。在一些情况下，晶体管T3可以用PMOS晶体管实现。在其他情况下，晶体管T3也可以在其他配置中用NMOS晶体管来实现。例如，可以规定确保位单元204的零位存储在与位线(BL)连接的内部节点上以使振荡器工作。
在一些实现中，图2A-1中的位单元延迟配置200A-1作为读取传感器可以对位线放电时间敏感。在阵列配置中，所有字线(WL)不能同时接通，因为这会减少位线放电时间并增加传感器功率。然而，一次激活至少一个字线WL会增加位线负载并会降低功率。另外，将该技术应用于外围设备T1、T2和T3可以降低它们的延迟贡献。
图2A-2示出了与针对读取电流的位单元延迟配置200A-1相对应的定时波形200A-2。在EN＝1时，WL(n1)被激活，BL和BLB被释放，然后BL通过位单元204放电。这使得AND门将WL(n1)拉低，并通过激活T1对BL充电，从而重新开始循环。图2A-2采用了单独的规定来确保位单元204的零位存储在连接到位线(BL)的内部节点上。
如图2B-1中所示，位单元延迟配置200B-1适于写入速度。在一些实现中，可以利用RAM(例如包括SRAM)来实现位单元延迟配置200B-1，并且位单元延迟配置200B-1可以指用于使能AVS的SRAM写入速度传感器。图2B-1中描述的各种组件在范围、功能和操作上与图2A-1中描述的相似。
位单元延迟配置200B-1包括位单元214，其具有在节点n1处的字线输入端口(WL)、在节点n2处的位线端口(BL)、位线条(bitline-bar)端口(BLB)和非有芯(ncored)端口(ncored)。在一些情况下，位单元214可以指图2C中的位单元214。然而，在其他情况下，可以使用其他类型的位单元，诸如例如6T位单元。位单元延迟配置200B-1包括反相器211，该反相器接收使能信号(EN)并提供反相的使能信号。位单元延迟配置200B-1包括或非(NOR)门213，该NOR门从反相器211接收反相的使能信号并且接收连接到节点n3或从节点n3环回的输出信号(OUT)。
位单元延迟配置200B-1包括反相器212，该反相器从节点n1接收字线信号(WL)，并将反相的信号提供给另一晶体管T5的栅极，该另一晶体管T5耦合在节点n3处的用于输出信号(OUT)的端子和接地(GND、VSS)之间。此外，如图所示，非有芯(ncored)端口(ncored)也耦合到节点n3处的用于输出信号(OUT)的端子。晶体管T5可以用NMOS晶体管实现。在其他情况下，晶体管T5也可以在其他配置中用PMOS晶体管来实现。位单元214耦合到电源电压(VDD)和接地(GND)。
位单元延迟配置200B-1包括晶体管T1，该晶体管T1经由节点n1基于字线信号(WL)而被激活。晶体管T1耦合在电源电压(VDD)和位单元214中的在节点n2处的位线端口(BL)之间。晶体管T1可以用PMOS晶体管实现。在其他情况下，晶体管T1也可以在其他配置中用NMOS晶体管来实现。
位单元延迟配置200B-1包括晶体管T3，该晶体管T3经由节点n2基于位线端口(BL)信号而被激活。晶体管T3耦合在一起以用作MOS电容器。晶体管T3可以用于提供可选的位线负载以增加位线放电时间。晶体管T3可以用PMOS晶体管实现。在其他情况下，晶体管T3也可以在其他配置中用NMOS晶体管来实现。
位单元延迟配置200B-1包括另一晶体管T4，该另一晶体管T4经由节点n1基于输入信号(IN)而被激活。晶体管T4位于节点n2处的位线端口(BL)与接地(GND、VSS)之间。在一些情况下，晶体管T4可以用NMOS晶体管实现。在其他情况下，晶体管T4也可以在其他配置中用PMOS晶体管来实现。
图2A-2示出了与针对读取电流的位单元延迟配置200A-1相对应的定时波形200A-2。在一些实现中，当EN＝0时，则n1为低，且n3为低。在EN＝1时，n1变高，n3被释放，并且n2被拉低以将零位写入位单元。写入完成后，n3被拉高，使得n1变低。然后，当字线(WL，n1)断开且BL被充电为高电平时，反相器将n3拉低，然后全部重新开始。当n3被拉低时，这使得修改的位单元214的内部状态返回到1。
如图2C中所示，位单元延迟配置200C是指将位单元204修改为位单元214，以访问位单元的交叉耦合的反相器的内部节点中的一个(NCORED)。在一些情况下，对位单元204的修改可以使得能够改善写入性能的测量。
如图2C中所示，位单元214可以用6T位单元实现。备选地，不同的位单元包含跨耦合的反相器以存储数据，其可以具有由一个或多个字线控制的访问端口。通常，存在两种类型的存储器结构，诸如例如单字线设备和多字线设备。单字线设备(例如，DRAM、SRAM)是指仅具有一个访问端口的设备，其可以被称为访问设备。位单元可以是单轨或双轨。双轨可以指代字线和位线由不同的电源电压驱动并且有可能被驱动至不同的电压电平的情况。在一些情况下，SRAM位单元可以用5T位单元、4T 2R位单元或各种其他类型的CMOS SRAM单元(诸如例如每位有8T、10T或更多的晶体管)来实现。此外，多字线会使得每个位单元内有多个访问端口。由于存在多个访问端口，因此每个位单元中的多端口访问设备可以有所不同，由此一些访问设备(按端口)是NFET，而一些访问设备(按端口)是PFET。尽管可以在每个单个的位单元中有效地改变这些端口，但是它们的端口数量可能不容易划分成相等的电容和/或功率。因此，尽管这些多端口晶体管的类型可以在每个位单元内变化，但是也可以需要在阵列之间在一种类型上变化，例如左半部分阵列和右半部分阵列。
如图2C中所示，位单元204可以包括多个晶体管(T6、T7、T8、T9、T10、T11)，它们被布置为用作6T位单元。还如图所示，位单元214在晶体管T6、T11的栅极处接收字线信号(WL)，并且位单元214还经由晶体管T6、T11提供互补位线信号(BL，BLB)。在一些情况下，位线(BL)是指有芯(cored)位线，而位线条(BLB)是指非有芯(ncored)位线。在一些情况下，在字线信号(WL)220的上升期间，位线信号(BL)可以斜降222，而位线条信号(BLB)可以斜升224。同样，如图所示，对位单元204的修改可以指在晶体管T11的源极端子与漏极端子之间提供耦合线(或短路，从而有效地去使能或绕过晶体管T11)216，该耦合线可以在不会对位单元中使用的晶体管T6、…、T11的特性产生重大影响的性能水平上进行编程。在一些实现中，每个位单元的多个晶体管(T6、…、T11)的有效电特性保持不变，并且有效电特性使多个晶体管(T6、…、T11)中的每个晶体管的驱动强度保持不变。在一些情况下，每个晶体管的驱动强度可以指其载流能力和阈值电压。由于被去使能或被绕过的设备和/或导线可能会增加电容，因此它们仍可能会对位单元反相器(112A、112B、…、112N)的定时特性有所贡献。作为具体示例，T11的源极和漏极之间的连接可以在通孔1级(via 1level)下进行。
图3A、图3B-1、图3B-2、图3C-1和图3C-2示出了根据本文所描述的各种实现的适于性能感测的存储器电路300的图。特别地，图3A示出了适于感测读取和写入性能的存储器电路300A的图，图3B-1和图3B-2分别示出了适于感测读取性能的存储器电路300B-1以及对应的定时波形300B-2的图，并且图3C-1和图3C-2分别示出了适于感测写入性能的存储器电路300C-1以及对应的定时波形300C-2的图。参考图3A、图3B-1、图3C-1，存储器电路300A、300B-1、300C-1可以被实现为图1A、图1B和图1C的第二存储器电路104B。
在一些实现中，不同的操作条件可以指在诸如例如温度的各种环境条件下操作。如上所述，第一存储器电路或结构104A、第二存储器电路或结构104B和第三存储器电路或结构104C可以具有一个或多个存储器单元(或位单元)，所述一个或多个存储器单元(或位单元)被制造为具有相同的位单元FEOL晶体管布局。此外，在一些情况下，如本文所述，第一存储器电路或结构104A、第二存储器电路或结构104B和第三存储器电路或结构104C可以以具有相同位单元晶体管布局和相似晶体管性质的晶体管被同时制造。
如图3A中所示，存储器电路300A可以包括静态存储器位单元阵列304A、行电路308A(例如，行排序器和驱动器)、位线对(BL，BLB)310A、控制电路312A和列电路314A(例如，根据需要有列排序器、驱动器、恢复设备和电力头)。存储器电路300A可以包括一个或多个字线(WL)，并且静态存储器位单元阵列304A可以经由多个(N)个字线(WL1、WL2、…、WLN)耦合到行电路308A，其中N可以是256。存储器电路300A可以包括一个或多个位线对(BL，BLB)310A(即，数量[M]个位线对BL[1]/BLB[1]、...、BL[M]/BLB[M])，并且静态存储器位单元阵列304A可以经由一个或多个位线对(BL，BLB)310A耦合到列电路314A。控制电路312A可以接收一个或多个输入信号，诸如例如使能信号(EN)、复位信号(RSTN)和可选输入。控制电路312A可以向行电路308A提供一个或多个输出信号，诸如例如全局定时脉冲(GTP)和复位信号(RSTN)。控制电路312A还可以向列电路314A提供一个或多个输出信号，诸如例如全局位线信号(GBL)、预充电信号(npch)和复位信号(RSTN)。
此外，控制电路系统312A可以提供至少一个输出信号(OUT)，该输出信号可以是从全局定时脉冲(GTP)导出或从全局定时脉冲(GTP)缓冲的信号，其中OUT可以提供输出振荡频率。在这种情况下，存储器电路或结构300A可以基于存储器位单元的操作条件提供具有重复切换的输出振荡信号，该重复切换的频率与存储器电路或结构300A的存储器位单元的读取性能和写入性能中的至少一个相关。在一些情况下，对静态存储器位单元阵列304A中的存储器位单元的修改使得能够以下文中参考图3C-1描述的方式改善写入性能的测量。在一些情况下，存储器电路300A包括多个字线(WL)，并且可以激活多个字线(WL)的序列，使得输出振荡信号具有重复的周期性图案。在其他情况下，存储器电路300A包括多个位线(BL/BLB)，并且可以激活多个位线(BL/BLB)的序列，使得输出振荡信号具有重复的周期性图案。如本文所述，输出振荡频率可以用于改变第一存储器电路或结构104A的性能。
在一些实现中，例如，如下文中参考图3B-1所描述，存储器电路300A可以被配置(或修改或适配)为用作读取传感器，其选择性地提供输出振荡频率作为与读取操作相关联的第一输出振荡频率。在这种情况下，存储器电路300A(作为读取传感器)可以选择性地提供输出振荡频率作为与读取操作的读取性能相关联的第一输出振荡频率。
在一些实现中，例如，如下文中参考图3C-1所描述，存储器电路300A可以被配置(或修改或适配)为用作写入传感器，其选择性地提供与写入操作相关联的第二输出振荡频率。在这种情况下，存储器电路300A(作为写入传感器)可以选择性地提供输出振荡频率作为与写入操作的写入性能相关联的第二输出振荡频率。在一些情况下，存储器电路300A可以被配置(或修改或适配)为用作写入传感器和读取传感器。
参考图3A，为了使用于静态存储器(例如SRAM)的AVS有效地工作，可以考虑检测实际的静态存储器实例的操作条件，其中存在与位单元相关联的至少两种类型的性能度量(诸如例如读取速度和写入速度)。例如，读取速度可以是放电速率和使用写入驱动器翻转位单元的写入速度的函数。由于位单元是一种特殊的器件，因此性能监视器也应由相同的器件组成。此外，由于位单元受到具有带有适当终端单元(例如，字线终端单元和位线终端单元)的阵列状结构的约束，因此静态存储器监视器也应该看起来相同。静态存储器具有AVS可能希望丢弃的局部变化，因此AVS的目标是检测由全局工艺、电压和温度(PVT)确定的定时变化。因此，可以利用多个位单元来平均由于局部变化而产生的影响。在一些情况下，可以存在下冲(under-shoot)电压和过冲(over-shoot)电压，在这种情况下，静态存储器监视器可以尝试丢弃，并且这种丢弃可以是从系统外部实现的。
在各种实现中，本文描述的静态存储器监视器可以解决上述约束中的一些约束。例如，位单元可以以阵列配置布置，并且这可以确保自动满足上述约束中的一些约束。此外，可以激活多个位单元以用于读取监视和/或用于写入监视，其中局部变化被平均，以便满足上述一些其他约束。这是可能的，因为位单元可以以阵列配置耦合，从而使静态存储器监视器更有效。
图3B-1示出了适于感测读取性能的存储器电路300B-1的图。存储器电路300B-1可以用随机存取存储器(RAM)(例如，包括静态RAM(SRAM)或其他类型的存储器)的位单元来实现，并且存储器电路300B-1可以指SRAM读取速度传感器。在一些情况下，存储器电路300B-1可以被实现并用作具有存储器单元阵列304B的存储器结构，该存储器单元阵列用作性能监视器，该性能监视器基于存储器单元的晶体管性质和操作条件中的至少一个提供具有重复切换的输出振荡信号(诸如例如OUT)，该重复切换的频率与存储器单元(位单元BC1、BC2、…、BCM)的读取性能相关。性能监视器可以用作读取传感器或读取性能监视器，其可以支持施加到数据存储装置(例如，图1A至图1B的104A)的可变电压，其允许增加操作电压以增加数据存储装置的性能和功率，和/或用于降低操作电压以降低数据存储装置的性能和功率。
如图3B-1中所示，存储器电路300B-1可以包括位单元(BC1、BC2、…、BCM)阵列304B、行电路308B、位线对(BL，BLB)、控制电路312B和列电路314B。存储器电路300B-1可以包括布置成行(row_1、row_2、…、row_N)的一个或多个字线(WL)，并且位单元(BC1、BC2、…、BCM)阵列304B可以经由多个(N)个字线(WL1、WL2、...、WLN)耦合至行电路308B。在一些情况下，N＝4。存储器电路300B-1可以包括布置成列(col_1、col_2、…、col_M)的一个或多个位线对(BL，BLB)，并且位单元(BC1、BC2、…、BCM)阵列304B可以经由一个或多个位线对(BL，BLB)耦合至列电路314B。控制电路312B可以接收一个或多个输入信号，诸如例如，在输入引脚处的使能信号(EN)、在输入引脚处的复位信号(RSTN)、以及位线信号(BL)。在该实施例中，BL可以是使每一列短接在一起以便获得跨多个位单元的平均效果的BL。控制电路312B可以向行电路308B和/或列电路314B提供定时信号(GTP)，其经由一个或多个反相器可以用作预充电信号(PCH)。
控制电路312B包括在第一输入端(A)处接收位线信号(BL)的逻辑电路(G0)。该BL信号可以连接col_1至col_M的所有位线(BL)以平均延迟。逻辑电路(G0)在第二输入端(B)处接收使能信号(EN)。逻辑电路(G0)经由反相器在第三输入端(C)处接收复位信号(RST)，其中反相器接收并反相互补复位信号(RSTN)，以提供复位信号(RST)。此外，逻辑电路(G0)基于输入的逻辑应用(A·B+C)提供G0(GTP)的定时信号。定时信号(GTP)被缓冲(例如，双反相)以在输出引脚处提供输出信号OUT。定时信号(GTP)和互补定时信号(NGTP)也被提供给行电路308B。
行电路308B耦合到行(row_1、row_2、...、row_N)中的位单元电路(BC1、BC2、…、BCM)，并且包括触发器(flip-flop)电路(FF1、FF2、…、FFN)，触发器电路接收互补复位信号(RSTN)，并且接收互补定时信号(NGTP)作为时钟信号(CLK)。触发器电路(FF1、FF2、…、FFN)具有数据输入端(D)和数据输出端(Q)，其中每个触发器的数据输入端(D)耦合到前一个触发器的数据输出端(Q)。参考图3B-1，FFN的输出端Q将到达FF[N-1]的D，以此类推，而FF1的输出将到达FFN的D，从而形成环形回路。在一些情况下，触发器(FF)的数量(N)为256。例如，触发器FF1的输出端Q耦合到触发器FF256的输入端D，因此使得一系列触发器如同环形链一样。FF256的复位信号(RSTN)将输出设置为逻辑“1”，同时将所有其他触发器(FF1、…、FF255)的输出复位为逻辑“0”。这将确保在复位操作之后，仅一个触发器具有逻辑“1”，这将确保在传感器操作期间仅字线之一是接通的。行电路308B包括在第一输入端(A)处从G0接收定时信号(GTP)的逻辑电路(G1、G2、…、GN)。逻辑电路(G1、G2、…、GN)在第二输入端(B)处从对应的触发器电路(FF1、FF2、…、FFN)接收对应的输出信号(Q)。逻辑电路(G1、G2、…、GN)从第三输入端(C)处接收复位信号(RST)。此外，逻辑电路(G1、G2、…、GN)基于输入的逻辑应用(A·B+C)提供字线信号(WL1、WL2、…、WLN)。
列电路314B耦合到列(col_1、col_2、…、col_M)中的位单元电路(BC1、BC2、…、BCM)，并且在对应的第一晶体管T1(例如，NMOS)的栅极处接收复位信号(RST)，并在对应的第二晶体管T2(PMOS)的栅极处接收预充电信号(PCH)。如图所示，预充电信号(PCH)可以是缓冲信号，诸如例如定时信号(GTP)的双反相。缓冲信号可以引发传播延迟。第一晶体管T1和第二晶体管T2在电源电压(VDD)和接地(GND，VSS)之间串联耦合在一起。此外，从设置在第一晶体管T1和第二晶体管T2之间的节点提供位线信号(BL)。列电路314B包括耦合在电源电压(VDD)和互补位线(BLB)之间的第三晶体管T3(例如，PMOS)。请注意，正如多个位线(BL)耦合在一起一样，也存在耦合在一起的多个互补位线(BLB)。然而，在备选实现中，各个列的BLB可以分开。
位单元(BC1、BC2、…、BCM)阵列304B经由电力门(power gate)PT(例如，PMOS)从电源电压(VDD)接收电压信号，该电力门基于复位信号(RST)被激活。在一些情况下，电力门PT可以在复位模式下使能写入操作，并且电力门可以驻留在列电路314B中。在复位模式下(当RSTN＝0且RST＝1时)，电力门PT将切断位单元的电源。此外，所有字线将在复位操作期间被激活。在一些情况下，由于耦合到RST的输入C为1，所有WL会变高。当退出复位(即RST)时，RSTN＝1，RST＝0，则有效输入为A和B。一个输入如同时钟，另一个输入如同WL选择。因此，一次仅选择1个WL。总的来说，这将使写入驱动器T1能够写入整列，从而复位所有位单元的内容。这对于在传感器操作期间进行预测性读取非常重要。位单元(BCl、BC2、…、BCM)布置在多个(M)列(col_1、col_2、…、col_M)和多个(N)行(row_1、row_2、…、row_N)中。位单元(BC1、BC2、…、BCM)具有字线信号(WL)、位线信号(BL)和互补位线信号(BLB)。位单元(BC1、BC2、…、BCM)经由对应的字线(WL1、WL2、…、WLN)从对应的逻辑电路(G1、G2、…、GN)接收字线信号(WL)。位单元(BC1、BC2、…、BCM)也从列电路314B接收位线信号(BL/BLB)。
在一些实现中，字线(WL1、WL2、…、WLN)和位线(BL/BLB)中的至少一个可以被排序，使得输出振荡信号(例如，OUT)具有重复的周期性图案。输出振荡信号(例如，OUT)可以被实现为图1B的第一输出振荡信号110A。字线(WL1、WL2、...、WLN)和位线(BL/BLB)中的至少一个的序列提供位的预定读取顺序中的至少一个。在这种情况下，位的预定读取顺序允许独立于行电路308B(例如，当用作行解码器时)和列电路314B(例如，当用作列解码器时，参见图3C-1)中的至少一个来制造存储器结构300B-1。在一些情况下，术语“解码器”是指308B-1的结构使得其基于其输入确定所访问的行的序列。这样，存储器结构300B-1的功能类似于RAM解码器。然而，由于没有提供的地址，并且由于序列是预定的，因此无法随机访问任何给定的行。在一些情况下，存储器结构300B-1可以仅在行排序的情况下工作，并且存储器结构300C-1可以仅在列排序的情况下工作，并且存储器电路300A可以用作行解码器或列解码器之一或两者。应当注意，G1-GN结构和FF1-FFN结构可以用作行解码器。然而，不应直接使用解码器，因为不存在依赖于提供给存储器结构300B-1的地址的随机访问。
在一些实现中，字线(WL1、WL2、...、WLN)中的至少两个字线可以耦合在一起和/或位线(BL/BLB)中的至少两个位线可以耦合在一起，以便由于在相同时间段内激活了多个存储器单元(例如，位单元BC1、BC2、…、BCM)而提供对输出振荡信号(例如OUT)的频率的平均。在其他实现中，可以存在允许字线耦合在一起并且位线耦合在一起的实施例，但是字线不应耦合到位线。此外，频率的平均减小了局部存储器单元对存储器单元变化的影响，从而减少了抖动，并且与平均存储器单元性能更加相关，而不是指示存储器单元对存储器单元变化。此外，在一些实现中，对输出振荡信号的频率(例如，OUT)的测量可以包括对抖动的测量，该抖动是指频率的周期在周期之间的变化。在这种情况下，该变化可以在精细水平上与存储器单元性能相关，并且该变化可以与随机工艺变化(诸如例如线边缘粗糙度或随机掺杂物波动)相关，从而影响存储器单元之间的电特性。在一些情况下，工艺变化可以使得单元的电特性变化，从而使得存储器电路设计的性能变化。
在一些情况下，可以增加存储器电路300A的高度以增加读取传感器的灵敏度。在各种情况下，高度可以指代更多的行和/或添加到位线以增加位线电容的电容。这对于确保OUT的振荡频率是位单元读取电流的强函数。此外，外围设备可以使用较低的电压阈值(Vth)设备来实现振荡频率对外围设备的较低灵敏度。当传感器未被使能时，使用分离的使能(EN)和复位(RSTN)引脚来防止电压门应力(诸如偏压温度不稳定性(BTI))对字线(WL)的影响。使能(EN)引脚可以用作传感器的电力门，以减少不使用时的泄漏。此外，可以改善逻辑优化，例如，可以将位线-字线路径(BL-WL路径)从4个反相器级减少到2个反相器级。
参考图3B-1，可以使用标准静态6T位单元。然而，取决于工作存储器104A的类型，可以使用各种其他静态位单元，诸如例如更大的8T位单元。在一些情况下，当复位(RST)信号变高，并且GTP变高以及字线WL随后变高时，可以通过经由NFET门T1下拉BL位线，在存储元件的内部节点(cored)处将所有位单元初始化为逻辑零。术语“cored”可以指存储元件(例如，锁存器)的内部节点。这是WL一次都变高的一种情况。可以通过断开向6T位单元提供电力的电力门(PT)来辅助位单元的初始化。在一些情况下，当位单元上的VDD较低时，节点写入就容易得多。在一些情况下，“写入”可以指在单元中存储值，这会需要在写入完成时(如选通门断开时)施加VDD。将所有位单元初始化为相同值(cored＝0)后，仅从BL位线读取数据。这可以一次仅一行发生，因为这些行被排序以在每个后续周期中通过触发器(FF)切换一行。在这种情况下，这些列可以将所有BL位线绑在一起，并且它们可以馈入电路G0，该电路G0会在从位线中读出逻辑零后使输出OUT切换为高电平。这提供了行中跨所有列(M个位线)的平均效果。WL切断后，GTP变低，这会使得预充电信号(PCH)变低，并且这可以将BL恢复为逻辑1。GTP变为逻辑零，这也可以使输出OUT降至逻辑零。这可以针对每个字线重复，并且该序列可以继续并重复。
此外，参考图3B-1，应用于读取速度传感器的基本原理是设置使位线(BL)放电的字线(WL)，并且BL的放电复位WL和预充电BL。然后，这再次触发WL，并继续创建行为类似于振荡器的输出。为了使其成为实际的实现并涵盖本文上面描述的一些约束，可以使用位单元的阵列配置来实现本文描述的各种方案和技术。例如，参考用于调整位线电容的方案和技术，可以使用MOSFET电容器，可以使用金属氧化物金属(MOM)电容器，可以使用金属绝缘体金属(MIM)电容器，或者可以使用高大的BL，这些项中的任何一项都会引起BL上的负载增加。增加电容的目的是确保环形振荡器的大部分延迟来自BL放电。这可以确保读取速度监视器是位单元读取电流的强函数，并且行数可以变化，但是256或512可以接受。
高大的BL可以引起多个行，并且WL选择可以被排序，使得连接到BL的所有行一次都被激活。这引起BL放电时间的平均效果，因为几行中的位单元会更快，从而使得BL上的跳变更快，进而可以引起更高的输出频率。很少有其他行可以具有较慢的位单元，从而引起较低的输出频率。如果随后以某种方式对行进行了排序，则可以通过对固定时间段内的正向切换的数量进行计数来确定的平均输出频率可以是全局操作点(包括全局工艺、平均电压和温度)的测量，这是理想的情况。在一些情况下，OUT信号可以提供抖动，抖动可以是局部变化的函数，并且可以在某些应用中使用。此外，此配置的重要好处是以与静态存储器实例中的位单元在读取操作中操作相同的方式进行位单元监视。
此外，排序应该是可行的，并且使用移位寄存器链可以为相应的行提供选择信号。一次仅选择该链中的一个寄存器，并且可以将来自监视器输出信号的任何派生用作移位寄存器的时钟。在WL的一个下降沿的情况下，可以产生移位寄存器时钟的上升沿，并且WL选择信号可以从一行移位到相邻行。当全局定时脉冲(GTP)的下一个上升沿出现时，可以选择相邻的WL，并且当到达最后的WL时，返回到第一WL。此外，可以将阵列中的列数保持为较小，以便减小功率。例如，在4列的情况下，WL可以激活，并且所有4条BL将放电。在这种情况下，可以通过连接所有4条BL(使它们短路)来使用它们，然后可以使用单个BL信号来复位GTP。优点可以指对局部变化的平均，并且可以使用其他三列的BL放电功率而不是浪费功率。在一些情况下，可以使用1列或2列，但最好使用多于1列来提高阵列面积效率，而在其他情况下，可以使用8列，但这会增加功率。因此，较少的列会是更有效的。通常，可以使用任意数量的列，其变化是增加列会带来更多次的平均，但代价是需要附加的功率。在一些情况下，可以需要最少数量的行和列来形成位单元阵列，因此，即使它们未电连接，这也会需要在布局中添加更多的列。
关于使用读取传感器，将位单元复位为期望状态会是有必要的。在一些情况下，这可以使用复位模式来实现，在该复位模式下，所有WL被激活，所有BL被拉为0，并且所有BLB已被拉为1。仍然有一个问题是：许多行(例如，512行)可以用单个写入驱动器来写入。在最坏的情况下，所有512个位单元会上拉，并且位单元中的PMOS晶体管会与NMOS写入驱动器发生冲突。这会使写入困难。作为解决方案，可以在复位模式下切断位单元的电源。这可以使用电力门PT(例如，PMOS晶体管)来实现，如图3B-1中所示。在这种情况下，上拉PMOS晶体管不会接收任何电力，因此它们可以翻转逻辑状态。类似地，移位寄存器可以复位，使得它们中仅一个移位寄存器具有逻辑1状态，而所有其他移位寄存器具有逻辑0状态。这可以通过将顶部寄存器复位为逻辑1状态并将所有其他寄存器复位为逻辑0状态来实现。此外，可以使用使能(EN)引脚，其中如果使能(EN)引脚处于逻辑0状态，则静态存储器监视器可以停止操作，然后可以提供静态输出。当不需要静态存储器监视器时，可以使用此技术来节省电力。在一些情况下，读取速度传感器可以被施加读取辅助，并且还可以在写入速度传感器中施加写入辅助。
图3B-2示出了与针对读取传感器的位单元延迟配置300B-1相对应的定时波形300B-2。在一些实现中，当RSTN＝0(复位期间)时，FF256(其中N＝256)将具有Q[256]＝1，而当RSTN＝0时，所有其他FF1至FF255会将其各自的Q设置为0。在这种情况下，在复位阶段期间，所有触发器中仅1个触发器(即，FF256)被设置为“1”。此后，当传感器处于活动状态时，“1”将传播。此外，当N＝256时，字线(WL1至WL256)的排序顺序将为WL256、WL255、WL254、…、WL2、WL1、WL256、WL254、…、WL2、WL1、WL256、…等，当N＝256时。在一些情况下，输出信号(OUT)和预充电信号(PCH)可以与被延迟后的定时信号(GTP)相同。
存储器电路300B-1的一些关键设计原理可以包括以下项的一个或多个。存储器电路300B-1提供了一种使用位线放电作为针对环形振荡器的复位的技术。传感器架构可以包括外围电路(例如，行解码器、列输入/输出(IO)和控制)。一次激活至少一个字线(WL)以降低功率。该技术涉及使用基于移位寄存器的WL选择。该技术提供了使能和复位功能以及掉电功能，并为移位寄存器链提供了可测试性附加功能(add-on)。
此外，存储器电路300B-1或300C-1的一些优点可以包括以下项中的一个或多个。形成晶体管器件并确定其电性质的工艺层(可以称为前端层(FEOL))在传感器位单元(可以按照图2B-1和图3C-1所示的写入示例中那样进行修改)和用于数据存储目的的位单元之间可以相似或相同。FEOL可以包括所有CMOS工艺层，最高包括接触层。可以提供上面概述的位单元的连接修改的层可以是接触点(诸如例如金属和通孔)上方的互连层。针对到任何技术节点的可扩展性，前端层(FEOL)的布局中可以没有影响存储器位单元中使用的晶体管的电特性或强度的变化。传感器可以在“精确”条件下作为SRAM操作。该技术提供了位线的重复放电。该技术提供的输出频率作为位单元读取电流的强函数。
图3C-1示出了适于感测写入性能的存储器电路300C-1。存储器电路300C-1可以用用于RAM(例如包括静态RAM(SRAM))的存储器位单元来实现，并且存储器电路300C-1可以指SRAM写入速度传感器。此外，存储器电路300C-1可以指用于管理与BLB(ncored)相关的内部节点的技术。在一些情况下，存储器电路300C-1可以被实现为具有存储器单元(或位单元)阵列304C的存储器结构，该存储器单元(或位单元)阵列用作性能监视器，该性能监视器基于存储器单元的晶体管性质和操作条件中的至少一个提供具有重复切换的输出振荡信号(诸如例如，OUT)，该重复切换的频率与存储器单元(位单元BC1、…、BCM)的写入性能相关。性能监视器可以用作支持AVS的写入传感器或写入性能监视器。
如图3C-1中所示，存储器电路300C-1可以包括位单元(BC1、…、BCM)阵列304C、行电路308C、位线对(BL，BLB)、控制电路312C和列电路314C。在一些情况下，可以用图2C中的位单元214来实现位单元(BC1、…、BCM)阵列304C中的每个位单元。存储器电路300C-1可以包括一个或多个字线(WL)，并且位单元(位单元BC1、…、BCM)阵列304C可以经由多个(N)个字线(WL1、WL2、…、WLN)耦合到行电路308C。存储器电路300C-1可以包括一个或多个位线对(BL，BLB)，并且位单元(位单元BC1、…、BCM)阵列304C可以经由一个或多个位线对(BL，BLB)耦合到列电路314C。控制电路312C可以接收一个或多个输入信号，诸如例如，使能信号(EN)和复位信号(RSTN)。控制电路312C可以向行电路308C和/或列电路314C提供定时信号(GTP)。
控制电路312C包括逻辑电路(例如，与非门、反相器、晶体管等)，其被布置为接收使能信号(EN)和全局数据信号(GDL)，并经由一个或多个反相器向列电路314C提供预充电信号(npch)。逻辑电路(例如，与非门、反相器、晶体管等)可以被布置为向行电路308C提供定时信号(GTP)。此外，逻辑电路(例如，与非门、反相器、晶体管等)可以被布置为提供输出振荡信号，诸如例如，OUT。
行电路308C耦合到行(row_1、row_2、…、row_N)中的位单元电路(BC1、…、BCM)，并且经由对应的字线(WL1、WL2、...、WLN)将定时信号(GTP)传递到位单元电路(BC1、…、BCM)。不需要行数精确地为4，行数可以更多或更少，并且不必是二进制数。在该实施例中，所有字线均由GTP驱动，因此它们被连接在一起。对于该实施例，这给出了与图3B-1类似的平均效果，只是在该实施例中，在图3C-1中，字线耦合在一起，而不是在图3B-1中那样BL耦合在一起。在一些实现中，如图3C-1中所示，字线(WL1、WL2、…、WLN)耦合在一起。在其他实现中，位线(BL/BLB)耦合在一起。在一些其他实现中，字线(WL1、WL2、…、WLN)耦合在一起，并且位线(BL/BLB)耦合在一起，但是字线决不会耦合到位线。
列电路314C耦合到列(col_1、col_2、…、col_N)中的位单元电路(BC1、…、BCM)，并且接收互补复位信号(RSTN)作为到触发器的输入，并接收预充电信号(npch)作为对应的列触发器(FF1、…FFM)处的时钟信号(CLK)。如图所示，控制电路312C包括与非(NAND)门322，并且预充电信号(npch)是NAND门322输出的双反相。触发器电路(FF1、…、FF64)(FF的数量也可以是不同于64的任何其他数量)具有数据输入端(D)和数据输出端(Q)，其中每个触发器的数据输入端(D)耦合到前一个触发器的数据输出端(Q)。此外，对于每一列(col_1、…、col_M)，每个触发器(FF1、…、FFM)的数据输出(Q)被提供给对应的逻辑门(例如，NAND门320-1、…、320-M)，其中每个逻辑门在对应列(col_1、…、col_M)中接收信号(GTP)和Q输出信号。此外，第一FF的数据输出(Q)被提供给FF2的输入端，使得FF[M-1]的输出(Q)被施加到FFM的输入端(D)。最后的触发器(FFM)将另一个Q数据输出(作为ywsel[M]信号)提供给第一触发器(FF1)的数据输入端(D)。在一些情况下，FFM的D耦合到FF[M-1]的Q。此外，列电路314C具有预充电晶体管PC(例如，NMOS)，其耦合在互补位线(BLB)和接地(GND，VSS)之间，并且用预充电信号(npch)激活。对于每个互补BLB都会发生这种情况。列电路314C针对每列还具有全局数据线晶体管T0(例如，NMOS)，当全局数据线晶体管被互补位线(BLB)激活时，该全局数据线晶体管将全局数据线(GDL)耦合到接地(GND，VSS)。
位单元(BC1、…、BCM)阵列304C被布置成多个(M)列(col_1、…、col_M)和多个(N)行(row_1、…、row_N)。位单元(BC1、…、BCM)具有字线信号输入端(WL)、位线信号输入端(BL)和互补位线输入端(BLB)。位单元(BC1、…、BCM)在字线信号输入端(WL)处从控制电路312C接收定时信号(GTP)。位单元(BC1、…、BCM)还从列电路314B接收位线信号(BL/BLB)。在一些实现中，字线(WL1、…、WLN)可以耦合在一起。在其他实现中，字线(WL1、…、WLN)可以以不同的方式分别耦合。
在一些实现中，参考图1B，字线(WL1、WL2、...、WLN)和位线(BL/BLB)中的至少一个可以被排序，以使得输出振荡信号(例如，OUT)具有重复的周期性图案。输出振荡信号(例如，OUT)可以被实现为图1B的第二输出振荡信号110B。字线(WL1、WL2、…、WLN)和位线(BL/BLB)中的至少一个的序列提供位的预定写入顺序中的至少一个。在这种情况下，位的预定写入顺序允许独立于行电路308A(例如，当用作行解码器时)和列电路314C(例如，当用作列解码器时)中的至少一个来制造存储器结构300C-1。
在一些实现中，字线(WL1、WL2、...、WLN)中的至少两个字线可以耦合在一起和/或位线(BL/BLB)中的至少两个位线可以耦合在一起，以便由于在相同时间段内激活了多个存储器单元(即，位单元BC1、…、BCM)而提供对输出振荡信号(例如OUT)的频率的平均。在图3C-1的实施例中，4个字线耦合在一起，这使得所选列中的4个位单元中的每一个位单元同时被激活，这使得在位单元已经成功用Cored＝0写入之后平均地接通信号BLB。此外，频率的平均减小了存储器单元对存储器单元变化的影响，从而减少了抖动，并且与平均存储器单元性能更加相关，而不是指示存储器单元对存储器单元变化。此外，在一些实现中，对输出振荡信号的频率(例如，OUT)的测量可以包括对抖动的测量，该抖动是指频率周期在周期之间的变化。在这种情况下，该变化可以在精细水平上与存储器单元性能相关，并且该变化可以与存储器单元性能在存储二器单元之间的随机变化相关。
在一些实现中，存储器电路300C-1可以提供一或多个或全部字线(WL)被激活且列被逐一激活的短宽度实例。在这种情况下，短实例优势可以指仅使用四个字线(WL)以帮助降低功率，因此确保通过写入驱动器发生写入操作。此外，在这种情况下，将多个列耦合在一起的优点可以指写入时间的平均效果，并且未选择的列不会浪费功率。此外，在一些情况下，为了在需要时能够改善写入操作，可以使用反相器来驱动位线，或者在其他情况下，可以应用写入辅助。
参考图3C-1，对如图2C中所示的6T位单元的修改可以允许将ncored节点的输出分配给互补位线(BLB)。这可以通过将耦合到BLB位线的WL NMOS晶体管(NFET)的源极短接到漏极来实现。在一些情况下，可以使用通孔1来完成此短接。在一些情况下，所有字线可以被激活，并且可以没有字线序列；然而，由于所有字线同时被使能，因此可以没有解码。位线在写入期间被一次排序成一列，因此这里也没有随机访问。在一些情况下，可以使用随机数产生器以允许选择访问不同列的序列。
在一些情况下，在将阵列复位回到写入之前的标准值期间，可以将BLB位线恢复为逻辑零，并且在这种情况下，可以将BL位线强制为逻辑1。BLB位线可以被恢复为逻辑零，从而当逻辑零在BL位线侧被写入cored存储器节点时，ncored存储器节点可以上升到VDD，并且BLB位线上的位单元的输出可以上升到VDD。这样，该设计可以在位单元中使用VDD下降以利于在复位时间期间对位单元的写入。
此外，参考图3C-1，写入速度传感器可以基于与读取速度传感器类似的原理。例如，当WL被接通并且BL通过NAND 320放电时，位单元翻转逻辑状态。因此，寻址的关键点是如何观察位单元翻转逻辑状态。对于该技术，如图2C中所示，从与用于写入操作的一侧相反的一侧在选通门源极-漏极(T11)之间提供金属短路216。因此，在这种情况下，通过BL的放电实现写入。因此，cored节点进入逻辑0状态，而ncored节点进入逻辑1状态。如图2C中所示，这可以通过在ncored节点和BLB(位线条)之间耦合的金属短路216来实现。在这种情况下，可以通过BLB观察ncored逻辑状态。请注意，在标准的6T位单元布局中，可以通过在典型位单元中的BLB(金属2)和ncored节点(金属1)之间添加通孔1来实现此技术。通过添加通孔来提供短路的类似技术对于多种技术中的多种布局拓扑也是可能的。
此外，如参考图3C-1所示，可以实现用于写入速度感测的阵列配置。在这种情况下，存储器位单元阵列具有少量的行。由于可以使BLB和ncored短路，因此可以减少ncored上的负载以模仿位单元的电行为，并且这可以通过在相同时间选择所有WL的同时使单个列的所有行的ncored-BLB短路来实现。当选择所有WL时，所有上拉PMOS晶体管都驱动BLB节点，并且BLB节点电容在该行中连接的所有上拉电阻上摊销。这使得N(在该实施例中为4)个位单元的平均效果全部在相同列中同时被开启。尽管可以使用任何数量的行，但是WL(或行)的数量可以被限制为4。在这种情况下，写入操作的功率受到限制，并且该技术还允许列电路314C中的写入驱动器并行对所有4个位单元进行写入。
在一些实现中，在读取速度传感器中对WL进行排序的原理可以应用于在写入速度传感器中对BL进行排序。例如，一次仅写入一列，这样可以节省电力。在这种情况下，一个BL被拉低，然后所有4个WL被拉高，这使得写入操作在单个列的所有行中发生。这样，BLB变高，这意味着已发生写入。这样，全局数据线(GDL)被选择的列BLB(硬线-OR)下拉，并且GDL在控制区域中被上拉。现在，所选择的列BLB将下拉GDL，这将激活复位操作，并且GTP/WL将被拉回到逻辑0状态。在图3C-1的实施例中，从GTP开始发生了三次反相，然后通过漏极附接到GDL的PFET从低变为将GDL拉高。然后，该反馈路径将使得GTP再次通过NAND 322和随后的反相器变高。这是自复位电路的示例。可以采用任何数量的技术来使电路振荡。电路的略有不同可以是自定时的，而不是自复位的。这些技术中的任何一种技术都能使复位发生，然后开始访问序列中的下一列。移位寄存器接收时钟(npch)，选择移至相邻列，并且BLB将被拉至逻辑0状态。这可以复位位单元的内容。由于在ncored和BLB之间存在金属短路216，因此当WL为逻辑0时，ncored将为逻辑0。这样，控制电路将发出另一个脉冲，而这一次写入操作将在相邻列中发生。注意，不需要如读取速度传感器的情况中那样的复位操作，并且当未选择时，位单元可以处于复位状态。此外，用于写入速度传感器的使能功能可以与用于读取速度传感器的使能功能相同。
使用图2C所示的修改后的写入位单元的另一附加优点是，当将位单元值返回切换为一(1)的cored时，WL信号不必很高。由于在修改的写入位单元中BLB短接到Ncored(图2C)，因此当BLB拉低时，这使得Cored切换为1。这与WL被激活无关，因为T11始终处于接通状态，而不依赖于WL被激活以接通。如果使用标准的6T(或类似的)位单元，则在BL和BLB两者分别被拉低时WL必须是活动状态，将0写入Cored并且然后将Cored重写为1以完成将位单元复位为其原始状态。
图3C-2示出了与针对写入传感器的位单元延迟配置300C-1相对应的定时波形300C-2。在一些实现中，当RSTN＝0时(复位期间)，FFM将具有Q＝1，而当RSTN＝0时，所有其他FF将具有Q＝0。在这种情况下，在复位阶段期间，所有触发器(FF)中只有1个触发器被设置为“1”。此后，当传感器处于活动状态时，“1”将传播。此外，对于从1开始的M＝64，BL排序顺序将为BL1、BL2、…、BL62、BL63、BL64、BL1、…、BL62、BL63、BL64、BL1、…。在一些情况下，输出信号(OUT)可以与延迟后的定时信号(GTP)相同。
存储器电路300C-1的一些关键设计原理可以包括以下项中的一个或多个。存储器电路300C-1提供了一种用于使用通孔1层以使ncored作为位线可见的技术。该技术可以为外围电路(例如，行解码器、IO和控制)提供传感器架构。一次可以激活一列以降低功率。该技术可以使用基于移位寄存器的列选择，并且该技术可以具有复位功能以及掉电功能。如果该位单元不可写，则该技术可以与可嵌入在IO块312C中的写入辅助技术结合实现。该技术可以为移位寄存器链提供用附加组件进行的可测试性。
此外，存储器电路300C-1的一些优点可以包括以下一个或多个。存储器电路300C-1可以被实现为在与实际SRAM“几乎精确”的条件下操作的传感器。存储器电路300C-1可以提供输出频率，该输出频率是位单元写入速度的强函数(strong function)。存储器电路300C-1可以在较不浪费功率的情况下使用较少的功率，并且未选择的列不消耗任何功率。在连接在一起进行平均的行数与最小功率之间需要权衡。连接在一起的行越多将改善平均，但会损失功率。
在一些实现中，可以为读取功能或写入功能激活至少一个字线。读取位单元阵列可以使用静态存储器位单元设计，诸如例如工业上通常使用的6T SRAM位单元。也可以使用其他静态存储器位单元设计。写入位单元阵列可以使用静态6T存储器位单元设计。位线输出可以跨多个列短接在一起，其中该技术将位线短接在一起，这会实现如下平均功能，其中一组位线的输出性能会给出在这一个周期期间访问的一个或多个或所有位单元的平均性能。读取位线性能可以是单轨的，其中一个实施例可以是单轨读取。
此外，用于读取存储器阵列的写入功能可以每个周期通过单个字线，或者可以存在允许在单个周期内对一个或多个或所有多个位单元进行写入的功能。对于读取存储器阵列或写入存储器阵列，可以使用各种读取和写入辅助技术。根据所使用的工艺以及所需的温度和电压条件，这些技术可以提供附加的功能。这种情况可以包括负位线写入辅助、VDD下降和/或字线整形以增强读取和写入能力。通常，在实现中示出的任何辅助功能的缺失都不会消除该功能用于实现。
在这些实施例中，需要对位单元进行读取或写入或两者的顺序进行排序的功能。对于排序，没有提供通用地址，因此没有解码。这有助于降低复杂度、面积和功耗。此序列可以通过图3B-1和图3C-1中所示的硬件设计来确定，或可以通过单独的输入流来确定。
本文描述了集成电路的各种实现。集成电路可以包括布置在集成电路的第一区域中的第一存储器结构，并且第一存储器结构可以具有带有第一晶体管的第一存储器单元。集成电路可以包括设置在集成电路中的与第一区域不同的第二区域中的第二存储器结构，并且第二存储器结构可以具有带有第二晶体管的第二存储器单元，第二晶体管与第一晶体管分离。第二存储器单元的第二晶体管可以被布置为提供输出振荡频率，用于检测第一存储器单元的第一晶体管的性能变化。
本文描述了集成电路的各种实现。集成电路可以包括用作数据存储装置的第一存储器结构。集成电路可以包括用作性能传感器的第二存储器结构，其基于与不同操作条件相关联的特性来选择性地提供输出振荡频率。第一存储器结构和第二存储器结构具有同时制造的存储器单元。
本文描述了存储器结构的各种实现。存储器结构可以包括用作性能监视器的存储器单元阵列，其基于存储器单元的晶体管性质和操作条件中的至少一个提供具有重复切换的输出振荡信号，该重复切换的频率与存储器单元的读取性能和写入性能中的至少一个相关。性能监视器激活字线和位线中的至少一个的序列，使得输出振荡信号具有重复的周期性图案。
权利要求的主题意欲不限于本文提供的实现和说明，而是包括那些实现的修改形式，包括实现的一部分以及根据权利要求的不同实现的元素的组合。应当理解，在对任何此类实现的开发中，例如在任何工程或设计项目中，都应做出许多实现专用的决策以实现开发人员的特定目标，诸如遵守与系统有关和与业务有关的约束，这可以在实现之间变化。此外，应当理解，这种开发工作是复杂且耗时的，但是对于受益于本发明的普通技术人员而言，这仍将是设计、制作和制造的例行工作。
已经详细参考了各种实现，在附图中示出了各种实现的示例。在以下详细描述中，阐述了许多具体细节以提供对本文提供的公开内容的透彻理解。然而，可以在没有这些具体细节的情况下实践本文提供的公开内容。在一些其他情况下，没有详细描述公知的方法、过程、组件、电路和网络，以免不必要地混淆实施例的细节。
还应该理解，尽管在本文可以使用术语第一、第二等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于区分一个元件和另一个元件。例如，第一元件可以被称为第二元件，类似地，第二元件可以被称为第一元件。第一元件和第二元件分别是两个元件，但是它们不应被视为同一元件。
本文提供的公开内容的描述中使用的术语是出于描述特定实现的目的，并且无意于限制本文提供的公开内容。如本文所提供的公开内容和所附权利要求书中所使用的，单数形式“一”、“一个”和“所述”也意图包括复数形式，除非上下文另外明确指出。如本文所使用的术语“和/或”是指并且涵盖一个或多个相关的所列项目的任何和所有可能的组合。当在本说明书中使用时，术语“包括”和/或“包含”指定存在所述特征、整数、步骤、操作、元件和/或组件，但不包括排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或其群组。
如本文所使用，术语“如果”可以被解释为表示“当…时”或“在…时”或“响应于确定”或“响应于检测到”，这取决于上下文。类似地，短语“如果确定”或“如果检测到[陈述的条件或事件]”可以被解释为表示“在确定...时”或“响应于确定...”或“在检测到[陈述的条件或事件]时”或“响应于检测到[陈述的条件或事件]”，这取决于上下文。术语“上”和“下”、“上部”和“下部”、“向上”和“向下”、“以下”和“以上”、以及指示在给定点或元件上方或下方的相对位置的其他相似术语都可以结合在本文描述的各种技术的一些实现使用。
尽管前述内容针对本文描述的各种技术的实现，但是可以根据可以由所附权利要求确定的本文的公开内容设计其他和另外的实现。
尽管已经以特定于结构特征和/或方法动作的语言描述了主题，但是应该理解，所附权利要求书中定义的主题不必限于上述特定特征或动作。更确切而言，上述特定特征和动作被公开为实现权利要求的示例形式。

Claims (25)

1.一种集成电路，包括：
第一存储器结构，其设置在所述集成电路的第一区域中，所述第一存储器结构具有带有第一晶体管的第一存储器单元；以及
第二存储器结构，其设置在所述集成电路中的不同于所述第一区域的第二区域中，所述第二存储器结构具有带有第二晶体管的第二存储器单元，所述第二晶体管与所述第一晶体管分离，
其中所述第二存储器单元的所述第二晶体管被布置为提供输出振荡频率，用于检测所述第一存储器单元的所述第一晶体管的性能变化。
2.根据权利要求1所述的集成电路，其中所述输出振荡频率基于所述第二存储器单元的所述第二晶体管的性能。
3.根据权利要求2所述的集成电路，其中所述第二存储器单元的所述第二晶体管的性能基于一个或多个操作条件，所述操作条件是指检测所述第二存储器单元的所述第二晶体管的工艺、电压和温度中的至少一个的变化。
4.根据权利要求1所述的集成电路，其中所述第一晶体管和所述第二晶体管被同时制造为具有相似的晶体管性质。
5.根据权利要求1所述的集成电路，其中所述第二存储器结构提供与所述第一存储器单元的读取性能和写入性能中的至少一个相关的所述输出振荡频率。
6.根据权利要求5所述的集成电路，其中对所述第二存储器单元的修改使得能够改善所述写入性能的测量。
7.一种集成电路，包括：
第一存储器结构，用作数据存储装置；以及
第二存储器结构，用作性能传感器，所述性能传感器基于与不同操作条件相关联的特性选择性地提供输出振荡频率，
其中所述第一存储器结构和所述第二存储器结构具有同时制造的存储器单元。
8.根据权利要求7所述的集成电路，其中所述第二存储器结构基于所述存储器单元的操作条件提供具有重复切换的输出振荡信号，所述重复切换的频率与所述第二存储器结构的所述存储器单元的读取性能和写入性能中的至少一个相关。
9.根据权利要求8所述的集成电路，其中对所述第二存储器结构的所述存储器单元的修改使得能够改善所述写入性能的功能和呈现，并且其中所述第一存储器结构和所述第二存储器结构具有相同的晶体管前端布局，并且具有实质上相同的晶体管强度。
10.根据权利要求7所述的集成电路，其中所述第二存储器结构包括多个字线和多个位线对中的至少一个，并且其中所述多个字线和所述多个位线对中的至少一个的序列被激活，使得所述输出振荡信号具有重复的周期性图案。
11.根据权利要求7所述的集成电路，其中所述第二存储器结构包括多个字线和多个位线，并且其中所述字线中的至少两个字线被耦合在一起或者所述位线中的至少两个位线被耦合在一起，以便由于在相同时间段期间激活了多个存储器单元而提供对所述输出振荡信号的所述频率的平均，并且其中所述频率的所述平均减小了所述存储器单元对存储器单元变化的影响，从而与平均存储器单元性能更加相关。
12.根据权利要求7所述的集成电路，其中所述输出振荡频率用于改变所述第一存储器结构的性能。
13.根据权利要求7所述的集成电路，其中所述第二存储器结构选择性地提供所述输出振荡频率作为与读取操作相关联的第一输出振荡频率，并且其中所述第二存储器结构选择性地提供与写入操作相关联的第二输出振荡频率。
14.根据权利要求7所述的集成电路，其中所述第二存储器结构选择性地提供所述输出振荡频率作为与读取操作的读取性能相关联的第一输出振荡频率。
15.根据权利要求14所述的集成电路，还包括第三存储器结构，所述第三存储器结构用作单独的性能传感器，其选择性地提供与写入操作的写入性能相关联且不同于所述第一输出振荡频率的第二输出振荡频率。
16.根据权利要求7所述的集成电路，还包括处理器或控制器，所述处理器或控制器监视来自所述第二存储器结构的所述输出振荡频率。
17.根据权利要求16所述的集成电路，其中所述处理器或所述控制器基于从所述第二存储器结构接收的所述输出操作频率来调整所述第一存储器结构的性能和功率中的至少一个。
18.根据权利要求17所述的集成电路，其中针对所述第一存储器结构改变电源电压VDD或针对内部定时裕度或读取/写入辅助的设置，以便引起性能和功率中的至少一个改变。
19.一种存储器结构，包括：
存储器单元阵列，用作性能监视器，所述性能监视器基于所述存储器单元的晶体管性质和操作条件中的至少一个提供具有重复切换的输出振荡信号，所述重复切换的频率与所述存储器单元的读取性能和写入性能中的至少一个相关，其中所述性能监视器激活字线和位线中的至少一个的序列，使得所述输出振荡信号具有重复的周期性图案。
20.根据权利要求19所述的存储器结构，其中对所述存储器单元的修改使得能够改善所述写入性能的测量。
21.根据权利要求19所述的存储器结构，还包括另一存储器单元阵列，其用作数据存储装置，其中所述性能监视器支持施加到所述数据存储装置的可变电压，这允许增加操作电压以提高所述数据存储装置的性能和功率，或允许降低操作电压以降低所述数据存储装置的性能和功率。
22.根据权利要求19所述的存储器结构，其中所述字线和所述位线中的至少一个的所述序列提供贯穿所述存储器单元阵列中的位的预定读取顺序和位的预定写入顺序中的至少一个。
23.根据权利要求22所述的存储器结构，其中所述位的预定读取顺序和所述位的预定写入顺序中的所述至少一个允许独立于行解码器和列解码器中的至少一个来制造所述存储器结构。
24.根据权利要求19所述的存储器结构，其中所述字线中的至少两个字线耦合在一起或所述位线中的至少两个位线耦合在一起，以便由于在相同时间段期间激活了多个存储器单元而提供所述输出振荡信号的频率的平均，并且其中所述频率的所述平均减小了随机存储器单元对存储器单元变化的影响，并且与平均存储器单元性能更加相关。
25.根据权利要求19所述的存储器结构，其中对所述输出振荡信号的所述频率的测量包括对抖动的测量，所述抖动是指所述频率的周期在周期之间的变化，并且其中所述变化在精细水平上与存储器单元的性能相关，并且其中所述变化与所述存储器单元性能在存储器单元之间的性能变化相关。
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