JPH08227598A - 半導体記憶装置およびそのワード線選択方法 - Google Patents
半導体記憶装置およびそのワード線選択方法Info
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- JPH08227598A JPH08227598A JP7032038A JP3203895A JPH08227598A JP H08227598 A JPH08227598 A JP H08227598A JP 7032038 A JP7032038 A JP 7032038A JP 3203895 A JP3203895 A JP 3203895A JP H08227598 A JPH08227598 A JP H08227598A
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Abstract
(57)【要約】
【目的】 ディスターブテストを外部に設けられたテス
ト装置の機能および精度に影響を受けることなく高速か
つ柔軟に実行することのできる半導体記憶装置を提供す
る。 【構成】 ディスターブモードコントロール回路（１
９）は、コントロール回路（１８）からのディスターブ
モード指定信号の活性化時端子（８）のアドレス信号が
所定の状態のときにディスターブモードを指定し、内部
周期設定回路（２０）を活性化する。内部周期設定回路
（２０）は活性化時に所定の周期を有するクロック信号
を連続的に発生してコントロール回路（１８）へ与え
る。コントロール回路（１８）は、このディスターブモ
ードコントロール回路からのモード検出信号と内部周期
設定回路からのクロック信号に従って、内部アドレス発
生回路（１０）から順次クロック信号に同期して内部ア
ドレス信号を発生させ、メモリアレイ（７）のワード線
を選択する。
ト装置の機能および精度に影響を受けることなく高速か
つ柔軟に実行することのできる半導体記憶装置を提供す
る。 【構成】 ディスターブモードコントロール回路（１
９）は、コントロール回路（１８）からのディスターブ
モード指定信号の活性化時端子（８）のアドレス信号が
所定の状態のときにディスターブモードを指定し、内部
周期設定回路（２０）を活性化する。内部周期設定回路
（２０）は活性化時に所定の周期を有するクロック信号
を連続的に発生してコントロール回路（１８）へ与え
る。コントロール回路（１８）は、このディスターブモ
ードコントロール回路からのモード検出信号と内部周期
設定回路からのクロック信号に従って、内部アドレス発
生回路（１０）から順次クロック信号に同期して内部ア
ドレス信号を発生させ、メモリアレイ（７）のワード線
を選択する。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、半導体記憶装置のテストを高速に行なうため
の構成に関する。より特定的には、この発明は、テスト
動作時において半導体記憶装置内のワード線を高速に順
次選択するための構成に関する。
し、特に、半導体記憶装置のテストを高速に行なうため
の構成に関する。より特定的には、この発明は、テスト
動作時において半導体記憶装置内のワード線を高速に順
次選択するための構成に関する。
【０００２】
【従来の技術】図３０は、従来のダイナミック型半導体
記憶装置の全体の構成を概略的に示す図である。ダイナ
ミック型半導体記憶装置は、仮想スタティック・ランダ
ム・アクセス・メモリ（ＶＳＲＡＭ）、疑似スタティッ
ク・ランダム・アクセス・メモリ（ＰＳＲＡＭ）および
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）を含む。図３０において、ダイナミック・ランダム
・アクセス・メモリの構成を一例として示す。
記憶装置の全体の構成を概略的に示す図である。ダイナ
ミック型半導体記憶装置は、仮想スタティック・ランダ
ム・アクセス・メモリ（ＶＳＲＡＭ）、疑似スタティッ
ク・ランダム・アクセス・メモリ（ＰＳＲＡＭ）および
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）を含む。図３０において、ダイナミック・ランダム
・アクセス・メモリの構成を一例として示す。
【０００３】図３０において、ダイナミック型半導体記
憶装置１は、外部制御信号入力端子（ノード）２ないし
５を介して与えられる外部制御信号／Ｗ、／ＯＥ、／Ｒ
ＡＳおよび／ＣＡＳを受けて内部制御信号を発生するコ
ントロール回路６と、後にその内部構成を詳細に説明す
るがメモリセルが行列状に配列されるメモリアレイ７
と、アドレス信号入力端子（ノード）８を介して与えら
れる外部アドレス信号Ａ０〜Ａｉを受け、コントロール
回路６の制御のもとに内部行アドレス信号および内部列
アドレス信号を発生するアドレスバッファ９と、コント
ロール回路６の制御のもとに、リフレッシュ動作時にリ
フレッシュされるべき行を指定するリフレッシュ行アド
レス信号を発生する内部アドレス発生回路１０と、コン
トロール回路６の制御のもとにアドレスバッファ９およ
び内部アドレス発生回路１０からのアドレス信号のいず
れかを選択的に通過させるマルチプレクサ１１と、コン
トロール回路６の制御のもとに活性化され、マルチプレ
クサ１１から与えられ内部行アドレス信号をデコード
し、メモリアレイ７の行（ワード線）を選択するロウデ
コーダ１２を含む。
憶装置１は、外部制御信号入力端子（ノード）２ないし
５を介して与えられる外部制御信号／Ｗ、／ＯＥ、／Ｒ
ＡＳおよび／ＣＡＳを受けて内部制御信号を発生するコ
ントロール回路６と、後にその内部構成を詳細に説明す
るがメモリセルが行列状に配列されるメモリアレイ７
と、アドレス信号入力端子（ノード）８を介して与えら
れる外部アドレス信号Ａ０〜Ａｉを受け、コントロール
回路６の制御のもとに内部行アドレス信号および内部列
アドレス信号を発生するアドレスバッファ９と、コント
ロール回路６の制御のもとに、リフレッシュ動作時にリ
フレッシュされるべき行を指定するリフレッシュ行アド
レス信号を発生する内部アドレス発生回路１０と、コン
トロール回路６の制御のもとにアドレスバッファ９およ
び内部アドレス発生回路１０からのアドレス信号のいず
れかを選択的に通過させるマルチプレクサ１１と、コン
トロール回路６の制御のもとに活性化され、マルチプレ
クサ１１から与えられ内部行アドレス信号をデコード
し、メモリアレイ７の行（ワード線）を選択するロウデ
コーダ１２を含む。
【０００４】外部制御信号入力端子（ノード）２へ与え
られる信号／Ｗは、データ書込を指定するライトイネー
ブル信号である。外部制御信号入力端子（ノード）３へ
与えられる信号／ＯＥは、データ出力を指定する出力イ
ネーブル信号である。外部制御信号入力端子（ノード）
４へ与えられる信号／ＲＡＳは、半導体記憶装置の内部
動作を開始させ、かつ内部動作の活性期間を決定するロ
ウアドレスストローブ信号である。この信号／ＲＡＳの
活性化時、ロウデコーダ１２等のメモリアレイ７の行を
選択する動作に関連する回路は活性状態とされる。外部
制御信号入力端子（ノード）５へ与えられる信号／ＣＡ
Ｓはコラムアドレスストローブ信号であり、メモリアレ
イ７における列を選択する回路を活性状態とする。これ
らの外部制御信号の機能についてはまた後に詳細に説明
する。
られる信号／Ｗは、データ書込を指定するライトイネー
ブル信号である。外部制御信号入力端子（ノード）３へ
与えられる信号／ＯＥは、データ出力を指定する出力イ
ネーブル信号である。外部制御信号入力端子（ノード）
４へ与えられる信号／ＲＡＳは、半導体記憶装置の内部
動作を開始させ、かつ内部動作の活性期間を決定するロ
ウアドレスストローブ信号である。この信号／ＲＡＳの
活性化時、ロウデコーダ１２等のメモリアレイ７の行を
選択する動作に関連する回路は活性状態とされる。外部
制御信号入力端子（ノード）５へ与えられる信号／ＣＡ
Ｓはコラムアドレスストローブ信号であり、メモリアレ
イ７における列を選択する回路を活性状態とする。これ
らの外部制御信号の機能についてはまた後に詳細に説明
する。
【０００５】半導体記憶装置１は、さらに、コントロー
ル回路６の制御のもとに活性化され、アドレスバッファ
９からの内部列アドレス信号をデコードし、メモリアレ
イ７の列を選択する列選択信号を発生するコラムデコー
ダ１３と、メモリアレイ７の選択された行に接続するメ
モリセルのデータを検知し増幅するセンスアンプと、コ
ラムデコーダ１３からの列選択信号に応答してメモリア
レイ７の選択された列を内部データバスａ１に接続する
ＩＯゲートと、コントロール回路６の制御のもとに、デ
ータ書込時データ入出力端子１７へ与えられた外部書込
データＤＱ０〜ＤＱｊから内部書込データを生成して内
部データバスａ１へ伝達する入力バッファ１５と、コン
トロール回路６の制御のもとにデータ読出時この内部デ
ータバスａ１に読出された内部読出データから外部読出
データＤＱ０〜ＤＱｊを生成してデータ入出力端子１７
へ出力する出力バッファ１６を含む。図２６において
は、センスアンプとＩＯゲートは１つのブロック１４で
示す。入力バッファ１５は、信号／Ｗおよび／ＣＡＳが
ともに活性状態のローレベルとなったときに活性化され
て内部書込データを生成する。出力バッファ１６は、出
力イネーブル信号／ＯＥの活性化に従って活性状態とさ
れる。
ル回路６の制御のもとに活性化され、アドレスバッファ
９からの内部列アドレス信号をデコードし、メモリアレ
イ７の列を選択する列選択信号を発生するコラムデコー
ダ１３と、メモリアレイ７の選択された行に接続するメ
モリセルのデータを検知し増幅するセンスアンプと、コ
ラムデコーダ１３からの列選択信号に応答してメモリア
レイ７の選択された列を内部データバスａ１に接続する
ＩＯゲートと、コントロール回路６の制御のもとに、デ
ータ書込時データ入出力端子１７へ与えられた外部書込
データＤＱ０〜ＤＱｊから内部書込データを生成して内
部データバスａ１へ伝達する入力バッファ１５と、コン
トロール回路６の制御のもとにデータ読出時この内部デ
ータバスａ１に読出された内部読出データから外部読出
データＤＱ０〜ＤＱｊを生成してデータ入出力端子１７
へ出力する出力バッファ１６を含む。図２６において
は、センスアンプとＩＯゲートは１つのブロック１４で
示す。入力バッファ１５は、信号／Ｗおよび／ＣＡＳが
ともに活性状態のローレベルとなったときに活性化され
て内部書込データを生成する。出力バッファ１６は、出
力イネーブル信号／ＯＥの活性化に従って活性状態とさ
れる。
【０００６】図３１は、図３０に示すメモリアレイ７の
内部構成を示す図である。図２７において、メモリアレ
イ７は、メモリセルの各行に対応して配置され、各々に
対応の行のメモリセルが接続される複数のワード線ＷＬ
と、メモリセルの各列に対応して配置され、各々に対応
の列のメモリが接続される複数のビット線対ＢＬ，／Ｂ
Ｌを含む。図３１においては、ワード線ＷＬ０、ＷＬ
（ｌ−１）、ＷＬ０、ＷＬ（ｌ＋１）と、１対のビット
線ＢＬ，／ＢＬを代表的に示す。
内部構成を示す図である。図２７において、メモリアレ
イ７は、メモリセルの各行に対応して配置され、各々に
対応の行のメモリセルが接続される複数のワード線ＷＬ
と、メモリセルの各列に対応して配置され、各々に対応
の列のメモリが接続される複数のビット線対ＢＬ，／Ｂ
Ｌを含む。図３１においては、ワード線ＷＬ０、ＷＬ
（ｌ−１）、ＷＬ０、ＷＬ（ｌ＋１）と、１対のビット
線ＢＬ，／ＢＬを代表的に示す。
【０００７】メモリセルは、１対のビット線とワード線
との交差部に対応して配置される。図３１においては、
ワード線ＷＬ（ｌ−１）とビット線／ＢＬの交差部に対
応して配置されるメモリセルＭＣａと、ワード線ＷＬｌ
とビット線ＢＬとの交差部に対応して配置されるメモリ
セルＭＣｂと、ワード線ＷＬ（ｌ＋１）とビット線／Ｂ
Ｌとの交差部に対応して配置されるメモリセルＭＣｃを
代表的に示す。メモリセルＭＣａ〜ＭＣｃの各々は、情
報を電荷の形態で格納するキャパシタ２３と、対応のワ
ード線上の信号電位に応答して導通し、対応のビット線
（ＢＬまたは／ＢＬ）とキャパシタ２３とを接続するア
クセストランジスタ２２を含む。アクセストランジスタ
２２は、ｎチャネルＭＯＳ（絶縁ゲート型電界効果）ト
ランジスタで構成される。
との交差部に対応して配置される。図３１においては、
ワード線ＷＬ（ｌ−１）とビット線／ＢＬの交差部に対
応して配置されるメモリセルＭＣａと、ワード線ＷＬｌ
とビット線ＢＬとの交差部に対応して配置されるメモリ
セルＭＣｂと、ワード線ＷＬ（ｌ＋１）とビット線／Ｂ
Ｌとの交差部に対応して配置されるメモリセルＭＣｃを
代表的に示す。メモリセルＭＣａ〜ＭＣｃの各々は、情
報を電荷の形態で格納するキャパシタ２３と、対応のワ
ード線上の信号電位に応答して導通し、対応のビット線
（ＢＬまたは／ＢＬ）とキャパシタ２３とを接続するア
クセストランジスタ２２を含む。アクセストランジスタ
２２は、ｎチャネルＭＯＳ（絶縁ゲート型電界効果）ト
ランジスタで構成される。
【０００８】ワード線ＷＬ（ＷＬ０〜ＷＬ（ｌ＋１）を
総称的に示す）には、ロウデコーダ１２からの行選択信
号が伝達される。ブロック１４に含まれるセンスアンプ
は、ビット線対ＢＬ，／ＢＬ各々に対応して配置され、
対応のビット線対ＢＬ，／ＢＬの電位を差動的に増幅す
るセンスアンプ回路を含む。次に、この図３０および図
３１に示す半導体記憶装置の動作をその動作波形図であ
る図３２を参照して説明する。
総称的に示す）には、ロウデコーダ１２からの行選択信
号が伝達される。ブロック１４に含まれるセンスアンプ
は、ビット線対ＢＬ，／ＢＬ各々に対応して配置され、
対応のビット線対ＢＬ，／ＢＬの電位を差動的に増幅す
るセンスアンプ回路を含む。次に、この図３０および図
３１に示す半導体記憶装置の動作をその動作波形図であ
る図３２を参照して説明する。
【０００９】ここで、図３２においては、データ読出時
における動作波形が一例として示される。
における動作波形が一例として示される。
【００１０】信号／ＲＡＳが非活性状態のハイレベルの
とき、半導体記憶装置１はスタンバイ状態にある。この
状態においては、ロウデコーダ１２からの行選択信号は
すべて非活性状態にあり、ワード線ＷＬの電位は非選択
状態のローレベルにある。ビット線ＢＬおよび／ＢＬ
は、図示しないプリチャージ／イコライズ回路により、
所定電位（たとえばＶｃｃ／２：Ｖｃｃは動作電源電
圧）にプリチャージされている。
とき、半導体記憶装置１はスタンバイ状態にある。この
状態においては、ロウデコーダ１２からの行選択信号は
すべて非活性状態にあり、ワード線ＷＬの電位は非選択
状態のローレベルにある。ビット線ＢＬおよび／ＢＬ
は、図示しないプリチャージ／イコライズ回路により、
所定電位（たとえばＶｃｃ／２：Ｖｃｃは動作電源電
圧）にプリチャージされている。
【００１１】信号／ＲＡＳがローレベルの活性状態とな
るとメモリサイクルが始まり、行選択動作が開始され
る。この行選択動作の開始に先立って、まずビット線Ｂ
Ｌおよび／ＢＬのプリチャージ動作が停止され、ビット
線ＢＬおよび／ＢＬはプリチャージ電位でフローティン
グ状態とされる。
るとメモリサイクルが始まり、行選択動作が開始され
る。この行選択動作の開始に先立って、まずビット線Ｂ
Ｌおよび／ＢＬのプリチャージ動作が停止され、ビット
線ＢＬおよび／ＢＬはプリチャージ電位でフローティン
グ状態とされる。
【００１２】アドレスバッファ９が、コントロール回路
６から制御信号バスａ３を介して与えられる制御信号に
応答して、アドレス信号入力端子（ノード）８を介して
与えられる外部アドレス信号Ａ０〜Ａｉを取込み、内部
アドレスバスａ４上に内部行アドレス信号を出力する。
図３０においては、この内部アドレスバスａ４は（ｉ＋
１）ビット幅を図示するように示される。しかしながら
アドレスバッファ９が相補なアドレス信号対を出力する
場合にはこの内部アドレスバスａ４のビット幅は２（ｉ
＋１）となる。マルチプレクサ１１は、通常動作モード
時においては、コントロール回路６の制御のもとに、ア
ドレスバッファ９からの内部行アドレス信号を選択して
ロウデコーダ１２へ与える。ロウデコーダ１２は、この
与えられた内部行アドレス信号をデコードし、メモリア
レイ７のアドレス指定されたワード線上へ行選択信号を
伝達する。これにより、選択されたワード線ＷＬの電位
がハイレベルへ上昇する。
６から制御信号バスａ３を介して与えられる制御信号に
応答して、アドレス信号入力端子（ノード）８を介して
与えられる外部アドレス信号Ａ０〜Ａｉを取込み、内部
アドレスバスａ４上に内部行アドレス信号を出力する。
図３０においては、この内部アドレスバスａ４は（ｉ＋
１）ビット幅を図示するように示される。しかしながら
アドレスバッファ９が相補なアドレス信号対を出力する
場合にはこの内部アドレスバスａ４のビット幅は２（ｉ
＋１）となる。マルチプレクサ１１は、通常動作モード
時においては、コントロール回路６の制御のもとに、ア
ドレスバッファ９からの内部行アドレス信号を選択して
ロウデコーダ１２へ与える。ロウデコーダ１２は、この
与えられた内部行アドレス信号をデコードし、メモリア
レイ７のアドレス指定されたワード線上へ行選択信号を
伝達する。これにより、選択されたワード線ＷＬの電位
がハイレベルへ上昇する。
【００１３】いま、ワード線ＷＬｌが選択されたと仮定
する。この状態においては、メモリセルＭＣｂのアクセ
ストランジスタ２２がオン状態となり、キャパシタ２３
がビット線ＢＬに接続される。メモリセルＭＣｂがハイ
レベルのデータを格納しているとき、ビット線ＢＬの電
位は図３２に示すように少し上昇する。一方、ビット線
／ＢＬには接続するメモリセルが存在しないため、ビッ
ト線／ＢＬはプリチャージ電位を維持する。次いで、ブ
ロック１４に含まれるセンスアンプ回路が活性化され、
このビット線ＢＬ／ＢＬの電位が差動的に増幅され、ハ
イレベルのデータが読出されたビット線ＢＬの電位が動
作電源電圧Ｖｃｃレベルに上昇し、他方のビット線／Ｂ
Ｌは接地電位レベルのローレベルにまで放電される。
する。この状態においては、メモリセルＭＣｂのアクセ
ストランジスタ２２がオン状態となり、キャパシタ２３
がビット線ＢＬに接続される。メモリセルＭＣｂがハイ
レベルのデータを格納しているとき、ビット線ＢＬの電
位は図３２に示すように少し上昇する。一方、ビット線
／ＢＬには接続するメモリセルが存在しないため、ビッ
ト線／ＢＬはプリチャージ電位を維持する。次いで、ブ
ロック１４に含まれるセンスアンプ回路が活性化され、
このビット線ＢＬ／ＢＬの電位が差動的に増幅され、ハ
イレベルのデータが読出されたビット線ＢＬの電位が動
作電源電圧Ｖｃｃレベルに上昇し、他方のビット線／Ｂ
Ｌは接地電位レベルのローレベルにまで放電される。
【００１４】信号／ＣＡＳがローレベルの活性状態とさ
れると、アドレスバッファ９は、コントロール回路６の
制御のもとに、アドレス信号入力端子（ノード）８に与
えられた内部アドレス信号Ａ０〜Ａｉを列アドレス信号
として取込み、内部列アドレス信号を生成して内部アド
レスバスａ４上に伝達する。センスアンプ回路が活性化
されて、ビット線ＢＬおよび／ＢＬの電位が確定した
後、コラムデコーダ１３がコントロール回路６の制御の
もとに活性化されアドレスバッファ９から与えられた内
部列アドレス信号をデコードし、列選択信号を生成して
出力する。この列選択信号に応答して、ブロック１４に
含まれるＩＯゲート（各ビット線対に対して設けられて
いる）がオン状態となり、列選択信号が指定する列に対
応して配置されたビット線対が内部データバスａ１に接
続される。データ読出時においては、出力イネーブル信
号／ＯＥが活性状態のローレベルとされ、出力バッファ
１６が応じてコントロール回路６の制御のもとに活性化
され、この内部データバスａ１上に与えられた内部読出
データから外部読出データを生成してデータ入出力端子
１７へ伝達する。データ読出時においては、ライトイネ
ーブル信号／Ｗは非活性状態のハイレベルに維持され
る。データ書込時において、内部データバスａ１へ内部
書込データが伝達されるタイミングは、信号／Ｗおよび
／ＣＡＳの両者が活性状態とされたタイミングに対応す
る。
れると、アドレスバッファ９は、コントロール回路６の
制御のもとに、アドレス信号入力端子（ノード）８に与
えられた内部アドレス信号Ａ０〜Ａｉを列アドレス信号
として取込み、内部列アドレス信号を生成して内部アド
レスバスａ４上に伝達する。センスアンプ回路が活性化
されて、ビット線ＢＬおよび／ＢＬの電位が確定した
後、コラムデコーダ１３がコントロール回路６の制御の
もとに活性化されアドレスバッファ９から与えられた内
部列アドレス信号をデコードし、列選択信号を生成して
出力する。この列選択信号に応答して、ブロック１４に
含まれるＩＯゲート（各ビット線対に対して設けられて
いる）がオン状態となり、列選択信号が指定する列に対
応して配置されたビット線対が内部データバスａ１に接
続される。データ読出時においては、出力イネーブル信
号／ＯＥが活性状態のローレベルとされ、出力バッファ
１６が応じてコントロール回路６の制御のもとに活性化
され、この内部データバスａ１上に与えられた内部読出
データから外部読出データを生成してデータ入出力端子
１７へ伝達する。データ読出時においては、ライトイネ
ーブル信号／Ｗは非活性状態のハイレベルに維持され
る。データ書込時において、内部データバスａ１へ内部
書込データが伝達されるタイミングは、信号／Ｗおよび
／ＣＡＳの両者が活性状態とされたタイミングに対応す
る。
【００１５】ワード線ＷＬは互いに平行に同一配線層に
形成され、互いに絶縁膜により電気的に分離される。こ
のため、ワード線間には、図３１に示すように寄生容量
が存在する。図３１においては、ワード線ＷＬ（ｌ−
１）およびＷＬｌの間の寄生容量２５ａと、ワード線Ｗ
ＬおよびＷＬ（ｌ＋１）の間の寄生容量２５ｂを代表的
に示す。この寄生容量は、隣接ワード線間のみならず、
離れて配置されるワード線との間にも存在する。また、
ビット線ＢＬおよび／ＢＬとワード線ＷＬとは、互いに
異なる配線層に、互いに交差する方向に形成される。こ
のため交差部分において層間絶縁膜を介して寄生容量が
存在する。図３１においては、ビット線ＢＬとワード線
ＷＬ（ｌ−１）の間の寄生容量２６を代表的に示す。以
下にこの寄生容量２５ａ、２５ｂおよび２６の作用につ
いて説明する。
形成され、互いに絶縁膜により電気的に分離される。こ
のため、ワード線間には、図３１に示すように寄生容量
が存在する。図３１においては、ワード線ＷＬ（ｌ−
１）およびＷＬｌの間の寄生容量２５ａと、ワード線Ｗ
ＬおよびＷＬ（ｌ＋１）の間の寄生容量２５ｂを代表的
に示す。この寄生容量は、隣接ワード線間のみならず、
離れて配置されるワード線との間にも存在する。また、
ビット線ＢＬおよび／ＢＬとワード線ＷＬとは、互いに
異なる配線層に、互いに交差する方向に形成される。こ
のため交差部分において層間絶縁膜を介して寄生容量が
存在する。図３１においては、ビット線ＢＬとワード線
ＷＬ（ｌ−１）の間の寄生容量２６を代表的に示す。以
下にこの寄生容量２５ａ、２５ｂおよび２６の作用につ
いて説明する。
【００１６】図３３は、ワード線間およびワード線／ビ
ット線間の寄生容量の分布をより詳細に示す図である。
図３３においては、２本のワード線ＷＬａおよびＷＬｂ
ならびに１対のビット線ＢＬおよび／ＢＬを示す。ビッ
ト線ＢＬとワード線ＷＬａの交差部に対応してメモリセ
ルＭＣｄが配置され、ビット線／ＢＬとワード線ＷＬｂ
の交差部に対応してメモリセルＭＣｅが配置される。ま
たキャパシタ２３の電極へは、一度の基準電圧（通常Ｖ
ｃｃ／２）Ｖｃｐが与えられる。ワード線ＷＬａおよび
ＷＬｂの間には寄生容量２５ｃが存在し、またワード線
ＷＬａには、図示しないワード線との間で形成される寄
生容量２５ｄが存在し、またワード線ＷＬｂには、図示
しないワード線との間で形成される寄生容量２５ｅが存
在する。ワード線ＷＬａとビット線ＢＬの間に寄生容量
２６ａが存在し、ビット線ＢＬとワード線ＷＬｂの間に
寄生容量２６ｂが存在する。ビット線／ＢＬとワード線
ＷＬａの間に寄生容量２６ｃが存在し、ビット線／ＢＬ
とワード線ＷＬｂの間に寄生容量２６ｄが存在する。
ット線間の寄生容量の分布をより詳細に示す図である。
図３３においては、２本のワード線ＷＬａおよびＷＬｂ
ならびに１対のビット線ＢＬおよび／ＢＬを示す。ビッ
ト線ＢＬとワード線ＷＬａの交差部に対応してメモリセ
ルＭＣｄが配置され、ビット線／ＢＬとワード線ＷＬｂ
の交差部に対応してメモリセルＭＣｅが配置される。ま
たキャパシタ２３の電極へは、一度の基準電圧（通常Ｖ
ｃｃ／２）Ｖｃｐが与えられる。ワード線ＷＬａおよび
ＷＬｂの間には寄生容量２５ｃが存在し、またワード線
ＷＬａには、図示しないワード線との間で形成される寄
生容量２５ｄが存在し、またワード線ＷＬｂには、図示
しないワード線との間で形成される寄生容量２５ｅが存
在する。ワード線ＷＬａとビット線ＢＬの間に寄生容量
２６ａが存在し、ビット線ＢＬとワード線ＷＬｂの間に
寄生容量２６ｂが存在する。ビット線／ＢＬとワード線
ＷＬａの間に寄生容量２６ｃが存在し、ビット線／ＢＬ
とワード線ＷＬｂの間に寄生容量２６ｄが存在する。
【００１７】ビット線対に対応して設けられるセンスア
ンプ回路は、センスアンプ活性化信号φＳＰに応答して
活性化され、ビット線ＢＬおよび／ＢＬの高電位のビッ
ト線を動作電源電圧レベルにまで充電するＰセンスアン
プ２７と、センスアンプ活性化信号φＳＮに応答して活
性化され、ビット線ＢＬおよび／ＢＬの低電位のビット
線を接地電位レベルにまで放電するＮセンスアンプ２８
を含む。
ンプ回路は、センスアンプ活性化信号φＳＰに応答して
活性化され、ビット線ＢＬおよび／ＢＬの高電位のビッ
ト線を動作電源電圧レベルにまで充電するＰセンスアン
プ２７と、センスアンプ活性化信号φＳＮに応答して活
性化され、ビット線ＢＬおよび／ＢＬの低電位のビット
線を接地電位レベルにまで放電するＮセンスアンプ２８
を含む。
【００１８】次に、この図２３３示す寄生容量の作用に
ついて、図３４に示す動作波形図を参照して説明する。
ここで、図３４においては、ワード線ＷＬａが選択さ
れ、かつメモリセルＭＣｄがハイレベル（Ｖｃｃレベ
ル）のデータを格納している場合の動作が一例として示
される。
ついて、図３４に示す動作波形図を参照して説明する。
ここで、図３４においては、ワード線ＷＬａが選択さ
れ、かつメモリセルＭＣｄがハイレベル（Ｖｃｃレベ
ル）のデータを格納している場合の動作が一例として示
される。
【００１９】ワード線ＷＬａが選択されるとその電位が
上昇する。選択ワード線ＷＬａの電位上昇は、寄生容量
２５ｃによる容量結合によりワード線ＷＬｂへ伝達さ
れ、このワード線ＷＬｂの電位が少し上昇する。図３４
においては、この容量結合による非選択ワード線ＷＬｂ
の電位上昇は、リンギングを生じているように示される
（このリンギングは、ロウデコーダ１２に含まれる各ワ
ード線に対応して設けられたワードドライバが非選択ワ
ード線の電位レベルを接地電圧レベルのローレベルに維
持するために生じる）。
上昇する。選択ワード線ＷＬａの電位上昇は、寄生容量
２５ｃによる容量結合によりワード線ＷＬｂへ伝達さ
れ、このワード線ＷＬｂの電位が少し上昇する。図３４
においては、この容量結合による非選択ワード線ＷＬｂ
の電位上昇は、リンギングを生じているように示される
（このリンギングは、ロウデコーダ１２に含まれる各ワ
ード線に対応して設けられたワードドライバが非選択ワ
ード線の電位レベルを接地電圧レベルのローレベルに維
持するために生じる）。
【００２０】選択ワード線ＷＬａの電位が上昇すると、
メモリセルＭＣｄにおいてアクセストランジスタ２２が
オン状態となり、キャパシタ２３に格納された電荷がビ
ット線ＢＬへ伝達され、ビット線ＢＬの電位がΔＲだけ
上昇する。このビット線ＢＬ上の読出電圧ΔＲが十分な
大きさとなると、センスアンプ活性化信号φＳＮおよび
φＳＰが活性化される。通常、最初にセンスアンプ活性
化信号φＳＮが活性化され、Ｎセンスアンプ２８が動作
し、プリチャージ電位のフローティング状態にあったビ
ット線／ＢＬの電位が接地電位レベルへ放電される。次
いで、センスアンプ活性化信号φＳＰが活性化され、Ｐ
センスアンプ２７が動作し、ビット線ＢＬの電位を動作
電源電圧Ｖｃｃレベルにまで充電する。このビット線Ｂ
Ｌの電位上昇時に寄生容量２６ｂの容量結合により、ま
た非選択ワード線ＷＬｂの電位が上昇する。Ｎセンスア
ンプ２８の動作時において、ビット線／ＢＬの電位が接
地電圧レベルへ放電される場合において、非選択ワード
線ＷＬｂの電位はすでに接地電位レベルであり、その容
量結合の場合、非選択メモリセルＭＣｅのアクセストラ
ンジスタはより強いオン状態とされるため、後に説明す
る「ディスターブ」に特に関係しないため、その波形は
省略している。
メモリセルＭＣｄにおいてアクセストランジスタ２２が
オン状態となり、キャパシタ２３に格納された電荷がビ
ット線ＢＬへ伝達され、ビット線ＢＬの電位がΔＲだけ
上昇する。このビット線ＢＬ上の読出電圧ΔＲが十分な
大きさとなると、センスアンプ活性化信号φＳＮおよび
φＳＰが活性化される。通常、最初にセンスアンプ活性
化信号φＳＮが活性化され、Ｎセンスアンプ２８が動作
し、プリチャージ電位のフローティング状態にあったビ
ット線／ＢＬの電位が接地電位レベルへ放電される。次
いで、センスアンプ活性化信号φＳＰが活性化され、Ｐ
センスアンプ２７が動作し、ビット線ＢＬの電位を動作
電源電圧Ｖｃｃレベルにまで充電する。このビット線Ｂ
Ｌの電位上昇時に寄生容量２６ｂの容量結合により、ま
た非選択ワード線ＷＬｂの電位が上昇する。Ｎセンスア
ンプ２８の動作時において、ビット線／ＢＬの電位が接
地電圧レベルへ放電される場合において、非選択ワード
線ＷＬｂの電位はすでに接地電位レベルであり、その容
量結合の場合、非選択メモリセルＭＣｅのアクセストラ
ンジスタはより強いオン状態とされるため、後に説明す
る「ディスターブ」に特に関係しないため、その波形は
省略している。
【００２１】１つのメモリサイクルが終わり、選択ワー
ド線ＷＬａの電位がハイレベルからローレベルへ立下が
るとき、また寄生容量２５ｃによる容量結合を介して、
ワード線ＷＬｂの電位が低下する。このとき、また寄生
容量２６ｃを介してＮセンスアンプ２８により接地電位
レベルに放電されていたビット線／ＢＬの電位が低下す
る。
ド線ＷＬａの電位がハイレベルからローレベルへ立下が
るとき、また寄生容量２５ｃによる容量結合を介して、
ワード線ＷＬｂの電位が低下する。このとき、また寄生
容量２６ｃを介してＮセンスアンプ２８により接地電位
レベルに放電されていたビット線／ＢＬの電位が低下す
る。
【００２２】上述のような非選択ワード線ＷＬｂの電位
の浮き上がりは、以下に詳細に説明するように、非選択
メモリセルＭＣｅのキャパシタ２３に格納された電荷量
を変化させ、応じてメモリセルの記憶データが変化する
という「ディスターブ」の問題を生じさせる。
の浮き上がりは、以下に詳細に説明するように、非選択
メモリセルＭＣｅのキャパシタ２３に格納された電荷量
を変化させ、応じてメモリセルの記憶データが変化する
という「ディスターブ」の問題を生じさせる。
【００２３】図３８は、ワード線電位浮き上がり時にお
けるメモリセルデータのディスターブ態様を示す図であ
る。
けるメモリセルデータのディスターブ態様を示す図であ
る。
【００２４】図３５（Ａ）に示すように、選択ワード線
ＷＬａの電位の立上がり時（図３４のＡ）に非選択ワー
ド線ＷＬｂの電位が立上がった場合、非選択ワード線Ｗ
Ｌｂに接続するメモリセルのキャパシタ２３にハイレベ
ル（Ｖｃｃ）のデータが格納されている場合、アクセス
トランジスタ２２は弱いオン状態となり、キャパシタ２
３からビット線／ＢＬへ電荷Ｑが流出する。この非選択
ワード線ＷＬｂの電位の浮き上がりΔＶ１は、アクセス
トランジスタ２２のしきい値電圧以上である必要はな
い。非選択ワード線ＷＬｂの電位がアクセストランジス
タ２２のしきい値電圧レベルに上昇しても、そのサブス
レショルド電流が増加するため、キャパシタ２３から電
荷Ｑがビット線／ＢＬへ流出する。
ＷＬａの電位の立上がり時（図３４のＡ）に非選択ワー
ド線ＷＬｂの電位が立上がった場合、非選択ワード線Ｗ
Ｌｂに接続するメモリセルのキャパシタ２３にハイレベ
ル（Ｖｃｃ）のデータが格納されている場合、アクセス
トランジスタ２２は弱いオン状態となり、キャパシタ２
３からビット線／ＢＬへ電荷Ｑが流出する。この非選択
ワード線ＷＬｂの電位の浮き上がりΔＶ１は、アクセス
トランジスタ２２のしきい値電圧以上である必要はな
い。非選択ワード線ＷＬｂの電位がアクセストランジス
タ２２のしきい値電圧レベルに上昇しても、そのサブス
レショルド電流が増加するため、キャパシタ２３から電
荷Ｑがビット線／ＢＬへ流出する。
【００２５】次に、図３５（Ｂ）に示すように、Ｐセン
スアンプ２７が動作し、ビット線ＢＬの電位が上昇して
その寄生容量２６ｂにより非選択ワード線ＷＬｂの電位
が上昇したとき、このときビット線／ＢＬの電位は接地
電位Ｖｓｓレベルであり、メモリセルのキャパシタ２３
に格納されたハイレベル（Ｖｃｃレベル）の電荷Ｑがビ
ット線／ＢＬへ流出する。
スアンプ２７が動作し、ビット線ＢＬの電位が上昇して
その寄生容量２６ｂにより非選択ワード線ＷＬｂの電位
が上昇したとき、このときビット線／ＢＬの電位は接地
電位Ｖｓｓレベルであり、メモリセルのキャパシタ２３
に格納されたハイレベル（Ｖｃｃレベル）の電荷Ｑがビ
ット線／ＢＬへ流出する。
【００２６】さらに、図３５（Ｃ）に示すように、選択
ワード線ＷＬａが非選択状態へ移行するとき、図３３に
示す寄生容量２６ｃにより、ビット線／ＢＬの電位が負
電位−ΔＶｂにまで低下したとき、非選択ワード線ＷＬ
ｂの電位が接地電位Ｖｓｓまたは負電位−ΔＶａのと
き、このキャパシタ２３に格納されたハイレベルデータ
を電荷Ｑがビット線／ＢＬへ流出する。
ワード線ＷＬａが非選択状態へ移行するとき、図３３に
示す寄生容量２６ｃにより、ビット線／ＢＬの電位が負
電位−ΔＶｂにまで低下したとき、非選択ワード線ＷＬ
ｂの電位が接地電位Ｖｓｓまたは負電位−ΔＶａのと
き、このキャパシタ２３に格納されたハイレベルデータ
を電荷Ｑがビット線／ＢＬへ流出する。
【００２７】この格納電荷の流出は、データ読出時のみ
ならず、データ書込時においても生じる。すなわち、ワ
ード線が選択状態とされるときおよびセンスアンプが動
作するときに生じる。
ならず、データ書込時においても生じる。すなわち、ワ
ード線が選択状態とされるときおよびセンスアンプが動
作するときに生じる。
【００２８】メモリキャパシタ２３にローレベルのデー
タが格納されている場合、アクセストランジスタのソー
スがキャパシタ２３に接続されるノードとなり、またメ
モリキャパシタ２３の容量は、ビット線ＢＬおよび／Ｂ
Ｌの容量に比べて十分小さく、少しの電荷の流入で、メ
モリキャパシタ２３の電位が上昇し、アクセストランジ
スタ２２のゲートソースの電位がほぼ等しくなり、アク
セストランジスタを介しての電荷の流入は停止する。し
たがって、ローレベルデータを格納するメモリキャパシ
タ２３の電荷レベルは上昇するもののその上限は制限を
受ける。
タが格納されている場合、アクセストランジスタのソー
スがキャパシタ２３に接続されるノードとなり、またメ
モリキャパシタ２３の容量は、ビット線ＢＬおよび／Ｂ
Ｌの容量に比べて十分小さく、少しの電荷の流入で、メ
モリキャパシタ２３の電位が上昇し、アクセストランジ
スタ２２のゲートソースの電位がほぼ等しくなり、アク
セストランジスタを介しての電荷の流入は停止する。し
たがって、ローレベルデータを格納するメモリキャパシ
タ２３の電荷レベルは上昇するもののその上限は制限を
受ける。
【００２９】しかしながら、ハイレベルデータを格納し
ている場合、図３６に示すように、各ワード線選択動作
ごとに、メモリセルキャパシタから対応のビット線へ電
荷が流出し、その電位が低下する。ここで、図３６にお
いては、ワード線ＷＬ（ｌ−１）、ＷＬ（ｌ＋１）、Ｗ
Ｌ（ｌ＋２）…が順次選択されたときのワード線ＷＬ
（ｌ）の電位変動を示す。通常、メモリキャパシタは、
動作時における電荷のリークに対するマージンを有する
ようにそのキャパシタンス値が設定される。しかしなが
らメモリセルキャパシタの容量値が、製造パラメータの
ばらつき（キャパシタ絶縁膜の膜厚、キャパシタ電極対
向面積等）により、そのキャパシタ容量値が小さくなっ
た場合、少しの電荷の流出により、そのキャパシタの電
極電位が低下し、記憶データの反転が生じるという問題
が生じる。
ている場合、図３６に示すように、各ワード線選択動作
ごとに、メモリセルキャパシタから対応のビット線へ電
荷が流出し、その電位が低下する。ここで、図３６にお
いては、ワード線ＷＬ（ｌ−１）、ＷＬ（ｌ＋１）、Ｗ
Ｌ（ｌ＋２）…が順次選択されたときのワード線ＷＬ
（ｌ）の電位変動を示す。通常、メモリキャパシタは、
動作時における電荷のリークに対するマージンを有する
ようにそのキャパシタンス値が設定される。しかしなが
らメモリセルキャパシタの容量値が、製造パラメータの
ばらつき（キャパシタ絶縁膜の膜厚、キャパシタ電極対
向面積等）により、そのキャパシタ容量値が小さくなっ
た場合、少しの電荷の流出により、そのキャパシタの電
極電位が低下し、記憶データの反転が生じるという問題
が生じる。
【００３０】メモリキャパシタ２３の容量値をＣとし、
蓄積電荷をＱとすると、次式が得られる。ただし、セル
プレート電位ＶｃｐをＶｃｃ／２とする。
蓄積電荷をＱとすると、次式が得られる。ただし、セル
プレート電位ＶｃｐをＶｃｃ／２とする。
【００３１】Ｑ＝Ｃ・Ｖｃｃ／２ １回の電荷リーク量がΔＱとすると、そのときのキャパ
シタの電極電位の変化ΔＶは次式で与えられる。
シタの電極電位の変化ΔＶは次式で与えられる。
【００３２】ΔＱ＝Ｃ・ΔＶ したがって、キャパシタ２３の容量値Ｃが小さくなった
場合、流出する電荷量ΔＱの値が同じであっても、電位
変化ΔＶが大きくなる。したがって、図３６に示すよう
に、正常なメモリセル（破線で示す）のキャパシタ電極
電位は変化するよりも、キャパシタの容量値が小さな不
良セルのキャパシタ電極電位はより多く低下する。
場合、流出する電荷量ΔＱの値が同じであっても、電位
変化ΔＶが大きくなる。したがって、図３６に示すよう
に、正常なメモリセル（破線で示す）のキャパシタ電極
電位は変化するよりも、キャパシタの容量値が小さな不
良セルのキャパシタ電極電位はより多く低下する。
【００３３】このような不良セルの存在を検出するため
のテストとして、「ディスターブ」テストと呼ばれるテ
ストがある。
のテストとして、「ディスターブ」テストと呼ばれるテ
ストがある。
【００３４】このディスターブテストにおいては、注目
するメモリセルに接続するワード線以外のワード線を所
定回数（ディスターブ回数）選択し、この注目するメモ
リセルのデータが正確に保持されているかどうかが調べ
られる。このようなディスターブテストにおいては、大
量の半導体記憶装置に対し同時にディスターブテストが
行なわれる。
するメモリセルに接続するワード線以外のワード線を所
定回数（ディスターブ回数）選択し、この注目するメモ
リセルのデータが正確に保持されているかどうかが調べ
られる。このようなディスターブテストにおいては、大
量の半導体記憶装置に対し同時にディスターブテストが
行なわれる。
【００３５】図３７は、ディスターブテストを行なうた
めの構成を概略的に示す図である。図３７において、テ
ストボードＴＢ上に複数の半導体記憶装置ＤＲ１１〜Ｄ
Ｒｍｎが配置される。図３７において、テストボードＴ
Ｂ上には、半導体記憶装置ＤＲ１１〜ＤＲｍｎはｍ行ｎ
列に配列される状態が一例として示される。半導体記憶
装置ＤＲ１１〜ＤＲｍｎは、信号バスＳＧを介して接続
される。このテストボードＴＢは試験装置ＴＡに接続さ
れる。信号バスＳＧへは、試験装置ＴＡから信号が与え
られる。テスト動作時においてはこれらの半導体記憶装
置ＤＲ１１〜ＤＲｍｎが同時にディスターブテストを受
ける。ディスターブテストにおいては、まず半導体記憶
装置ＤＲ１１〜ＤＲｍｎに対しハイレベルのデータが書
込まれる。続いて、試験装置ＴＡからロウアドレススト
ローブ信号／ＲＡＳおよびアドレス信号を信号バスＳＧ
へ与え、半導体記憶装置ＤＲ１１〜ＤＲｍｎにおいてワ
ード線の選択およびセンスアンプ回路の動作を行なわせ
る。このワード線選択動作を所定回数繰返すことによ
り、各メモリセルが接続されるワード線ＷＬが、ノイズ
の影響を受け、メモリセルキャパシタの電荷のリークが
生じる。この所定回数ワード線を選択状態としかつセン
スアンプ回路を活性化することを行なった後に、半導体
記憶装置ＤＲ１１〜ＤＲｍｎの記憶データがハイレベル
であるか否かの判別が行なわれる。このデータ判別動作
は試験装置ＴＡにより実行される。
めの構成を概略的に示す図である。図３７において、テ
ストボードＴＢ上に複数の半導体記憶装置ＤＲ１１〜Ｄ
Ｒｍｎが配置される。図３７において、テストボードＴ
Ｂ上には、半導体記憶装置ＤＲ１１〜ＤＲｍｎはｍ行ｎ
列に配列される状態が一例として示される。半導体記憶
装置ＤＲ１１〜ＤＲｍｎは、信号バスＳＧを介して接続
される。このテストボードＴＢは試験装置ＴＡに接続さ
れる。信号バスＳＧへは、試験装置ＴＡから信号が与え
られる。テスト動作時においてはこれらの半導体記憶装
置ＤＲ１１〜ＤＲｍｎが同時にディスターブテストを受
ける。ディスターブテストにおいては、まず半導体記憶
装置ＤＲ１１〜ＤＲｍｎに対しハイレベルのデータが書
込まれる。続いて、試験装置ＴＡからロウアドレススト
ローブ信号／ＲＡＳおよびアドレス信号を信号バスＳＧ
へ与え、半導体記憶装置ＤＲ１１〜ＤＲｍｎにおいてワ
ード線の選択およびセンスアンプ回路の動作を行なわせ
る。このワード線選択動作を所定回数繰返すことによ
り、各メモリセルが接続されるワード線ＷＬが、ノイズ
の影響を受け、メモリセルキャパシタの電荷のリークが
生じる。この所定回数ワード線を選択状態としかつセン
スアンプ回路を活性化することを行なった後に、半導体
記憶装置ＤＲ１１〜ＤＲｍｎの記憶データがハイレベル
であるか否かの判別が行なわれる。このデータ判別動作
は試験装置ＴＡにより実行される。
【００３６】
【発明が解決しようとする課題】半導体記憶装置の記憶
容量が増大するにつれ、そこに含まれるワード線の数も
増大する。このためワード線を順次選択状態とするディ
スターブテストに要する時間が長くなるという問題が生
じる。このテスト時間を短くするためには、図３７に示
す試験装置ＴＡから信号バスＳＧへ伝達される制御信号
／ＲＡＳを高速で変化させることにより、ワード線が選
択状態とされる時間を短くすることが考えられる。しか
しながら、信号バスＳＧには数多くの半導体記憶装置Ｄ
Ｒ１１〜ＤＲｍｎが接続されており、信号バスＳＧには
図３７に示すように、大きな寄生容量Ｃｐが存在する。
このため、信号バスＳＧの配線抵抗およびこの大きな寄
生容量Ｃｐのため、信号伝搬遅延が生じ、高速で必要と
される信号を変化させることができない。
容量が増大するにつれ、そこに含まれるワード線の数も
増大する。このためワード線を順次選択状態とするディ
スターブテストに要する時間が長くなるという問題が生
じる。このテスト時間を短くするためには、図３７に示
す試験装置ＴＡから信号バスＳＧへ伝達される制御信号
／ＲＡＳを高速で変化させることにより、ワード線が選
択状態とされる時間を短くすることが考えられる。しか
しながら、信号バスＳＧには数多くの半導体記憶装置Ｄ
Ｒ１１〜ＤＲｍｎが接続されており、信号バスＳＧには
図３７に示すように、大きな寄生容量Ｃｐが存在する。
このため、信号バスＳＧの配線抵抗およびこの大きな寄
生容量Ｃｐのため、信号伝搬遅延が生じ、高速で必要と
される信号を変化させることができない。
【００３７】図３８は、信号バスＳＧ上の制御信号／Ｒ
ＡＳおよびアドレス信号の変化を例示的に示す図であ
る。図３８（Ａ）に信号バスＳＧ上の理想的な信号波形
を示し、図３８（Ｂ）に従来のディスターブテスト時に
おける信号バスＳＧ上の信号波形を示す。図３８（Ａ）
に示すように、理想状態においては、信号／ＲＡＳは、
信号伝搬遅延の影響を受けることなく、所定の立上がり
時間および立下がり時間をもって変化する。アドレス信
号は、この信号／ＲＡＳに対してセットアップ時間Ｔｓ
およびホールド時間Ｔｈが要求される。セットアップ時
間Ｔｓは、信号／ＲＡＳが立下がる前に確定状態とされ
るために必要とされる時間である。ホールド時間Ｔｈ
は、信号／ＲＡＳが立下がってからアドレス信号が確定
状態を維持するために必要とされる時間である。
ＡＳおよびアドレス信号の変化を例示的に示す図であ
る。図３８（Ａ）に信号バスＳＧ上の理想的な信号波形
を示し、図３８（Ｂ）に従来のディスターブテスト時に
おける信号バスＳＧ上の信号波形を示す。図３８（Ａ）
に示すように、理想状態においては、信号／ＲＡＳは、
信号伝搬遅延の影響を受けることなく、所定の立上がり
時間および立下がり時間をもって変化する。アドレス信
号は、この信号／ＲＡＳに対してセットアップ時間Ｔｓ
およびホールド時間Ｔｈが要求される。セットアップ時
間Ｔｓは、信号／ＲＡＳが立下がる前に確定状態とされ
るために必要とされる時間である。ホールド時間Ｔｈ
は、信号／ＲＡＳが立下がってからアドレス信号が確定
状態を維持するために必要とされる時間である。
【００３８】一方、信号バスＳＧの寄生容量Ｃｐが大き
い場合、図３８（Ｂ）に示すように、信号バスＳＧ上の
信号伝搬遅延により制御信号／ＲＡＳの立上がり時間お
よび立下がり時間がたとえば５０ｎｓ（ナノ秒）と長く
なり、高速で変化することができない。また、このと
き、アドレス信号の変化速度も同様に遅くなる。アドレ
スセットアップ時間Ｔｓを確保するためには、アドレス
信号を理想波形（図３８（Ａ））のアドレス信号変化タ
イミングよりも速いタイミングで変化させる必要があ
る。アドレス信号を制御信号／ＲＡＳが非活性状態のハ
イレベルのときに変化させるため、制御信号／ＲＡＳの
非活性状態の期間が理想波形のそれよりも長くなる。こ
の結果、ディスターブテストの１つのサイクル（ワード
線選択サイクル）の時間が長くなり、高速でワード線を
順次選択状態とすることができず、ディスターブテスト
時間を短くすることができないという問題があった。
い場合、図３８（Ｂ）に示すように、信号バスＳＧ上の
信号伝搬遅延により制御信号／ＲＡＳの立上がり時間お
よび立下がり時間がたとえば５０ｎｓ（ナノ秒）と長く
なり、高速で変化することができない。また、このと
き、アドレス信号の変化速度も同様に遅くなる。アドレ
スセットアップ時間Ｔｓを確保するためには、アドレス
信号を理想波形（図３８（Ａ））のアドレス信号変化タ
イミングよりも速いタイミングで変化させる必要があ
る。アドレス信号を制御信号／ＲＡＳが非活性状態のハ
イレベルのときに変化させるため、制御信号／ＲＡＳの
非活性状態の期間が理想波形のそれよりも長くなる。こ
の結果、ディスターブテストの１つのサイクル（ワード
線選択サイクル）の時間が長くなり、高速でワード線を
順次選択状態とすることができず、ディスターブテスト
時間を短くすることができないという問題があった。
【００３９】このテスト動作時において高速でワード線
を順次選択状態とすることができないという問題は、ま
た「バーンイン」テストなどの加速試験においても生じ
る。この「バーンイン」テストにおいては、半導体記憶
装置を高温高電圧の条件下で動作させ、構成要素である
ＭＯＳトランジスタのゲート絶縁膜不良および配線間の
層間絶縁膜不良および配線不良および製造工程時に混入
したパーティクルに起因する不良などの潜在的な初期不
良を顕在化させて、出荷前の不良品を排除する。このよ
うなバーンインテストなどの加速試験においては半導体
記憶装置は、動作条件が変更されるだけであり、通常動
作時と同様の動作を外部に設けられた試験装置から与え
られる制御信号に従って行なう。したがって、このよう
な加速試験においてもワード線は順次選択されるため、
テスト時間を短縮することができないという問題が生じ
る。このような問題は、また、寿命テストなどにおいて
も同様に生じる。
を順次選択状態とすることができないという問題は、ま
た「バーンイン」テストなどの加速試験においても生じ
る。この「バーンイン」テストにおいては、半導体記憶
装置を高温高電圧の条件下で動作させ、構成要素である
ＭＯＳトランジスタのゲート絶縁膜不良および配線間の
層間絶縁膜不良および配線不良および製造工程時に混入
したパーティクルに起因する不良などの潜在的な初期不
良を顕在化させて、出荷前の不良品を排除する。このよ
うなバーンインテストなどの加速試験においては半導体
記憶装置は、動作条件が変更されるだけであり、通常動
作時と同様の動作を外部に設けられた試験装置から与え
られる制御信号に従って行なう。したがって、このよう
な加速試験においてもワード線は順次選択されるため、
テスト時間を短縮することができないという問題が生じ
る。このような問題は、また、寿命テストなどにおいて
も同様に生じる。
【００４０】また、半導体記憶装置は種類（ファミリ）
により動作条件などの仕様値が異なる。また、設計ルー
ルが異なれば、ワード線ピッチおよびメモリキャパシタ
容量値も異なり、ワード線電位の浮き上がりの程度およ
びメモリキャパシタの電位変化量も異なる。したがっ
て、半導体記憶装置の種類（ファミリメンバ）ごとにワ
ード線選択サイクル期間（ワード線が選択状態とされて
いる期間）およびワード線選択回数を変更する必要があ
る。このようなテスト条件の変更は試験装置を動作させ
るプログラムを変更する必要があり、被試験半導体記憶
装置の種類に対応して柔軟かつ容易にテスト条件を変更
することができないという問題がある。
により動作条件などの仕様値が異なる。また、設計ルー
ルが異なれば、ワード線ピッチおよびメモリキャパシタ
容量値も異なり、ワード線電位の浮き上がりの程度およ
びメモリキャパシタの電位変化量も異なる。したがっ
て、半導体記憶装置の種類（ファミリメンバ）ごとにワ
ード線選択サイクル期間（ワード線が選択状態とされて
いる期間）およびワード線選択回数を変更する必要があ
る。このようなテスト条件の変更は試験装置を動作させ
るプログラムを変更する必要があり、被試験半導体記憶
装置の種類に対応して柔軟かつ容易にテスト条件を変更
することができないという問題がある。
【００４１】それゆえ、この発明の目的はディスターブ
テストなどの特定動作モードを高速で実行することので
きる半導体記憶装置を提供することである。
テストなどの特定動作モードを高速で実行することので
きる半導体記憶装置を提供することである。
【００４２】この発明の他の目的は、特定動作モード時
において外部制御信号の制御を受けることなく高速でワ
ード線を順次選択状態とすることのできる半導体記憶装
置を提供することである。
において外部制御信号の制御を受けることなく高速でワ
ード線を順次選択状態とすることのできる半導体記憶装
置を提供することである。
【００４３】この発明のさらに他の目的は、特定動作モ
ード時において、内部でワード線選択サイクル期間およ
びワード線選択回数を容易に設定することのできる半導
体記憶装置を提供することである。
ード時において、内部でワード線選択サイクル期間およ
びワード線選択回数を容易に設定することのできる半導
体記憶装置を提供することである。
【００４４】
【課題を解決するための手段】この発明は、要約すれ
ば、特定動作モード時に活性化されてクロック信号を連
続的に発生するクロック発生手段を半導体記憶装置内に
設け、このクロック信号をワード線選択動作活性化信号
として利用するものである。
ば、特定動作モード時に活性化されてクロック信号を連
続的に発生するクロック発生手段を半導体記憶装置内に
設け、このクロック信号をワード線選択動作活性化信号
として利用するものである。
【００４５】すなわち、請求項１に関する半導体記憶装
置は、行列状に配置される複数のメモリセルを含むメモ
リセルアレイと、動作モード指定信号に応答して予め定
められた特定の動作モードが指定されたことを検出し、
該検出結果を示すモード検出信号を発生するモード検出
手段と、このモード検出手段からのモード検出信号の活
性化時に活性化されて所定の周期のクロック信号を連続
的に繰返し発生するクロック発生手段と、モード検出手
段からのモード検出信号とクロック信号とに応答して、
外部アドレス信号と独立な内部アドレス信号をクロック
信号周期で発生する内部アドレス発生手段と、クロック
信号に同期して活性化され、内部アドレス発生手段から
の内部アドレス信号に従ってメモリセルアレイの行を選
択する行選択手段とを備える。
置は、行列状に配置される複数のメモリセルを含むメモ
リセルアレイと、動作モード指定信号に応答して予め定
められた特定の動作モードが指定されたことを検出し、
該検出結果を示すモード検出信号を発生するモード検出
手段と、このモード検出手段からのモード検出信号の活
性化時に活性化されて所定の周期のクロック信号を連続
的に繰返し発生するクロック発生手段と、モード検出手
段からのモード検出信号とクロック信号とに応答して、
外部アドレス信号と独立な内部アドレス信号をクロック
信号周期で発生する内部アドレス発生手段と、クロック
信号に同期して活性化され、内部アドレス発生手段から
の内部アドレス信号に従ってメモリセルアレイの行を選
択する行選択手段とを備える。
【００４６】請求項２に係る半導体記憶装置は、行列状
に配列される複数のメモリセルと、動作モード指定信号
に応答して、予め定められた動作モードが指定されたか
否かを判別し、その判別結果を示すモード検出信号を発
生するモード検出手段と、このモード検出信号が特定動
作モードが指定されたことを示すとき所定の周期の行選
択動作活性化信号としてのクロック信号を連続して発生
するクロック発生手段と、モード検出手段からのモード
検出信号が活性化されて特定動作モードが指定されたこ
とを示すとき、行選択動作活性化信号と同一周期で外部
アドレス信号と独立に内部アドレス信号を発生する内部
アドレス発生手段と、行選択動作活性化信号の活性化時
活性化され、内部アドレス信号に従ってメモリセルの行
を選択する行選択手段とを備える。
に配列される複数のメモリセルと、動作モード指定信号
に応答して、予め定められた動作モードが指定されたか
否かを判別し、その判別結果を示すモード検出信号を発
生するモード検出手段と、このモード検出信号が特定動
作モードが指定されたことを示すとき所定の周期の行選
択動作活性化信号としてのクロック信号を連続して発生
するクロック発生手段と、モード検出手段からのモード
検出信号が活性化されて特定動作モードが指定されたこ
とを示すとき、行選択動作活性化信号と同一周期で外部
アドレス信号と独立に内部アドレス信号を発生する内部
アドレス発生手段と、行選択動作活性化信号の活性化時
活性化され、内部アドレス信号に従ってメモリセルの行
を選択する行選択手段とを備える。
【００４７】請求項３に係る半導体記憶装置は、行列状
に配列される複数のメモリセルを有するアレイと、予め
定められた特定の動作モードが設定されたとき活性化さ
れて所定周期のクロック信号を発生する発振器を含むク
ロック発生手段と、特定動作モードの開始が指定された
とき活性化され、このクロック信号に同期して順次その
値が更新される内部アドレス信号を発生する内部アドレ
ス発生手段と、予め定められた特定動作モードの開始が
指定されたときクロック信号に同期して行選択動作活性
化信号を発生する手段と、行選択動作活性化信号の活性
化時に活性化され、内部アドレス信号に従ってメモリセ
ルアレイから行を選択する行選択手段とを備える。
に配列される複数のメモリセルを有するアレイと、予め
定められた特定の動作モードが設定されたとき活性化さ
れて所定周期のクロック信号を発生する発振器を含むク
ロック発生手段と、特定動作モードの開始が指定された
とき活性化され、このクロック信号に同期して順次その
値が更新される内部アドレス信号を発生する内部アドレ
ス発生手段と、予め定められた特定動作モードの開始が
指定されたときクロック信号に同期して行選択動作活性
化信号を発生する手段と、行選択動作活性化信号の活性
化時に活性化され、内部アドレス信号に従ってメモリセ
ルアレイから行を選択する行選択手段とを備える。
【００４８】請求項４に係る半導体記憶装置は、請求項
１ないし３のいずれかの半導体記憶装置のクロック発生
手段が、モード検出信号の活性化時に発生されるクロッ
ク信号の発生回数を設定するための手段を備える。
１ないし３のいずれかの半導体記憶装置のクロック発生
手段が、モード検出信号の活性化時に発生されるクロッ
ク信号の発生回数を設定するための手段を備える。
【００４９】請求項５に係る半導体記憶装置は、請求項
１ないし３のいずれかの半導体記憶装置のクロック発生
手段が、クロック信号が有する周期を変更するための手
段を備える。
１ないし３のいずれかの半導体記憶装置のクロック発生
手段が、クロック信号が有する周期を変更するための手
段を備える。
【００５０】請求項６に係る半導体記憶装置のワード線
選択方法は、セルフリフレッシュモードを有する半導体
記憶装置において、テスト動作モードが指定されたと
き、このセルフリフレッシュが行なわれる周期よりも短
い周期でワード線選択動作活性化信号としてクロック信
号を発生するステップと、このクロック信号の各発生ご
とに順次その値が異なる内部アドレス信号を発生するス
テップと、このクロック信号に同期して内部アドレス信
号が指定するワード線を選択するステップを含む。
選択方法は、セルフリフレッシュモードを有する半導体
記憶装置において、テスト動作モードが指定されたと
き、このセルフリフレッシュが行なわれる周期よりも短
い周期でワード線選択動作活性化信号としてクロック信
号を発生するステップと、このクロック信号の各発生ご
とに順次その値が異なる内部アドレス信号を発生するス
テップと、このクロック信号に同期して内部アドレス信
号が指定するワード線を選択するステップを含む。
【００５１】
【作用】請求項１に係る半導体記憶装置においては、特
定動作モードが指定されたとき、クロック信号が内部で
連続的に発生され、このクロック信号に同期して行選択
動作が行なわれる。外部制御信号の制御から独立に半導
体記憶装置内部で自動的に行選択動作が行なわれるた
め、外部制御信号のトグルおよび信号伝搬遅延の影響を
受けることなく高速で連続して行選択が行なわれる。
定動作モードが指定されたとき、クロック信号が内部で
連続的に発生され、このクロック信号に同期して行選択
動作が行なわれる。外部制御信号の制御から独立に半導
体記憶装置内部で自動的に行選択動作が行なわれるた
め、外部制御信号のトグルおよび信号伝搬遅延の影響を
受けることなく高速で連続して行選択が行なわれる。
【００５２】請求項２に係る半導体記憶装置において
は、予め定められた特定動作モードが指定されたとき、
行選択動作活性化信号および内部アドレス信号が内部で
連続して発生され、これらの信号に従って行選択動作が
実行される。したがって、外部制御信号の制御を何ら受
けることなく内部で自動的に行選択が実行されるため、
高速で行選択を行なうことができる。
は、予め定められた特定動作モードが指定されたとき、
行選択動作活性化信号および内部アドレス信号が内部で
連続して発生され、これらの信号に従って行選択動作が
実行される。したがって、外部制御信号の制御を何ら受
けることなく内部で自動的に行選択が実行されるため、
高速で行選択を行なうことができる。
【００５３】請求項３に係る半導体記憶装置において
は、特定動作モードが指定されたとき発振器が活性化さ
れ、所定周期を有するクロック信号が内部で連続的に発
生され、このクロック信号に従って内部アドレス信号が
更新され、かつ内部アドレス信号とクロック信号に従っ
て、外部制御信号の制御を離れて行選択が行なわれるた
め、高速で行選択を行なうことができる。
は、特定動作モードが指定されたとき発振器が活性化さ
れ、所定周期を有するクロック信号が内部で連続的に発
生され、このクロック信号に従って内部アドレス信号が
更新され、かつ内部アドレス信号とクロック信号に従っ
て、外部制御信号の制御を離れて行選択が行なわれるた
め、高速で行選択を行なうことができる。
【００５４】請求項４に係る半導体記憶装置において
は、クロック信号の周期が外部から設定可能であり、半
導体記憶装置内の行が選択状態とされる期間を外部から
設定することができる。したがって、特定動作モード
で、期間が一定のとき、このクロック信号の周期を変更
することにより、この特定動作モード期間内での行選択
動作回数を変更することができ、応じて１つの行が選択
される回数を変更可能とすることができる。
は、クロック信号の周期が外部から設定可能であり、半
導体記憶装置内の行が選択状態とされる期間を外部から
設定することができる。したがって、特定動作モード
で、期間が一定のとき、このクロック信号の周期を変更
することにより、この特定動作モード期間内での行選択
動作回数を変更することができ、応じて１つの行が選択
される回数を変更可能とすることができる。
【００５５】請求項５に係る半導体記憶装置において
は、クロック信号の発生回数が外部から設定可能であ
り、半導体記憶装置の種類に応じて最適なテスト条件を
容易に設定することができる。
は、クロック信号の発生回数が外部から設定可能であ
り、半導体記憶装置の種類に応じて最適なテスト条件を
容易に設定することができる。
【００５６】請求項６に係る半導体記憶装置のワード線
駆動方法に従えば、所定のテスト動作モードが指定され
たとき、セルフリフレッシュが行なわれる第１の周期よ
りも短い周期を有するワード線選択動作活性化信号とし
てクロック信号を発生し、このクロック信号の各発生ご
とに順次その値が異なる内部アドレス信号を発生してこ
のクロック信号および内部アドレス信号に従ってワード
線を選択しているため、外部制御信号の制御を受けるこ
となく、半導体記憶装置内部においてのみワード線を選
択状態とすることができ、高速で繰返し異なるワード線
を選択状態とすることができる。
駆動方法に従えば、所定のテスト動作モードが指定され
たとき、セルフリフレッシュが行なわれる第１の周期よ
りも短い周期を有するワード線選択動作活性化信号とし
てクロック信号を発生し、このクロック信号の各発生ご
とに順次その値が異なる内部アドレス信号を発生してこ
のクロック信号および内部アドレス信号に従ってワード
線を選択しているため、外部制御信号の制御を受けるこ
となく、半導体記憶装置内部においてのみワード線を選
択状態とすることができ、高速で繰返し異なるワード線
を選択状態とすることができる。
【００５７】
【実施例】図１は、この発明の一実施例である半導体記
憶装置の全体の構成を概略的に示す図である。図１にお
いて、半導体記憶装置１は、外部制御信号／Ｗ、／Ｏ
Ｅ、／ＲＡＳ、／ＣＡＳを受けて各種内部制御信号を発
生するコントロール回路１８と、コントロール回路１８
からの特定モード指示信号φＤＳとアドレス信号入力端
子８に与えられたアドレス信号Ａ０〜Ａｉとに応答し
て、特定の動作モードが指定されたか否かを検出するデ
ィスターブモードコントロール回路１９と、ディスター
ブモードコントロール回路１９からの特定動作モード検
出信号に応答して活性化され、所定の周期の有するクロ
ック信号を発生する内部周期設定回路２０とを含む。こ
の内部周期設定回路２０からのクロック信号が行選択動
作活性化信号（内部ＲＡＳ）としてコントロール回路１
８へ与えられる。コントロール回路１８は、特定動作モ
ードが所定されたときにこの内部周期設定回路２０から
のクロック信号に同期して行選択動作活性化信号を活性
状態とする。他の構成は、図３０に示す従来の半導体記
憶装置の構成と同様であり、対応する部分には同一の参
照番号を付す。
憶装置の全体の構成を概略的に示す図である。図１にお
いて、半導体記憶装置１は、外部制御信号／Ｗ、／Ｏ
Ｅ、／ＲＡＳ、／ＣＡＳを受けて各種内部制御信号を発
生するコントロール回路１８と、コントロール回路１８
からの特定モード指示信号φＤＳとアドレス信号入力端
子８に与えられたアドレス信号Ａ０〜Ａｉとに応答し
て、特定の動作モードが指定されたか否かを検出するデ
ィスターブモードコントロール回路１９と、ディスター
ブモードコントロール回路１９からの特定動作モード検
出信号に応答して活性化され、所定の周期の有するクロ
ック信号を発生する内部周期設定回路２０とを含む。こ
の内部周期設定回路２０からのクロック信号が行選択動
作活性化信号（内部ＲＡＳ）としてコントロール回路１
８へ与えられる。コントロール回路１８は、特定動作モ
ードが所定されたときにこの内部周期設定回路２０から
のクロック信号に同期して行選択動作活性化信号を活性
状態とする。他の構成は、図３０に示す従来の半導体記
憶装置の構成と同様であり、対応する部分には同一の参
照番号を付す。
【００５８】次に、この発明に係る半導体記憶装置の動
作をそのタイミングチャート図である図２を参照して、
簡単に説明する。
作をそのタイミングチャート図である図２を参照して、
簡単に説明する。
【００５９】特定動作モードとしては、ワード線が順次
選択される動作モードであればよいが、以下の説明にお
いては、「ディスターブ」テストについて説明する。
選択される動作モードであればよいが、以下の説明にお
いては、「ディスターブ」テストについて説明する。
【００６０】ディスターブテストの前には、各メモリセ
ルに対しハイレベルのデータの書込が行なわれる。デー
タ書込サイクルにおいては、出力イネーブル信号／ＯＥ
は、ハイレベル、書込イネーブル信号／Ｗは活性状態の
ローレベルとされる。外部制御信号／ＲＡＳおよび／Ｃ
ＡＳ（Ｅｘｔ．／ＲＡＳ、Ｅｘｔ．／ＣＡＳ）のトグル
ごとに、外部アドレス信号Ａ０〜Ａｉ（Ｅｘｔ．Ａｄ
ｄ）が行アドレス信号（Ｘ）および列アドレス信号
（Ｙ）として取込まれる。外部制御信号／ＲＡＳ（Ｅｘ
ｔ．／ＲＡＳ）が活性状態とされると、コントロール回
路１８からの内部ロウアドレスストローブ信号／ＲＡＳ
がローレベルの活性状態とされ、この内部ロウアドレス
ストローブ信号／ＲＡＳをワード線選択動作活性化信号
φＲＡＳとして行選択動作が行なわれ、ワード線ＷＬが
選択される。このワード線に接続されるメモリセルのう
ち列アドレス信号Ｙが指定するメモリセルへデータの書
込が行なわれる。
ルに対しハイレベルのデータの書込が行なわれる。デー
タ書込サイクルにおいては、出力イネーブル信号／ＯＥ
は、ハイレベル、書込イネーブル信号／Ｗは活性状態の
ローレベルとされる。外部制御信号／ＲＡＳおよび／Ｃ
ＡＳ（Ｅｘｔ．／ＲＡＳ、Ｅｘｔ．／ＣＡＳ）のトグル
ごとに、外部アドレス信号Ａ０〜Ａｉ（Ｅｘｔ．Ａｄ
ｄ）が行アドレス信号（Ｘ）および列アドレス信号
（Ｙ）として取込まれる。外部制御信号／ＲＡＳ（Ｅｘ
ｔ．／ＲＡＳ）が活性状態とされると、コントロール回
路１８からの内部ロウアドレスストローブ信号／ＲＡＳ
がローレベルの活性状態とされ、この内部ロウアドレス
ストローブ信号／ＲＡＳをワード線選択動作活性化信号
φＲＡＳとして行選択動作が行なわれ、ワード線ＷＬが
選択される。このワード線に接続されるメモリセルのう
ち列アドレス信号Ｙが指定するメモリセルへデータの書
込が行なわれる。
【００６１】セルフディスターブテスト動作モードは、
３つのサイクルを含む。セルフディスターブテストを設
定するセットサイクルと、実際にディスターブテストが
行なわれるセルフディスターブモードと、このディスタ
ーブテストをリセットするリセットサイクルである。
３つのサイクルを含む。セルフディスターブテストを設
定するセットサイクルと、実際にディスターブテストが
行なわれるセルフディスターブモードと、このディスタ
ーブテストをリセットするリセットサイクルである。
【００６２】セットサイクルにおいては、外部制御信号
／ＲＡＳ（Ｅｘｔ．／ＲＡＳ）の立下がり前に、信号／
ＣＡＳおよび／Ｗがともに活性状態のローレベルとさ
れ、かつ出力イネーブル信号／ＯＥが通常動作時に与え
られるハイレベル（ＶＩＨ）よりも十分高い電圧レベル
に設定される。すなわち、いわゆる「ＷＣＢＲ＋スーパ
Ｖｃｃ」条件によりディスターブモードがセットされ
る。この条件が満足されるとコントロール回路１８は、
ディスターブモードコントロール回路１９へディスター
ブモードが指定されたことを示すディスターブモード指
示信号φＤＳを活性状態として与える。ディスターブモ
ードコントロール回路１９は、このディスターブモード
指示信号φＤＳの活性化時に、アドレス信号入力端子８
に与えられたアドレス信号Ａ０〜Ａｉのうち所定のアド
レス信号を取込み、この取込んだアドレス信号が予め定
められた状態の組合せに設定されているとき、ディスタ
ーブモードが指定されたと判断し、ディスターブモード
指定信号φＤＤを発生して内部周期設定回路２０および
コントロール回路１８へ与える。内部周期設定回路２０
は、このディスターブモードコントロール回路１９から
のディスターブモード指定信号φＤＤに応答して、連続
的に所定の周期をもってクロック信号ＣＬＫを発生す
る。この状態において、コントロール回路１８は、まだ
内部周期設定回路２０からのクロック信号ＣＬＫは通過
させず、セットサイクルにおいて与えられた外部制御信
号（ＷＣＢＲ条件）に従って内部ロウアドレスストロー
ブ信号／ＲＡＳを所定期間活性状態としている。
／ＲＡＳ（Ｅｘｔ．／ＲＡＳ）の立下がり前に、信号／
ＣＡＳおよび／Ｗがともに活性状態のローレベルとさ
れ、かつ出力イネーブル信号／ＯＥが通常動作時に与え
られるハイレベル（ＶＩＨ）よりも十分高い電圧レベル
に設定される。すなわち、いわゆる「ＷＣＢＲ＋スーパ
Ｖｃｃ」条件によりディスターブモードがセットされ
る。この条件が満足されるとコントロール回路１８は、
ディスターブモードコントロール回路１９へディスター
ブモードが指定されたことを示すディスターブモード指
示信号φＤＳを活性状態として与える。ディスターブモ
ードコントロール回路１９は、このディスターブモード
指示信号φＤＳの活性化時に、アドレス信号入力端子８
に与えられたアドレス信号Ａ０〜Ａｉのうち所定のアド
レス信号を取込み、この取込んだアドレス信号が予め定
められた状態の組合せに設定されているとき、ディスタ
ーブモードが指定されたと判断し、ディスターブモード
指定信号φＤＤを発生して内部周期設定回路２０および
コントロール回路１８へ与える。内部周期設定回路２０
は、このディスターブモードコントロール回路１９から
のディスターブモード指定信号φＤＤに応答して、連続
的に所定の周期をもってクロック信号ＣＬＫを発生す
る。この状態において、コントロール回路１８は、まだ
内部周期設定回路２０からのクロック信号ＣＬＫは通過
させず、セットサイクルにおいて与えられた外部制御信
号（ＷＣＢＲ条件）に従って内部ロウアドレスストロー
ブ信号／ＲＡＳを所定期間活性状態としている。
【００６３】この状態においては、内部ロウアドレスス
トローブ信号／ＲＡＳが活性状態とされているため、ワ
ード線が選択状態とされる（このワード線選択について
は後に詳細に説明する）。
トローブ信号／ＲＡＳが活性状態とされているため、ワ
ード線が選択状態とされる（このワード線選択について
は後に詳細に説明する）。
【００６４】ディスターブモードセットサイクルが完了
すると、次にセルフディスターブモードが実行される。
すると、次にセルフディスターブモードが実行される。
【００６５】セルフディスターブモードは、外部制御信
号／ＲＡＳ（Ｅｘｔ．／ＲＡＳ）の立下がりよりも先に
外部制御信号／ＣＡＳ（Ｅｘｔ．／ＣＡＳ）を先にロー
レベルに立下げるいわゆる「ＣＢＲ条件」により開始が
指定される。この状態において、外部の出力イネーブル
信号／ＯＥは通常動作時の電圧レベルのハイレベル（Ｖ
ＩＨ）に設定され、また外部書込イネーブル信号／Ｗ
（Ｅｘｔ．／Ｗ）はハイレベルに設定される。ＣＢＲ条
件が設定されたとき、内部で入力バッファ１５および出
力バッファ１６の動作が禁止される（列選択動作が禁止
される）構成が用いられていれば、この信号／ＯＥおよ
び／Ｗの電圧レベルは任意である。コントロール回路１
８は、ディスターブモードコントロール回路１９からの
ディスターブモード指定信号φＤＤを受けており、この
ＣＢＲ条件が指定されると、内部周期設定回路２０から
の信号（クロック信号）ＣＬＫに同期して行選択動作活
性化信号φＲＡＳを発生する（活性状態とする）。
号／ＲＡＳ（Ｅｘｔ．／ＲＡＳ）の立下がりよりも先に
外部制御信号／ＣＡＳ（Ｅｘｔ．／ＣＡＳ）を先にロー
レベルに立下げるいわゆる「ＣＢＲ条件」により開始が
指定される。この状態において、外部の出力イネーブル
信号／ＯＥは通常動作時の電圧レベルのハイレベル（Ｖ
ＩＨ）に設定され、また外部書込イネーブル信号／Ｗ
（Ｅｘｔ．／Ｗ）はハイレベルに設定される。ＣＢＲ条
件が設定されたとき、内部で入力バッファ１５および出
力バッファ１６の動作が禁止される（列選択動作が禁止
される）構成が用いられていれば、この信号／ＯＥおよ
び／Ｗの電圧レベルは任意である。コントロール回路１
８は、ディスターブモードコントロール回路１９からの
ディスターブモード指定信号φＤＤを受けており、この
ＣＢＲ条件が指定されると、内部周期設定回路２０から
の信号（クロック信号）ＣＬＫに同期して行選択動作活
性化信号φＲＡＳを発生する（活性状態とする）。
【００６６】コントロール回路１８は、またＣＢＲ条件
が指定されると、アドレスバッファ９を非活性状態（ス
タンバイ状態）に設定し、かつマルチプレクサ１１を内
部アドレス発生回路１０から発生される内部アドレス信
号を選択する状態に設定する。内部アドレス発生回路１
０は、コントロール回路１８から行選択動作活性化信号
φＲＡＳが非活性状態とされるごとにその内部アドレス
を更新する。したがって、内部アドレス発生回路１０か
らのアドレス信号が内部周期設定回路２０が発生するク
ロック信号に同期して更新され、またこの内部周期設定
回路２０からのクロック信号に同期して内部行選択動作
活性化信号（内部／ＲＡＳ）φＲＡＳを活性状態とする
ため、メモリアレイ７において、内部周期設定回路２０
からのクロック信号に同期してワード線が選択状態とさ
れる。メモリアレイ７において、選択されるワード線の
数は、１本でもよく、また複数本であってもよい。内部
で自動的に内部アドレス信号およびワード線選択動作活
性化信号を発生しており、外部制御信号／ＲＡＳおよび
外部アドレス信号Ａ０〜Ａｉは、この半導体記憶装置１
内部でのワード線選択動作に影響を及ぼさない。これに
より、外部制御信号の伝搬遅延および外部制御信号／Ｒ
ＡＳのトグルに要する時間の影響を受けることなく高速
でワード線を選択状態とすることができる。各ワード線
の選択ごとに、ハイレベルのデータを格納しているメモ
リセルのうち、不良メモリセルのキャパシタの電極（ス
トレージノード）電位が徐々に低下する。
が指定されると、アドレスバッファ９を非活性状態（ス
タンバイ状態）に設定し、かつマルチプレクサ１１を内
部アドレス発生回路１０から発生される内部アドレス信
号を選択する状態に設定する。内部アドレス発生回路１
０は、コントロール回路１８から行選択動作活性化信号
φＲＡＳが非活性状態とされるごとにその内部アドレス
を更新する。したがって、内部アドレス発生回路１０か
らのアドレス信号が内部周期設定回路２０が発生するク
ロック信号に同期して更新され、またこの内部周期設定
回路２０からのクロック信号に同期して内部行選択動作
活性化信号（内部／ＲＡＳ）φＲＡＳを活性状態とする
ため、メモリアレイ７において、内部周期設定回路２０
からのクロック信号に同期してワード線が選択状態とさ
れる。メモリアレイ７において、選択されるワード線の
数は、１本でもよく、また複数本であってもよい。内部
で自動的に内部アドレス信号およびワード線選択動作活
性化信号を発生しており、外部制御信号／ＲＡＳおよび
外部アドレス信号Ａ０〜Ａｉは、この半導体記憶装置１
内部でのワード線選択動作に影響を及ぼさない。これに
より、外部制御信号の伝搬遅延および外部制御信号／Ｒ
ＡＳのトグルに要する時間の影響を受けることなく高速
でワード線を選択状態とすることができる。各ワード線
の選択ごとに、ハイレベルのデータを格納しているメモ
リセルのうち、不良メモリセルのキャパシタの電極（ス
トレージノード）電位が徐々に低下する。
【００６７】ディスターブモードセットサイクルと実際
にディスターブテストを行なうサイクルとを別々に設け
ることにより、内部周期設定回路２０から発生されるク
ロック信号が安定状態となってからワード線選択動作を
行なうことができ、正確にワード線を選択状態とするこ
とができる。内部周期設定回路２０から発生されるクロ
ック信号のサイクル期間は、この半導体記憶装置の種類
に応じて決定される。いわゆるＲＡＳプリチャージ時間
（ワード線非選択時においてビット線プリチャージおよ
びロウデコーダプリチャージなどの行選択系回路（ＲＡ
Ｓ系回路）のプリチャージに必要とされる時間）を満足
する期間このクロック信号が非活性状態のローレベルで
あればよい。ここでクロック信号の「発生」はクロック
信号のハイレベルとローレベルの組が生じることを示
す。
にディスターブテストを行なうサイクルとを別々に設け
ることにより、内部周期設定回路２０から発生されるク
ロック信号が安定状態となってからワード線選択動作を
行なうことができ、正確にワード線を選択状態とするこ
とができる。内部周期設定回路２０から発生されるクロ
ック信号のサイクル期間は、この半導体記憶装置の種類
に応じて決定される。いわゆるＲＡＳプリチャージ時間
（ワード線非選択時においてビット線プリチャージおよ
びロウデコーダプリチャージなどの行選択系回路（ＲＡ
Ｓ系回路）のプリチャージに必要とされる時間）を満足
する期間このクロック信号が非活性状態のローレベルで
あればよい。ここでクロック信号の「発生」はクロック
信号のハイレベルとローレベルの組が生じることを示
す。
【００６８】なお、特定動作モード検出信号は、コント
ロール回路１８からディスターブモードコントロール回
路１９へ出力されるディスターブモードセット指示信号
φＤＳ、ディスターブモードコントロール回路１９から
内部周期設定回路２０へ出力されるディスターブモード
指定信号φＤＤ、およびディスターブテスト開始時にコ
ントロール回路１８に与えられる外部制御信号のＣＢＲ
条件で与えられるディスターブモード指示信号を含む。
ロール回路１８からディスターブモードコントロール回
路１９へ出力されるディスターブモードセット指示信号
φＤＳ、ディスターブモードコントロール回路１９から
内部周期設定回路２０へ出力されるディスターブモード
指定信号φＤＤ、およびディスターブテスト開始時にコ
ントロール回路１８に与えられる外部制御信号のＣＢＲ
条件で与えられるディスターブモード指示信号を含む。
【００６９】ディスターブモードの終了は、ＣＢＲ条件
を解除することにより指定される。すなわち、外部制御
信号／ＲＡＳおよび／ＣＡＳをともにハイレベルに設定
する。これにより、コントロール回路１８は、内部周期
設定回路２０からのクロック信号ＣＬＫが非活性状態の
ときにその行選択動作活性化信号φＲＡＳを非活性状態
とする。これにより、ワード線選択動作が停止される。
内部周期設定回路２０は、まだクロック信号ＣＬＫを連
続的に発生している。この内部周期設定回路２０の出力
するクロック信号ＣＬＫの発生を停止させるために、リ
セットサイクルが実行される。
を解除することにより指定される。すなわち、外部制御
信号／ＲＡＳおよび／ＣＡＳをともにハイレベルに設定
する。これにより、コントロール回路１８は、内部周期
設定回路２０からのクロック信号ＣＬＫが非活性状態の
ときにその行選択動作活性化信号φＲＡＳを非活性状態
とする。これにより、ワード線選択動作が停止される。
内部周期設定回路２０は、まだクロック信号ＣＬＫを連
続的に発生している。この内部周期設定回路２０の出力
するクロック信号ＣＬＫの発生を停止させるために、リ
セットサイクルが実行される。
【００７０】リセットサイクルにおいては、再びＷＣＢ
Ｒ＋スーパＶｃｃ条件が指定され、コントロール回路１
８が、再びディスターブモードコントロール回路１９へ
信号φＤＳを出力する。ディスターブモードコントロー
ル回路１９はコントロール回路１８からの活性化信号φ
ＤＳに応答して、アドレス信号入力端子８に与えられた
アドレス信号Ａ０〜Ａｉのうちの特定のアドレス信号を
取込み、アドレス信号が予め定められた状態に設定され
ているか否かを判別する。取込んだアドレス信号が予め
定められた状態に設定されているとき、ディスターブモ
ードコントロール回路１９は、ディスターブモードのリ
セットが指定されたと判定し、内部周期設定回路２０へ
与えるディスターブモード指定信号φＤＤを非活性状態
のローレベルとする。このディスターブモードコントロ
ール回路１９からのディスターブモード指定信号の非活
性化に応答して、内部周期設定回路２０が非活性状態と
され、クロック信号ＣＬＫの発生を停止させる。なおこ
のリセットサイクルにおいて、セットサイクルと同様
に、ワード線選択が行なわれてもよい。次に各回路部分
の具体的構成について説明する。
Ｒ＋スーパＶｃｃ条件が指定され、コントロール回路１
８が、再びディスターブモードコントロール回路１９へ
信号φＤＳを出力する。ディスターブモードコントロー
ル回路１９はコントロール回路１８からの活性化信号φ
ＤＳに応答して、アドレス信号入力端子８に与えられた
アドレス信号Ａ０〜Ａｉのうちの特定のアドレス信号を
取込み、アドレス信号が予め定められた状態に設定され
ているか否かを判別する。取込んだアドレス信号が予め
定められた状態に設定されているとき、ディスターブモ
ードコントロール回路１９は、ディスターブモードのリ
セットが指定されたと判定し、内部周期設定回路２０へ
与えるディスターブモード指定信号φＤＤを非活性状態
のローレベルとする。このディスターブモードコントロ
ール回路１９からのディスターブモード指定信号の非活
性化に応答して、内部周期設定回路２０が非活性状態と
され、クロック信号ＣＬＫの発生を停止させる。なおこ
のリセットサイクルにおいて、セットサイクルと同様
に、ワード線選択が行なわれてもよい。次に各回路部分
の具体的構成について説明する。
【００７１】図３は、図１に示すコントロール回路１８
の具体的構成の一例を示す図である。図３において、コ
ントロール回路１８は、外部制御信号入力端子４に与え
られる外部制御信号／ＲＡＳ（Ｅｘｔ．／ＲＡＳ）を受
けて内部ロウアドレスストローブ信号／ＲＡＳを出力す
るＲＡＳバッファ３０と、外部制御信号入力端子４およ
び５へそれぞれ与えられる外部制御信号／ＲＡＳおよび
／ＣＡＳを受けてＣＢＲ条件が設定されたことを検出す
るＣＢＲ検出器３１と、ＣＢＲ検出器３１からのＣＢＲ
検出信号に応答してワンショットのパルス信号を発生す
るワンショットパルス発生回路３２と、ＣＢＲ検出器３
１からのＣＢＲ検出信号に応答して活性化され、ＣＢＲ
検出信号が活性状態とされている間所定時間ごとに活性
化信号をワンショットパルス発生回路３２に与えるタイ
マ３３と、外部制御信号入力端子２ないし５へ与えられ
る外部制御信号／Ｗ、／ＯＥ、／ＲＡＳおよび／ＣＡＳ
を受け、これらの外部制御信号がＷＣＢＲ＋スーパＶｃ
ｃの条件を満足するときディスターブモードが設定され
たことを示すディスターブモード設定信号φＤＳを出力
するディスターブモード設定検出器３４を含む。
の具体的構成の一例を示す図である。図３において、コ
ントロール回路１８は、外部制御信号入力端子４に与え
られる外部制御信号／ＲＡＳ（Ｅｘｔ．／ＲＡＳ）を受
けて内部ロウアドレスストローブ信号／ＲＡＳを出力す
るＲＡＳバッファ３０と、外部制御信号入力端子４およ
び５へそれぞれ与えられる外部制御信号／ＲＡＳおよび
／ＣＡＳを受けてＣＢＲ条件が設定されたことを検出す
るＣＢＲ検出器３１と、ＣＢＲ検出器３１からのＣＢＲ
検出信号に応答してワンショットのパルス信号を発生す
るワンショットパルス発生回路３２と、ＣＢＲ検出器３
１からのＣＢＲ検出信号に応答して活性化され、ＣＢＲ
検出信号が活性状態とされている間所定時間ごとに活性
化信号をワンショットパルス発生回路３２に与えるタイ
マ３３と、外部制御信号入力端子２ないし５へ与えられ
る外部制御信号／Ｗ、／ＯＥ、／ＲＡＳおよび／ＣＡＳ
を受け、これらの外部制御信号がＷＣＢＲ＋スーパＶｃ
ｃの条件を満足するときディスターブモードが設定され
たことを示すディスターブモード設定信号φＤＳを出力
するディスターブモード設定検出器３４を含む。
【００７２】ワンショットパルス発生回路３２は、ＣＢ
Ｒ検出器３１からのＣＢＲ検出信号の活性化時およびタ
イマ３３からの信号（リフレッシュ指示信号）の活性化
にそれぞれ応答して所定の時間期間活性状態とされるワ
ンショットのパルス信号を発生する。図３に示す構成に
おいては、このワンショットパルス発生回路３２からの
ワンショットパルスはハイレベルのときに活性状態とさ
れるように示す。ＲＡＳバッファ３０が出力する内部ロ
ウアドレスストローブ信号／ＲＡＳは、ローレベルのと
きに活性状態として示される。
Ｒ検出器３１からのＣＢＲ検出信号の活性化時およびタ
イマ３３からの信号（リフレッシュ指示信号）の活性化
にそれぞれ応答して所定の時間期間活性状態とされるワ
ンショットのパルス信号を発生する。図３に示す構成に
おいては、このワンショットパルス発生回路３２からの
ワンショットパルスはハイレベルのときに活性状態とさ
れるように示す。ＲＡＳバッファ３０が出力する内部ロ
ウアドレスストローブ信号／ＲＡＳは、ローレベルのと
きに活性状態として示される。
【００７３】コントロール回路１８は、さらに、ＲＡＳ
バッファ３０の出力する内部ロウアドレスストローブ信
号／ＲＡＳとＣＢＲ検出器３１が出力するＣＢＲ検出信
号を受ける２入力ＮＯＲゲート３５と、ＣＢＲ検出器３
１の出力するＣＢＲ検出信号とディスターブモード設定
検出器３４からのディスターブモードセット指示信号φ
ＤＳを受ける２入力論理ゲート３６と、論理ゲート３６
の出力信号とモードコントロール回路１９からのディス
ターブモード指定信号φＤＤを受ける２入力ＡＮＤゲー
ト３７と、内部周期設定回路２０からのクロック信号Ｃ
ＬＫに応答して選択的にＡＮＤゲート３７の出力信号を
通させるトランスファゲート３８と、内部周期設定回路
２０からのクロック信号ＣＬＫとトランスファゲート３
８の出力信号を受ける２入力ＡＮＤゲート３９と、信号
φＤＤと論理ゲート３６の出力信号を受ける入力ＮＡＮ
Ｄゲート４３と、ＮＡＮＤゲート４３の出力信号とワン
ショットパルス発生回路３２の出力信号とを受ける２入
力ＡＮＤゲート４４と、ＮＯＲゲート３５の出力信号と
ゲート３９および４４の各出力信号とを受ける３入力Ｏ
Ｒゲート４０と、ＡＮＤゲート４４の出力信号とＡＮＤ
ゲート３９の出力信号を受ける２入力ＯＲゲート４１
と、ＯＲゲート４０からの出力信号φＲＡＳに応答して
行選択動作に関連する回路を所定のタイミングで活性化
するＲＡＳ系制御回路４２を含む。図３において、ＲＡ
Ｓ系制御回路４２はロウデコーダ１２の活性／非活性を
制御するように示される。
バッファ３０の出力する内部ロウアドレスストローブ信
号／ＲＡＳとＣＢＲ検出器３１が出力するＣＢＲ検出信
号を受ける２入力ＮＯＲゲート３５と、ＣＢＲ検出器３
１の出力するＣＢＲ検出信号とディスターブモード設定
検出器３４からのディスターブモードセット指示信号φ
ＤＳを受ける２入力論理ゲート３６と、論理ゲート３６
の出力信号とモードコントロール回路１９からのディス
ターブモード指定信号φＤＤを受ける２入力ＡＮＤゲー
ト３７と、内部周期設定回路２０からのクロック信号Ｃ
ＬＫに応答して選択的にＡＮＤゲート３７の出力信号を
通させるトランスファゲート３８と、内部周期設定回路
２０からのクロック信号ＣＬＫとトランスファゲート３
８の出力信号を受ける２入力ＡＮＤゲート３９と、信号
φＤＤと論理ゲート３６の出力信号を受ける入力ＮＡＮ
Ｄゲート４３と、ＮＡＮＤゲート４３の出力信号とワン
ショットパルス発生回路３２の出力信号とを受ける２入
力ＡＮＤゲート４４と、ＮＯＲゲート３５の出力信号と
ゲート３９および４４の各出力信号とを受ける３入力Ｏ
Ｒゲート４０と、ＡＮＤゲート４４の出力信号とＡＮＤ
ゲート３９の出力信号を受ける２入力ＯＲゲート４１
と、ＯＲゲート４０からの出力信号φＲＡＳに応答して
行選択動作に関連する回路を所定のタイミングで活性化
するＲＡＳ系制御回路４２を含む。図３において、ＲＡ
Ｓ系制御回路４２はロウデコーダ１２の活性／非活性を
制御するように示される。
【００７４】図３においては、各回路から出力される信
号が活性状態とされるときの波形を示す。ＮＯＲゲート
３５は、ＲＡＳバッファ３０からの信号／ＲＡＳがロー
レベルにありかつＣＢＲ検出器３１の出力信号がローレ
ベルのときにハイレベルの信号を出力する。すなわち、
通常動作時（ＣＢＲ条件が設定されないとき）、このＮ
ＯＲゲート３５は、ＲＡＳバッファ３０からの信号を反
転して出力する。ＣＢＲ条件が設定されたとき、ＮＯＲ
ゲート３５は、ＲＡＳバッファ３０の出力信号の論理レ
ベルにかかわらず、非活性状態のローレベルとされる。
これにより、ＣＢＲ条件が設定されたとき、外部制御信
号／ＲＡＳ（Ｅｘｔ．／ＲＡＳ）の制御による行選択動
作は禁止される。ゲート回路３６は、ＣＢＲ検出器３１
からのＣＢＲ検出信号が活性状態のハイレベルにあり、
かつディスターブモード設定検出器３４からのディスタ
ーブモードセット指示信号φＤＳが非活性状態のローレ
ベルのときにハイレベルの活性状態の信号を出力する。
すなわち、ゲート３６は、セルフディスターブ動作モー
ドが指定され、ワード線が順次選択されるときのみハイ
レベルの活性状態の信号を出力する。
号が活性状態とされるときの波形を示す。ＮＯＲゲート
３５は、ＲＡＳバッファ３０からの信号／ＲＡＳがロー
レベルにありかつＣＢＲ検出器３１の出力信号がローレ
ベルのときにハイレベルの信号を出力する。すなわち、
通常動作時（ＣＢＲ条件が設定されないとき）、このＮ
ＯＲゲート３５は、ＲＡＳバッファ３０からの信号を反
転して出力する。ＣＢＲ条件が設定されたとき、ＮＯＲ
ゲート３５は、ＲＡＳバッファ３０の出力信号の論理レ
ベルにかかわらず、非活性状態のローレベルとされる。
これにより、ＣＢＲ条件が設定されたとき、外部制御信
号／ＲＡＳ（Ｅｘｔ．／ＲＡＳ）の制御による行選択動
作は禁止される。ゲート回路３６は、ＣＢＲ検出器３１
からのＣＢＲ検出信号が活性状態のハイレベルにあり、
かつディスターブモード設定検出器３４からのディスタ
ーブモードセット指示信号φＤＳが非活性状態のローレ
ベルのときにハイレベルの活性状態の信号を出力する。
すなわち、ゲート３６は、セルフディスターブ動作モー
ドが指定され、ワード線が順次選択されるときのみハイ
レベルの活性状態の信号を出力する。
【００７５】ＡＮＤゲート３７は、ゲート３６の出力信
号とモードコントロール回路１９の出力するディスター
ブモード指定信号φＤＤがともにハイレベルのときにハ
イレベルの信号を出力する。トランスファーゲート３８
は、たとえばｐチャネルＭＯＳトランジスタで構成さ
れ、内部周期設定回路２０からのクロック信号ＣＬＫが
ローレベルのとき導通状態とされる。これにより、セル
フディスターブモード終了が指定されたときにクロック
信号ＣＬＫがハイレベルであっても、このクロック信号
ＣＬＫがすぐにローレベルに立下がるのを防止する。ク
ロック信号ＣＬＫがローレベルに立下がってから、セル
フディスターブ動作が終了される。不完全なワード線選
択（ワード線選択期間が短くなり、センス動作およびデ
ィスターブ動作が完全に行なわれる前にワード線が非選
択状態とされる）により、メモリセルデータが破壊され
るのを防止する。このトランスファーゲート３８は、し
たがって、クロック信号ＣＬＫの立上がりごとにＡＮＤ
ゲート３７の出力信号をラッチするラッチ回路の機能を
備える。
号とモードコントロール回路１９の出力するディスター
ブモード指定信号φＤＤがともにハイレベルのときにハ
イレベルの信号を出力する。トランスファーゲート３８
は、たとえばｐチャネルＭＯＳトランジスタで構成さ
れ、内部周期設定回路２０からのクロック信号ＣＬＫが
ローレベルのとき導通状態とされる。これにより、セル
フディスターブモード終了が指定されたときにクロック
信号ＣＬＫがハイレベルであっても、このクロック信号
ＣＬＫがすぐにローレベルに立下がるのを防止する。ク
ロック信号ＣＬＫがローレベルに立下がってから、セル
フディスターブ動作が終了される。不完全なワード線選
択（ワード線選択期間が短くなり、センス動作およびデ
ィスターブ動作が完全に行なわれる前にワード線が非選
択状態とされる）により、メモリセルデータが破壊され
るのを防止する。このトランスファーゲート３８は、し
たがって、クロック信号ＣＬＫの立上がりごとにＡＮＤ
ゲート３７の出力信号をラッチするラッチ回路の機能を
備える。
【００７６】ＯＲゲート４０は、ＡＮＤゲート３９の出
力信号、ＡＮＤゲート４４の出力信号、およびＮＯＲゲ
ート３５の出力信号のいずれかがハイレベルとされたと
きに、ハイレベルの活性状態となるワード線選択動作活
性化信号（内部ＲＡＳ信号）φＲＡＳを出力する。この
信号φＲＡＳは、ＲＡＳ系制御回路４２へ与えられる。
このＲＡＳ系制御回路４２は、図３においてはロウデコ
ーダ１２のみを制御するように示されるが、他のセンス
アンプ回路ビット線イコライズ／プリチャージ回路など
の動作をも制御する。
力信号、ＡＮＤゲート４４の出力信号、およびＮＯＲゲ
ート３５の出力信号のいずれかがハイレベルとされたと
きに、ハイレベルの活性状態となるワード線選択動作活
性化信号（内部ＲＡＳ信号）φＲＡＳを出力する。この
信号φＲＡＳは、ＲＡＳ系制御回路４２へ与えられる。
このＲＡＳ系制御回路４２は、図３においてはロウデコ
ーダ１２のみを制御するように示されるが、他のセンス
アンプ回路ビット線イコライズ／プリチャージ回路など
の動作をも制御する。
【００７７】ＯＲゲート４１の出力信号は内部アドレス
発生回路１０へ与えられる。内部アドレス発生回路１０
は、このＯＲ回路４１の出力信号が立下がるごとにその
出力するアドレス信号が示すアドレス値を増分または減
分する。次にこの図３に示す制御回路の動作を、その動
作波形図である図４を参照して説明する。
発生回路１０へ与えられる。内部アドレス発生回路１０
は、このＯＲ回路４１の出力信号が立下がるごとにその
出力するアドレス信号が示すアドレス値を増分または減
分する。次にこの図３に示す制御回路の動作を、その動
作波形図である図４を参照して説明する。
【００７８】ディスターブモードセットサイクルにおい
ては、ＷＣＢＲ＋スーパＶｃｃ条件とアドレスキー条件
が満足される。アドレスキー条件は、予め定められた状
態に特定のアドレス信号が設定されることを示す。この
状態においては、ＣＢＲ検出器３１の出力信号が活性状
態のハイレベルとなり、またディスターブモード設定検
出器３４の出力信号φＤＳも活性状態のハイレベルとな
る。ゲート３６は、この信号φＤＳにより、その出力信
号はローレベルとされる。これにより、ゲート３７の出
力信号がローレベルとなり、応じてゲート３９の出力信
号もローレベルとされる。一方、ハイレベルの信号φＤ
Ｓに応答して、モードコントロール回路１９からのディ
スターブモード指定信号φＤＤがハイレベルに立上が
り、内部周期設定回路２０が活性化され、所定の周期を
有するクロック信号ＣＬＫを発生する。このとき、ゲー
ト３９は、その一方入力にゲート３７からのローレベル
の信号を受けており、したがってゲート３９の出力信号
はこのクロック信号ＣＬＫの論理状態にかかわらずロー
レベルを維持する。一方、ゲート４３はゲート３６から
のローレベルの信号によりハイレベルの信号を出力す
る。これにより、ゲート４４はワンショットパルス発生
回路３２の出力信号を通過させる。
ては、ＷＣＢＲ＋スーパＶｃｃ条件とアドレスキー条件
が満足される。アドレスキー条件は、予め定められた状
態に特定のアドレス信号が設定されることを示す。この
状態においては、ＣＢＲ検出器３１の出力信号が活性状
態のハイレベルとなり、またディスターブモード設定検
出器３４の出力信号φＤＳも活性状態のハイレベルとな
る。ゲート３６は、この信号φＤＳにより、その出力信
号はローレベルとされる。これにより、ゲート３７の出
力信号がローレベルとなり、応じてゲート３９の出力信
号もローレベルとされる。一方、ハイレベルの信号φＤ
Ｓに応答して、モードコントロール回路１９からのディ
スターブモード指定信号φＤＤがハイレベルに立上が
り、内部周期設定回路２０が活性化され、所定の周期を
有するクロック信号ＣＬＫを発生する。このとき、ゲー
ト３９は、その一方入力にゲート３７からのローレベル
の信号を受けており、したがってゲート３９の出力信号
はこのクロック信号ＣＬＫの論理状態にかかわらずロー
レベルを維持する。一方、ゲート４３はゲート３６から
のローレベルの信号によりハイレベルの信号を出力す
る。これにより、ゲート４４はワンショットパルス発生
回路３２の出力信号を通過させる。
【００７９】ワンショットパルス発生回路３２が、この
ＣＢＲ検出器３１からの信号の立上がりに応答して所定
の時間幅を有するパルス信号を出力する。ゲート３５
は、ＣＢＲ検出器３１からの信号により、その出力信号
はローレベルに固定される。これにより、ゲート４０
は、ゲート４４を介して与えられるワンショットパルス
発生回路３２からのワンショットパルス信号を、ワード
線選択動作活性化信号（内部ＲＡＳ信号）φＲＡＳとし
て通過させる。ＲＡＳ系制御回路４２は、この信号φＲ
ＡＳに応答してワード線選択に必要な制御信号を出力す
る。マルチプレクサ１１は、ＣＢＲ検出器３１からの出
力信号に従って、内部アドレス発生回路１０からの内部
アドレスを伝達する状態に設定される。これにより、こ
のディスターブモード設定サイクルにおいては、内部ア
ドレス発生回路１０が出力する内部アドレス信号に従っ
てワード線の選択動作が行なわれる。信号φＲＡＳが非
活性状態のローレベルとされると、この内部アドレス発
生回路１０の出力するアドレス信号のアドレス値が１増
分または減分される。
ＣＢＲ検出器３１からの信号の立上がりに応答して所定
の時間幅を有するパルス信号を出力する。ゲート３５
は、ＣＢＲ検出器３１からの信号により、その出力信号
はローレベルに固定される。これにより、ゲート４０
は、ゲート４４を介して与えられるワンショットパルス
発生回路３２からのワンショットパルス信号を、ワード
線選択動作活性化信号（内部ＲＡＳ信号）φＲＡＳとし
て通過させる。ＲＡＳ系制御回路４２は、この信号φＲ
ＡＳに応答してワード線選択に必要な制御信号を出力す
る。マルチプレクサ１１は、ＣＢＲ検出器３１からの出
力信号に従って、内部アドレス発生回路１０からの内部
アドレスを伝達する状態に設定される。これにより、こ
のディスターブモード設定サイクルにおいては、内部ア
ドレス発生回路１０が出力する内部アドレス信号に従っ
てワード線の選択動作が行なわれる。信号φＲＡＳが非
活性状態のローレベルとされると、この内部アドレス発
生回路１０の出力するアドレス信号のアドレス値が１増
分または減分される。
【００８０】このディスターブモードセットサイクルに
おいて、ＷＣＢＲ＋スーパＶｃｃ条件が解除されると、
ＣＢＲ検出器３１からの出力信号が非活性状態のローレ
ベルとなり、またディスターブモード設定検出器３４か
らのディスターブモードセット指示信号φＤＳも非活性
状態のローレベルとなる。モードコントロール回路１９
からのディスターブモード指定信号φＤＤは活性状態の
ハイレベルを維持し、内部周期設定回路２０は、連続的
にクロック信号ＣＬＫを出力する。
おいて、ＷＣＢＲ＋スーパＶｃｃ条件が解除されると、
ＣＢＲ検出器３１からの出力信号が非活性状態のローレ
ベルとなり、またディスターブモード設定検出器３４か
らのディスターブモードセット指示信号φＤＳも非活性
状態のローレベルとなる。モードコントロール回路１９
からのディスターブモード指定信号φＤＤは活性状態の
ハイレベルを維持し、内部周期設定回路２０は、連続的
にクロック信号ＣＬＫを出力する。
【００８１】ＣＢＲ条件により、セルフディスターブ動
作開始が指示されると、ＣＢＲ検出器３１の出力信号が
活性状態のハイレベルとなる。これにより、ゲート３６
は、このＣＢＲ検出器３１の出力信号を通過させ（信号
φＤＳはローレベルにある）、ゲート３７をイネーブル
し、応じてゲート３７の出力信号がハイレベルとなる。
クロック信号ＣＬＫがローレベルとなると、トランスフ
ァーゲート３８が導通し、ＡＮＤゲート３９がイネーブ
ルされ、内部周期設定回路２０からのクロック信号ＣＬ
Ｋがこのゲート３９を介して通過し、ＯＲゲート４０か
らこのクロック信号ＣＬＫに同期した信号φＲＡＳが発
生される。このとき、ワンショットパルス発生回路３２
は、ＣＢＲ検出器３１の出力信号の立上がりに応答して
ワンショットのパルスを発生する。しかし、ゲート４３
はその両入力にハイレベルの信号を受けており、ローレ
ベルの信号を出力してゲート４４をディスエーブルし、
ワンショットパルス発生回路３２からのワンショットパ
ルスの伝達を禁止する。
作開始が指示されると、ＣＢＲ検出器３１の出力信号が
活性状態のハイレベルとなる。これにより、ゲート３６
は、このＣＢＲ検出器３１の出力信号を通過させ（信号
φＤＳはローレベルにある）、ゲート３７をイネーブル
し、応じてゲート３７の出力信号がハイレベルとなる。
クロック信号ＣＬＫがローレベルとなると、トランスフ
ァーゲート３８が導通し、ＡＮＤゲート３９がイネーブ
ルされ、内部周期設定回路２０からのクロック信号ＣＬ
Ｋがこのゲート３９を介して通過し、ＯＲゲート４０か
らこのクロック信号ＣＬＫに同期した信号φＲＡＳが発
生される。このとき、ワンショットパルス発生回路３２
は、ＣＢＲ検出器３１の出力信号の立上がりに応答して
ワンショットのパルスを発生する。しかし、ゲート４３
はその両入力にハイレベルの信号を受けており、ローレ
ベルの信号を出力してゲート４４をディスエーブルし、
ワンショットパルス発生回路３２からのワンショットパ
ルスの伝達を禁止する。
【００８２】ディスターブテストが終了すると、信号／
ＲＡＳおよび／ＣＡＳがともにハイレベルの非活性状態
とされる。これにより、ＣＢＲ検出器３１の出力信号が
非活性状態のローレベルとされる。応じてゲート３６の
出力信号がローレベルとなり、ゲート３７の出力信号が
ローレベルとなる。クロック信号ＣＬＫがハイレベルの
ときには、トランスファーゲート３８は非導通状態にあ
り、ゲート３９のゲート３７の出力信号によるディスエ
ーブルは、このクロック信号ＣＬＫがローレベルに立下
がるまで待ち合わせられる。クロック信号ＣＬＫがロー
レベルとなると、トランスファーゲート３８が導通状態
となり、ゲート３７のローレベルの出力信号によりゲー
ト３９がディスエーブルされ、クロック信号ＣＬＫの伝
達が禁止され、ゲート３９の出力信号はローレベルとな
る。一方、ゲート４３は、このゲート３６の出力信号が
ローレベルとなったため、ハイレベルの信号を出力し、
ゲート４４をイネーブル状態とする。
ＲＡＳおよび／ＣＡＳがともにハイレベルの非活性状態
とされる。これにより、ＣＢＲ検出器３１の出力信号が
非活性状態のローレベルとされる。応じてゲート３６の
出力信号がローレベルとなり、ゲート３７の出力信号が
ローレベルとなる。クロック信号ＣＬＫがハイレベルの
ときには、トランスファーゲート３８は非導通状態にあ
り、ゲート３９のゲート３７の出力信号によるディスエ
ーブルは、このクロック信号ＣＬＫがローレベルに立下
がるまで待ち合わせられる。クロック信号ＣＬＫがロー
レベルとなると、トランスファーゲート３８が導通状態
となり、ゲート３７のローレベルの出力信号によりゲー
ト３９がディスエーブルされ、クロック信号ＣＬＫの伝
達が禁止され、ゲート３９の出力信号はローレベルとな
る。一方、ゲート４３は、このゲート３６の出力信号が
ローレベルとなったため、ハイレベルの信号を出力し、
ゲート４４をイネーブル状態とする。
【００８３】ディスターブテストリセットサイクルにお
いては、ＷＣＢＲ＋スーパＶｃｃ＋アドレスキーの条件
が設定される。このリセットサイクルにおいて与えられ
るアドレス信号の状態の組合せは、ディスターブテスト
セットサイクルにおいて与えられるアドレスキー（アド
レス信号の状態の組合せ）とは異なる。ディスターブモ
ード設定検出器３４は、リセットサイクルにおいて、再
びＷＣＢＲ＋スーパＶｃｃ条件により、活性状態の信号
φＤＳを出力する。モードコントロール回路１９はこの
信号φＤＳにより活性化され、そのときに与えられたア
ドレスキーにより、信号φＤＤを非活性状態のローレベ
ルとする。これにより、内部周期設定回路２０のクロッ
ク信号発生動作が停止される。ゲート３６は、信号φＤ
Ｓがハイレベルであり、ローレベルの信号を出力する。
これにより、ゲート４３の出力信号がハイレベルとな
り、ゲート４４がイネーブルされる。ワンショットパル
ス発生回路３２は、ＣＢＲ検出器３１からの出力信号に
従ってワンショットのパルス信号を発生する。このワン
ショットのパルス信号はゲート４４を介してゲート４０
へ伝達され、所定の時間幅を有する信号φＲＡＳが発生
される。
いては、ＷＣＢＲ＋スーパＶｃｃ＋アドレスキーの条件
が設定される。このリセットサイクルにおいて与えられ
るアドレス信号の状態の組合せは、ディスターブテスト
セットサイクルにおいて与えられるアドレスキー（アド
レス信号の状態の組合せ）とは異なる。ディスターブモ
ード設定検出器３４は、リセットサイクルにおいて、再
びＷＣＢＲ＋スーパＶｃｃ条件により、活性状態の信号
φＤＳを出力する。モードコントロール回路１９はこの
信号φＤＳにより活性化され、そのときに与えられたア
ドレスキーにより、信号φＤＤを非活性状態のローレベ
ルとする。これにより、内部周期設定回路２０のクロッ
ク信号発生動作が停止される。ゲート３６は、信号φＤ
Ｓがハイレベルであり、ローレベルの信号を出力する。
これにより、ゲート４３の出力信号がハイレベルとな
り、ゲート４４がイネーブルされる。ワンショットパル
ス発生回路３２は、ＣＢＲ検出器３１からの出力信号に
従ってワンショットのパルス信号を発生する。このワン
ショットのパルス信号はゲート４４を介してゲート４０
へ伝達され、所定の時間幅を有する信号φＲＡＳが発生
される。
【００８４】メモリセルデータのリフレッシュを行なう
場合、ＣＢＲ条件が満足される。この状態においては、
ディスターブモード設定検出器３４の出力信号φＤＳお
よびモードコントロール回路１９の出力信号φＤＤはと
もに非活性状態のローレベルである。ゲート３７がディ
スエーブル状態、ゲート４３および４４がイネーブル状
態に設定される。したがって、ＣＢＲ検出器３１の出力
信号に従ってワンショットパルス発生回路３２がワンシ
ョットのパルス信号を出力て、ゲート４４および４０を
介してワード線選択動作活性化信号（内部ＲＡＳ信号）
φＲＡＳを活性状態とする。このＣＢＲ検出器３１の出
力信号に従って、またタイマ３３が起動され、所定の時
間間隔をおいてタイマ３３がリフレッシュ要求信号を出
力し、ワンショットパルス発生回路３２から、このタイ
マ３３からのリフレッシュ要求信号に従ってワンショッ
トパルスを発生する。これにより、内部でＣＢＲ検出器
３１の出力信号が活性状態のハイレベルにある間所定間
隔でメモリセルデータのリフレッシュが実行される。タ
イマ３３は、ディスターブテスト動作時においては、信
号φＤＤにより、その計時動作が禁止される。
場合、ＣＢＲ条件が満足される。この状態においては、
ディスターブモード設定検出器３４の出力信号φＤＳお
よびモードコントロール回路１９の出力信号φＤＤはと
もに非活性状態のローレベルである。ゲート３７がディ
スエーブル状態、ゲート４３および４４がイネーブル状
態に設定される。したがって、ＣＢＲ検出器３１の出力
信号に従ってワンショットパルス発生回路３２がワンシ
ョットのパルス信号を出力て、ゲート４４および４０を
介してワード線選択動作活性化信号（内部ＲＡＳ信号）
φＲＡＳを活性状態とする。このＣＢＲ検出器３１の出
力信号に従って、またタイマ３３が起動され、所定の時
間間隔をおいてタイマ３３がリフレッシュ要求信号を出
力し、ワンショットパルス発生回路３２から、このタイ
マ３３からのリフレッシュ要求信号に従ってワンショッ
トパルスを発生する。これにより、内部でＣＢＲ検出器
３１の出力信号が活性状態のハイレベルにある間所定間
隔でメモリセルデータのリフレッシュが実行される。タ
イマ３３は、ディスターブテスト動作時においては、信
号φＤＤにより、その計時動作が禁止される。
【００８５】すなわち、図５に示すように、セルフリフ
レッシュモード時においては、ＣＢＲ検出器３１、ワン
ショットパルス発生回路３２およびタイマ３３の制御の
もとに、所定時間間隔で内部ＲＡＳ信号φＲＡＳが発生
される。このときは、所定時間間隔であり、内部ＲＡＳ
信号φＲＡＳは間欠的に活性状態とされる（発生され
る）。
レッシュモード時においては、ＣＢＲ検出器３１、ワン
ショットパルス発生回路３２およびタイマ３３の制御の
もとに、所定時間間隔で内部ＲＡＳ信号φＲＡＳが発生
される。このときは、所定時間間隔であり、内部ＲＡＳ
信号φＲＡＳは間欠的に活性状態とされる（発生され
る）。
【００８６】一方、ディスターブテストが行なわれるサ
イクルにおいては、モードコントロール回路１９、内部
周期設定回路２０により、クロック信号ＣＬＫが間をお
かずに連続的に繰返し短周期で活性状態とされ、応じて
内部ＲＡＳ信号φＲＡＳも連続的に繰返し活性状態とさ
れる。ここで、「間欠的」とは、タイマなどを用いて計
時動作を行ない、ある時間間隔をおいて信号が発生され
る（活性化させる）状態を示し、「連続的」とは、タイ
マなどによる計時動作を伴なうことなく、発振器などを
用いてあるサイクルを有する信号を繰返し発生する状態
を示す。
イクルにおいては、モードコントロール回路１９、内部
周期設定回路２０により、クロック信号ＣＬＫが間をお
かずに連続的に繰返し短周期で活性状態とされ、応じて
内部ＲＡＳ信号φＲＡＳも連続的に繰返し活性状態とさ
れる。ここで、「間欠的」とは、タイマなどを用いて計
時動作を行ない、ある時間間隔をおいて信号が発生され
る（活性化させる）状態を示し、「連続的」とは、タイ
マなどによる計時動作を伴なうことなく、発振器などを
用いてあるサイクルを有する信号を繰返し発生する状態
を示す。
【００８７】すなわち、ディスターブテスト動作時にお
いてはセルフリフレッシュが行なわれるサイクルに比べ
てはるかに短い周期でワード線が選択状態とされる。
いてはセルフリフレッシュが行なわれるサイクルに比べ
てはるかに短い周期でワード線が選択状態とされる。
【００８８】図６は、図３に示すディスターブモード設
定検出器３４の具体的構成を示す図である。図６におい
て、ディスターブモード設定検出器３４は、外部制御信
号入力端子３とノードＮａの間に直列に接続されるｐチ
ャネルＭＯＳトランジスタ３４ａおよび３４ｂと、ノー
ドＮａと接地ノードＶｓｓの間に接続される高抵抗の抵
抗素子３４ｃを含む。ＭＯＳトランジスタ３４ａは、そ
のソースが外部制御信号入力端子３に接続され、そのゲ
ートおよびドレインが相互接続される。ＭＯＳトランジ
スタ３４ｂは、そのソースがＭＯＳトランジスタ３４ａ
のゲートおよびドレインに接続され、そのゲートに動作
電源電圧Ｖｃｃを受け、そのドレインがノードＮａに接
続される。ＭＯＳトランジスタ３４ａおよび３４ｂは、
十分大きな電流駆動力を有する。
定検出器３４の具体的構成を示す図である。図６におい
て、ディスターブモード設定検出器３４は、外部制御信
号入力端子３とノードＮａの間に直列に接続されるｐチ
ャネルＭＯＳトランジスタ３４ａおよび３４ｂと、ノー
ドＮａと接地ノードＶｓｓの間に接続される高抵抗の抵
抗素子３４ｃを含む。ＭＯＳトランジスタ３４ａは、そ
のソースが外部制御信号入力端子３に接続され、そのゲ
ートおよびドレインが相互接続される。ＭＯＳトランジ
スタ３４ｂは、そのソースがＭＯＳトランジスタ３４ａ
のゲートおよびドレインに接続され、そのゲートに動作
電源電圧Ｖｃｃを受け、そのドレインがノードＮａに接
続される。ＭＯＳトランジスタ３４ａおよび３４ｂは、
十分大きな電流駆動力を有する。
【００８９】ディスターブモード設定検出器３４は、さ
らに、ノードＮａ上の信号電位を増幅する２段の縦続接
続されたインバータ３４ｄおよび３４ｅと、制御信号／
Ｗおよび／ＣＡＳを受けるゲート回路３４ｆと、インバ
ータ３４ｅの出力信号とゲート回路３４ｆの出力信号を
受けるゲート回路３４ｇと、制御信号／ＲＡＳに応答し
て、ゲート回路３４ｇの出力信号をノードＮｂへ伝達す
るトランスファーゲート３４ｈと、ノードＮｂ上の信号
電位をラッチする２段のインバータで構成されるラッチ
回路３４ｉと、制御信号／ＲＡＳに応答して、信号φＤ
Ｓを接地電位レベルに放電するトランスファーゲート３
４ｊと、信号ＲＡＳに応答してノードＮｂＩの信号をφ
ＤＳとして出力するトランスファゲート３４ｋとを含
む。ゲート回路３４ｆは、信号／Ｗおび／ＣＡＳがとも
にローレベルのときにハイレベルの信号を出力する。ゲ
ート回路３４ｇは、インバータ回路３４ｅの出力信号お
よびゲート回路３４ｆの出力信号がともにハイレベルの
ときにハイレベルの信号を出力する。トランスファーゲ
ート３４ｈおよび３４ｊは、ｎチャネルＭＯＳトランジ
スタで構成され、信号／ＲＡＳがハイレベルのときに導
通する。トランスファゲート３４ｋは、たとえばｎチャ
ネルＭＯＳトランジスタで構成され、信号ＲＡＳがハイ
レベルのとき導通する。制御／Ｗ、／ＣＡＳおよび／Ｒ
ＡＳは図示しないバッファ回路の出力信号であってもよ
く、また外部制御信号入力端子へ与えられる信号であっ
てもよい。つぎに、この図６に示すディスターブモード
設定検出回路３４の動作をその動作波形図である図７を
参照して説明する。
らに、ノードＮａ上の信号電位を増幅する２段の縦続接
続されたインバータ３４ｄおよび３４ｅと、制御信号／
Ｗおよび／ＣＡＳを受けるゲート回路３４ｆと、インバ
ータ３４ｅの出力信号とゲート回路３４ｆの出力信号を
受けるゲート回路３４ｇと、制御信号／ＲＡＳに応答し
て、ゲート回路３４ｇの出力信号をノードＮｂへ伝達す
るトランスファーゲート３４ｈと、ノードＮｂ上の信号
電位をラッチする２段のインバータで構成されるラッチ
回路３４ｉと、制御信号／ＲＡＳに応答して、信号φＤ
Ｓを接地電位レベルに放電するトランスファーゲート３
４ｊと、信号ＲＡＳに応答してノードＮｂＩの信号をφ
ＤＳとして出力するトランスファゲート３４ｋとを含
む。ゲート回路３４ｆは、信号／Ｗおび／ＣＡＳがとも
にローレベルのときにハイレベルの信号を出力する。ゲ
ート回路３４ｇは、インバータ回路３４ｅの出力信号お
よびゲート回路３４ｆの出力信号がともにハイレベルの
ときにハイレベルの信号を出力する。トランスファーゲ
ート３４ｈおよび３４ｊは、ｎチャネルＭＯＳトランジ
スタで構成され、信号／ＲＡＳがハイレベルのときに導
通する。トランスファゲート３４ｋは、たとえばｎチャ
ネルＭＯＳトランジスタで構成され、信号ＲＡＳがハイ
レベルのとき導通する。制御／Ｗ、／ＣＡＳおよび／Ｒ
ＡＳは図示しないバッファ回路の出力信号であってもよ
く、また外部制御信号入力端子へ与えられる信号であっ
てもよい。つぎに、この図６に示すディスターブモード
設定検出回路３４の動作をその動作波形図である図７を
参照して説明する。
【００９０】ディスターブテスト動作のセットリセット
に関連する動作以外の動作モード（セルフディスターブ
テスト動作、セルフリフレッシュ動作、およびメモリア
クセス動作等）においては、外部制御信号入力端子３へ
与えられる制御信号／ＯＥは、ローレベルまたは仕様値
で決定されるハイレベル（ＶＩＨ）のレベルにある。Ｍ
ＯＳトランジスタ３４ｂは、そのソース（トランジスタ
３４ａに接続されるノード）の電位が、Ｖｃｃ＋Ｖｔｈ
ｐ以上のときに導通する。ＭＯＳトランジスタ３４ａ
は、導通時、外部制御信号入力端子３へ与えられた信号
電位をそのしきい値電圧Ｖｔｈｐ分低下させてＭＯＳト
ランジスタ３４ｂのソースへ伝達する。したがって、Ｍ
ＯＳトランジスタ３４ａおよび３４ｂは、外部制御信号
入力端子３へ与えられる電圧レベルがＶｃｃ＋２・Ｖｔ
ｈｐ以上となったときにともに導通する。外部制御信号
／ＯＥの電圧レベルが通常のハイレベルＶＩＨ以下の場
合には、したがってＭＯＳトランジスタ３４ｂは非導通
状態にあり、抵抗３４ｃには電流は流れず、ノードＮａ
は接地電位レベルに維持される。したがって、ゲート回
路３４ｆの出力信号の論理レベルにかかわらず、ゲート
回路３４ｇの出力信号はローレベルを維持し、信号／Ｒ
ＡＳがトグルされても、ディスターブモードセット指示
信号φＤＳはローレベルを維持する。一方、この外部制
御信号入力端子３へ与えられる信号／ＯＥのレベルが所
定の条件（Ｖｃｃ＋２・Ｖｔｈｐ）以上に設定される
と、トランジスタ３４ａおよび３４ｂがともに導通し、
抵抗３４ｃに電流が流れる。トランジスタ３４ａおよび
３４ｂの電流駆動力は十分大きく、またそれらのオン抵
抗は抵抗素子３４ｃの抵抗値よりも十分小さくされる。
抵抗素子３４ｃに微小電流が流れ、ノードＮａの電位が
ハイレベル（Ｖｃｃレベル）に上昇し、インバータ３４
ｄおよび３４ｅにより増幅され（またはバッファ処理さ
れ）、ゲート回路３４ｇへ与えられる。信号／Ｗおよび
／ＣＡＳがともにローレベルであるため、ゲート回路３
４ｆの出力信号もハイレベルとなり、ゲート回路３４ｇ
の出力信号はハイレベルとされる。信号／ＲＡＳがハイ
レベルのとき、トランスファーゲート３４ｈは導通状態
にあり、このゲート回路３４ｇの出力信号がノードＮｂ
に伝達されてラッチ回路３４ｉによりラッチされる。信
号ＲＡＳは、信号／ＲＡＳと相補な信号であり、この状
態においては、トランスファーゲート３４ｋは非導通状
態にある。信号φＤＳは、トランスファーゲート３４ｊ
が導通状態にあり、ローレベルに維持されている。
に関連する動作以外の動作モード（セルフディスターブ
テスト動作、セルフリフレッシュ動作、およびメモリア
クセス動作等）においては、外部制御信号入力端子３へ
与えられる制御信号／ＯＥは、ローレベルまたは仕様値
で決定されるハイレベル（ＶＩＨ）のレベルにある。Ｍ
ＯＳトランジスタ３４ｂは、そのソース（トランジスタ
３４ａに接続されるノード）の電位が、Ｖｃｃ＋Ｖｔｈ
ｐ以上のときに導通する。ＭＯＳトランジスタ３４ａ
は、導通時、外部制御信号入力端子３へ与えられた信号
電位をそのしきい値電圧Ｖｔｈｐ分低下させてＭＯＳト
ランジスタ３４ｂのソースへ伝達する。したがって、Ｍ
ＯＳトランジスタ３４ａおよび３４ｂは、外部制御信号
入力端子３へ与えられる電圧レベルがＶｃｃ＋２・Ｖｔ
ｈｐ以上となったときにともに導通する。外部制御信号
／ＯＥの電圧レベルが通常のハイレベルＶＩＨ以下の場
合には、したがってＭＯＳトランジスタ３４ｂは非導通
状態にあり、抵抗３４ｃには電流は流れず、ノードＮａ
は接地電位レベルに維持される。したがって、ゲート回
路３４ｆの出力信号の論理レベルにかかわらず、ゲート
回路３４ｇの出力信号はローレベルを維持し、信号／Ｒ
ＡＳがトグルされても、ディスターブモードセット指示
信号φＤＳはローレベルを維持する。一方、この外部制
御信号入力端子３へ与えられる信号／ＯＥのレベルが所
定の条件（Ｖｃｃ＋２・Ｖｔｈｐ）以上に設定される
と、トランジスタ３４ａおよび３４ｂがともに導通し、
抵抗３４ｃに電流が流れる。トランジスタ３４ａおよび
３４ｂの電流駆動力は十分大きく、またそれらのオン抵
抗は抵抗素子３４ｃの抵抗値よりも十分小さくされる。
抵抗素子３４ｃに微小電流が流れ、ノードＮａの電位が
ハイレベル（Ｖｃｃレベル）に上昇し、インバータ３４
ｄおよび３４ｅにより増幅され（またはバッファ処理さ
れ）、ゲート回路３４ｇへ与えられる。信号／Ｗおよび
／ＣＡＳがともにローレベルであるため、ゲート回路３
４ｆの出力信号もハイレベルとなり、ゲート回路３４ｇ
の出力信号はハイレベルとされる。信号／ＲＡＳがハイ
レベルのとき、トランスファーゲート３４ｈは導通状態
にあり、このゲート回路３４ｇの出力信号がノードＮｂ
に伝達されてラッチ回路３４ｉによりラッチされる。信
号ＲＡＳは、信号／ＲＡＳと相補な信号であり、この状
態においては、トランスファーゲート３４ｋは非導通状
態にある。信号φＤＳは、トランスファーゲート３４ｊ
が導通状態にあり、ローレベルに維持されている。
【００９１】信号／ＲＡＳがローレベルに立下がると、
トランスファーゲート３４ｈが非導通状態とされ、ゲー
ト回路３４ｇの出力部はノードＮｂと分離される。トラ
ンスファーゲート３４ｊもまた非導通状態となる。この
とき、信号ＲＡＳがハイレベルになり、トランスファー
ゲート３４ｋが導通し、信号φＤＳがハイレベルへ立上
がる。
トランスファーゲート３４ｈが非導通状態とされ、ゲー
ト回路３４ｇの出力部はノードＮｂと分離される。トラ
ンスファーゲート３４ｊもまた非導通状態となる。この
とき、信号ＲＡＳがハイレベルになり、トランスファー
ゲート３４ｋが導通し、信号φＤＳがハイレベルへ立上
がる。
【００９２】信号／ＲＡＳがハイレベルへ立下がり、デ
ィスターブモードセットサイクルが完了すると、トラン
スファーゲート３４ｈは導通状態とされ、一方、トラン
スファーゲート３４ｋが非導通状態とされる。これによ
り、ノードＮｂの信号電位の伝達が禁止される。トラン
スファーゲート３４ｊが信号／ＲＡＳにより導通状態と
なり、ディスターブモードセット指示信号φＤＳがロー
レベルとなる。
ィスターブモードセットサイクルが完了すると、トラン
スファーゲート３４ｈは導通状態とされ、一方、トラン
スファーゲート３４ｋが非導通状態とされる。これによ
り、ノードＮｂの信号電位の伝達が禁止される。トラン
スファーゲート３４ｊが信号／ＲＡＳにより導通状態と
なり、ディスターブモードセット指示信号φＤＳがロー
レベルとなる。
【００９３】ディスターブモードリセットサイクルにお
いても、同様ＷＣＢＲ＋スーパＶｃｃ条件の条件が満足
されるため、信号φＤＳが制御信号／ＲＡＳに従って変
化する。
いても、同様ＷＣＢＲ＋スーパＶｃｃ条件の条件が満足
されるため、信号φＤＳが制御信号／ＲＡＳに従って変
化する。
【００９４】なお、スーパＶｃｃ条件を検出するための
ＭＯＳトランジスタ３４ａは複数個設けられてもよい。
ＭＯＳトランジスタ３４ａは複数個設けられてもよい。
【００９５】図８は、図３に示すモードコントロール回
路１９の構成の一例を示す図である。図８においては、
２ビットのアドレス信号Ａ０およびＡ１を用いてディス
ターブモードのセットおよびリセットが行なわれる構成
が一例として示される。しかし、用いられるアドレス信
号のビット数は任意である。
路１９の構成の一例を示す図である。図８においては、
２ビットのアドレス信号Ａ０およびＡ１を用いてディス
ターブモードのセットおよびリセットが行なわれる構成
が一例として示される。しかし、用いられるアドレス信
号のビット数は任意である。
【００９６】図８において、モードコントロール回路１
９は、ディスターブモードセット指示信号φＤＳとアド
レス信号Ａ０およびＡ１とを受けるゲート回路１９ａ
と、信号φＤＳとアドレス信号／Ａ０および／Ａ１を受
けるゲート回路１９ｂと、ゲート回路１９ａの出力信号
をセット入力Ｓに受け、ゲート回路１９ｂの出力信号を
リセット入力Ｒに受けるセット／リセットフリップフロ
ップ１９ｃを含む。フリップフロップ１９ｃの出力Ｑか
らディスターブモード指定信号φＤＤが出力される。ア
ドレス信号／Ａ０および／Ａ１は、それぞれアドレス信
号Ａ０およびＡ１の相補信号である。ゲート回路１９ａ
および１９ｂは、与えられた入力信号がすべてハイレベ
ルのときにハイレベルの信号を出力する。次にこの図８
に示すモードコントロール回路１９の動作をその動作波
形図である図９を参照して説明する。
９は、ディスターブモードセット指示信号φＤＳとアド
レス信号Ａ０およびＡ１とを受けるゲート回路１９ａ
と、信号φＤＳとアドレス信号／Ａ０および／Ａ１を受
けるゲート回路１９ｂと、ゲート回路１９ａの出力信号
をセット入力Ｓに受け、ゲート回路１９ｂの出力信号を
リセット入力Ｒに受けるセット／リセットフリップフロ
ップ１９ｃを含む。フリップフロップ１９ｃの出力Ｑか
らディスターブモード指定信号φＤＤが出力される。ア
ドレス信号／Ａ０および／Ａ１は、それぞれアドレス信
号Ａ０およびＡ１の相補信号である。ゲート回路１９ａ
および１９ｂは、与えられた入力信号がすべてハイレベ
ルのときにハイレベルの信号を出力する。次にこの図８
に示すモードコントロール回路１９の動作をその動作波
形図である図９を参照して説明する。
【００９７】ディスターブモードセットサイクルにおい
て、ＷＣＢＲ＋スパーＶｃｃ条件が満たされると、ディ
スターブモード設定検出器３４からのディスターブモー
ドセット指示信号φＤＳがハイレベルとなり、ゲート回
路１９ａおよび１９ｂがイネーブルされる。セットサイ
クルにおいて、アドレス信号Ａ０およびＡ１がともにハ
イレベルにされると、ゲート回路１９ａの出力信号がハ
イレベルに立上がり、フリップフロップ１９ｃがセット
され、その出力Ｑからのディスターブモード指定信号φ
ＤＤがハイレベルに立上がる。セットサイクルが完了
し、ディスターブモードセット指示信号φＤＳがローレ
ベルに立下がっても、フリップフロップ１９ｃからの信
号φＤＤはハイレベルを維持する。
て、ＷＣＢＲ＋スパーＶｃｃ条件が満たされると、ディ
スターブモード設定検出器３４からのディスターブモー
ドセット指示信号φＤＳがハイレベルとなり、ゲート回
路１９ａおよび１９ｂがイネーブルされる。セットサイ
クルにおいて、アドレス信号Ａ０およびＡ１がともにハ
イレベルにされると、ゲート回路１９ａの出力信号がハ
イレベルに立上がり、フリップフロップ１９ｃがセット
され、その出力Ｑからのディスターブモード指定信号φ
ＤＤがハイレベルに立上がる。セットサイクルが完了
し、ディスターブモードセット指示信号φＤＳがローレ
ベルに立下がっても、フリップフロップ１９ｃからの信
号φＤＤはハイレベルを維持する。
【００９８】セルフディスターブモードが終わり、ディ
スターブモードをリセットするとき、同様にＷＣＢＲ＋
スパーＶｃｃ条件が満たされ、ディスターブモード設定
検出器３４からの信号φＤＳがハイレベルへ立上がる。
このとき、アドレス信号Ａ０およびＡ１がともにローレ
ベル、すなわちアドレス信号／Ａ０および／Ａ１がとも
にハイレベルに設定されると、ゲート回路１９ｂの出力
信号がハイレベルに立上がり、フリップフロップ１９ｃ
がリセットされ、信号φＤＤがローレベルに立下がる。
スターブモードをリセットするとき、同様にＷＣＢＲ＋
スパーＶｃｃ条件が満たされ、ディスターブモード設定
検出器３４からの信号φＤＳがハイレベルへ立上がる。
このとき、アドレス信号Ａ０およびＡ１がともにローレ
ベル、すなわちアドレス信号／Ａ０および／Ａ１がとも
にハイレベルに設定されると、ゲート回路１９ｂの出力
信号がハイレベルに立上がり、フリップフロップ１９ｃ
がリセットされ、信号φＤＤがローレベルに立下がる。
【００９９】図１０は、図３に示す内部周期設定回路２
０の構成の一例を示す図である。図１０において、内部
周期設定回路２０は、縦続接続される複数段（図１０に
おいては４段）のインバータ２０ａ〜２０ｄと、インバ
ータ２０ｄの出力信号とディスターブモード指定信号φ
ＤＤをインバータ２０ｆを介して受けるＮＯＲゲート２
０ｅを含む。インバータ２０ａ〜２０ｄの段数は、発生
されるべきクロック信号ＣＬＫの周期に応じて適当に設
定される。次にこの図１０に示す内部周期設定回路２０
の動作をそのタイミングチャート図である図１１を参照
して説明する。
０の構成の一例を示す図である。図１０において、内部
周期設定回路２０は、縦続接続される複数段（図１０に
おいては４段）のインバータ２０ａ〜２０ｄと、インバ
ータ２０ｄの出力信号とディスターブモード指定信号φ
ＤＤをインバータ２０ｆを介して受けるＮＯＲゲート２
０ｅを含む。インバータ２０ａ〜２０ｄの段数は、発生
されるべきクロック信号ＣＬＫの周期に応じて適当に設
定される。次にこの図１０に示す内部周期設定回路２０
の動作をそのタイミングチャート図である図１１を参照
して説明する。
【０１００】ディスターブモード指定信号φＤＤがロー
レベルのとき、インバータ２０ｆの出力信号がハイレベ
ルであり、ＮＯＲゲート２０ｅの出力信号はローレベル
に固定される。この状態においては、インバータ２０
ａ、２０ｂ、２０ｃ、および２０ｄの出力信号は、それ
ぞれハイレベル、ローレベル、ハイレベル、ローレベル
に固定される。
レベルのとき、インバータ２０ｆの出力信号がハイレベ
ルであり、ＮＯＲゲート２０ｅの出力信号はローレベル
に固定される。この状態においては、インバータ２０
ａ、２０ｂ、２０ｃ、および２０ｄの出力信号は、それ
ぞれハイレベル、ローレベル、ハイレベル、ローレベル
に固定される。
【０１０１】ＷＣＢＲ＋スパーＶｃｃ条件が満足される
と（図１１においては、ディスターブモードセットサイ
クルを代表的に示す）、信号φＤＤがハイレベルに立上
がり、インバータ２０ｆの出力信号がローレベルとな
る。応じて、ＮＯＲゲート２０ｅはその両入力にローレ
ベルの信号を受けるため、ＮＯＲゲート２０ｅから出力
されるクロック信号ＣＬＫがハイレベルへ立上がる。こ
のクロック信号ＣＬＫのハイレベルへの立上がりに応答
して、インバータ２０ａ〜２０ｄの出力信号の論理レベ
ルがある遅延時間を持って変化する。ＮＯＲゲート２０
ｅは、インバータ２０ｆを介してローレベルに固定され
た信号を受けており、インバータとして機能する。した
がって、インバータ２０ａ〜２０ｄおよびＮＯＲゲート
２０ｅは、５段のインバータで構成されるリングオシレ
ータとして機能し、クロック信号ＣＬＫが所定の周期を
持って連続的に発生される。リセットサイクルにおいて
は、図１１にはその波形図は示してないが、ＷＣＢＲ＋
スーパＶｃｃ条件とアドレスキーとの組合せにより、デ
ィスターブモード指定信号φＤＤがローレベルに立下が
り、インバータ２０ｆの出力信号がハイレベルに立上が
る。これにより、ＮＯＲゲート２０ｅから出力されるク
ロック信号ＣＬＫがローレベルに固定され、クロック信
号ＣＬＫの発生（活性化）が停止される。
と（図１１においては、ディスターブモードセットサイ
クルを代表的に示す）、信号φＤＤがハイレベルに立上
がり、インバータ２０ｆの出力信号がローレベルとな
る。応じて、ＮＯＲゲート２０ｅはその両入力にローレ
ベルの信号を受けるため、ＮＯＲゲート２０ｅから出力
されるクロック信号ＣＬＫがハイレベルへ立上がる。こ
のクロック信号ＣＬＫのハイレベルへの立上がりに応答
して、インバータ２０ａ〜２０ｄの出力信号の論理レベ
ルがある遅延時間を持って変化する。ＮＯＲゲート２０
ｅは、インバータ２０ｆを介してローレベルに固定され
た信号を受けており、インバータとして機能する。した
がって、インバータ２０ａ〜２０ｄおよびＮＯＲゲート
２０ｅは、５段のインバータで構成されるリングオシレ
ータとして機能し、クロック信号ＣＬＫが所定の周期を
持って連続的に発生される。リセットサイクルにおいて
は、図１１にはその波形図は示してないが、ＷＣＢＲ＋
スーパＶｃｃ条件とアドレスキーとの組合せにより、デ
ィスターブモード指定信号φＤＤがローレベルに立下が
り、インバータ２０ｆの出力信号がハイレベルに立上が
る。これにより、ＮＯＲゲート２０ｅから出力されるク
ロック信号ＣＬＫがローレベルに固定され、クロック信
号ＣＬＫの発生（活性化）が停止される。
【０１０２】図３に示す内部アドレス発生回路１０は、
リフレッシュのために用いられるリフレッシュアドレス
を発生するリフレッシュアドレスカウンタと同じ構成を
備え（共用され）、ＯＲゲート４１（図３参照）の出力
信号の立下がりに従ってそのカウント値が１増分または
減分される。
リフレッシュのために用いられるリフレッシュアドレス
を発生するリフレッシュアドレスカウンタと同じ構成を
備え（共用され）、ＯＲゲート４１（図３参照）の出力
信号の立下がりに従ってそのカウント値が１増分または
減分される。
【０１０３】以上のように、この発明の第１の実施例に
従えば、ディスターブテスト動作時などの特定の動作モ
ード時において内部で連続的に行選択動作活性化信号φ
ＲＡＳを発生してワード線を選択するように構成してい
るため、外部制御信号と独立に半導体記憶装置内部でワ
ード線選択動作を行なうことができ、高速でワード線を
連続的に選択状態とすることができる。
従えば、ディスターブテスト動作時などの特定の動作モ
ード時において内部で連続的に行選択動作活性化信号φ
ＲＡＳを発生してワード線を選択するように構成してい
るため、外部制御信号と独立に半導体記憶装置内部でワ
ード線選択動作を行なうことができ、高速でワード線を
連続的に選択状態とすることができる。
【０１０４】［実施例２］図１２は、この発明の第２の
実施例である半導体記憶装置の要部の構成を示す図であ
る。図１２においては、モードコントロール回路１９お
よび内部周期設定回路２０の構成が代表的に示される。
他の構成は図３に示す構成と同様である。モードコント
ロール回路１９は、図３に示すディスターブモード設定
検出器３４からのディスターブモードセット指示信号φ
ＤＳの活性化時に活性化され、アドレス信号入力端子８
へ与えられるアドレス信号Ａ０〜Ａｉを取込み、この取
込んだアドレス信号の値に従って、発生されるべきクロ
ック信号ＣＬＫの周期を選択しかつディスターブモード
指定信号φＤＤを活性状態とする。このモードコントロ
ール回路１９は、周期設定機能を備えるため、図１２に
おいては、モードコントロール回路１９を、周期設定回
路１９−１として示す。この周期設定回路１９−１から
出力される信号φＤＤは、したがってクロック信号ＣＬ
Ｋの周期を指定する情報と、ディスターブモードが指定
されたことを示す情報とを含む。
実施例である半導体記憶装置の要部の構成を示す図であ
る。図１２においては、モードコントロール回路１９お
よび内部周期設定回路２０の構成が代表的に示される。
他の構成は図３に示す構成と同様である。モードコント
ロール回路１９は、図３に示すディスターブモード設定
検出器３４からのディスターブモードセット指示信号φ
ＤＳの活性化時に活性化され、アドレス信号入力端子８
へ与えられるアドレス信号Ａ０〜Ａｉを取込み、この取
込んだアドレス信号の値に従って、発生されるべきクロ
ック信号ＣＬＫの周期を選択しかつディスターブモード
指定信号φＤＤを活性状態とする。このモードコントロ
ール回路１９は、周期設定機能を備えるため、図１２に
おいては、モードコントロール回路１９を、周期設定回
路１９−１として示す。この周期設定回路１９−１から
出力される信号φＤＤは、したがってクロック信号ＣＬ
Ｋの周期を指定する情報と、ディスターブモードが指定
されたことを示す情報とを含む。
【０１０５】内部周期設定回路２０は、クロック信号Ｃ
ＬＫの周期を変更することのできる可変周期発振回路２
０−１で構成される。可変周期発振回路２０−１は、周
期設定回路１９−１からの信号φＤＤ（後に説明するよ
うに第２の実施例においては複数ビットの信号）に従っ
て指定された周期を有するクロック信号を発生する。
ＬＫの周期を変更することのできる可変周期発振回路２
０−１で構成される。可変周期発振回路２０−１は、周
期設定回路１９−１からの信号φＤＤ（後に説明するよ
うに第２の実施例においては複数ビットの信号）に従っ
て指定された周期を有するクロック信号を発生する。
【０１０６】クロック信号ＣＬＫの周期（サイクル期
間）を変更することにより、以下に述べるような利点が
得られる。ディスターブテスト動作期間が一定であれ
ば、クロック信号ＣＬＫの周期を変更することにより、
ワード線選択回数（ディスターブ回数）を変更すること
ができる。すなわち、半導体記憶装置の動作条件に応じ
てディスターブ回数を容易に変更することができる。た
とえば、動作電源電圧の許容値には、上限値および下限
値が存在する。これらの上限値および下限値の動作電源
電圧においては、半導体記憶装置内部では、ワード線の
電位の振幅およびビット線電位の振幅も応じて異なり、
ワード線電位の容量結合による浮き上がり電位量も異な
る。したがって、これらの動作条件に合わせてディスタ
ーブ回数を変更することにより、動作条件変更時におい
ても確実にデータを保持することができるか否かを判別
することができ、より精密なテストを実現することがで
きる。
間）を変更することにより、以下に述べるような利点が
得られる。ディスターブテスト動作期間が一定であれ
ば、クロック信号ＣＬＫの周期を変更することにより、
ワード線選択回数（ディスターブ回数）を変更すること
ができる。すなわち、半導体記憶装置の動作条件に応じ
てディスターブ回数を容易に変更することができる。た
とえば、動作電源電圧の許容値には、上限値および下限
値が存在する。これらの上限値および下限値の動作電源
電圧においては、半導体記憶装置内部では、ワード線の
電位の振幅およびビット線電位の振幅も応じて異なり、
ワード線電位の容量結合による浮き上がり電位量も異な
る。したがって、これらの動作条件に合わせてディスタ
ーブ回数を変更することにより、動作条件変更時におい
ても確実にデータを保持することができるか否かを判別
することができ、より精密なテストを実現することがで
きる。
【０１０７】また、半導体記憶装置は、種類（品種）が
異なれば、動作速度などが異なる場合もある。この場
合、内部ＲＡＳ信号φＲＡＳが活性状態とされてからセ
ンス動作およびディスターブ動作が完了するまでの時間
が異なる場合がある。したがって、半導体記憶装置の種
類（品種）に応じてクロック信号の周期を変えることに
より、複数種類の品種の半導体記憶装置に対してもそれ
ぞれの実力（動作速度等）に応じてテスト条件を設定す
ることが可能となる。
異なれば、動作速度などが異なる場合もある。この場
合、内部ＲＡＳ信号φＲＡＳが活性状態とされてからセ
ンス動作およびディスターブ動作が完了するまでの時間
が異なる場合がある。したがって、半導体記憶装置の種
類（品種）に応じてクロック信号の周期を変えることに
より、複数種類の品種の半導体記憶装置に対してもそれ
ぞれの実力（動作速度等）に応じてテスト条件を設定す
ることが可能となる。
【０１０８】図１３は、図１２に示す周期設定回路１９
−１の構成の一例を示す図である。図１３においては、
２つのクロック信号の周期を設定するための構成が示さ
れる。
−１の構成の一例を示す図である。図１３においては、
２つのクロック信号の周期を設定するための構成が示さ
れる。
【０１０９】図１３において、周期設定回路１９−１
は、アドレス信号Ａｍとディスターブモードセット指示
信号φＤＳを受けるゲート回路１９１ａと、アドレス信
号／Ａｍと信号φＤＳを受けるゲート回路１９１ｂと、
信号φＤＳとアドレス信号Ａｎを受けるゲート回路１９
１ｃを含む。アドレス信号Ａｍおよび／Ａｍは、互いに
相補なアドレス信号であり、アドレス信号Ａｎは別のア
ドレス信号である。
は、アドレス信号Ａｍとディスターブモードセット指示
信号φＤＳを受けるゲート回路１９１ａと、アドレス信
号／Ａｍと信号φＤＳを受けるゲート回路１９１ｂと、
信号φＤＳとアドレス信号Ａｎを受けるゲート回路１９
１ｃを含む。アドレス信号Ａｍおよび／Ａｍは、互いに
相補なアドレス信号であり、アドレス信号Ａｎは別のア
ドレス信号である。
【０１１０】周期設定回路１９−１は、さらに、ゲート
回路１９１ａの出力信号に従ってセットされて第１のデ
ィスターブモード指定信号φＤＤ１を出力するセット／
リセットフリップフロップ１９１ｄと、ゲート回路１９
１ｂの出力信号に応答してセットされ、第２のディスタ
ーブモード指定信号φＤＤ２を出力するセット／リセッ
トフリップフロップ１９１ｅを含む。フリップフロップ
１９１ｄおよび１９１ｅは、ゲート回路１９１ｃの出力
信号に応答してリセットされる。次にこの図１３に示す
周期設定回路１９−１の動作をその動作波形図である図
１４を参照して説明する。
回路１９１ａの出力信号に従ってセットされて第１のデ
ィスターブモード指定信号φＤＤ１を出力するセット／
リセットフリップフロップ１９１ｄと、ゲート回路１９
１ｂの出力信号に応答してセットされ、第２のディスタ
ーブモード指定信号φＤＤ２を出力するセット／リセッ
トフリップフロップ１９１ｅを含む。フリップフロップ
１９１ｄおよび１９１ｅは、ゲート回路１９１ｃの出力
信号に応答してリセットされる。次にこの図１３に示す
周期設定回路１９−１の動作をその動作波形図である図
１４を参照して説明する。
【０１１１】ディスターブモードセットサイクルにおい
て、所定のＷＣＢＲ＋スーパＶｃｃ条件が満たされると
（図１４においては、信号／ＲＡＳおよび／ＣＡＳのみ
を示す）、図３に示すディスターブモード設定検出器３
４からのディスターブモードセット指示信号φＤＳが活
性化されてハイレベルとなる。今、アドレス信号Ａｍが
ハイレベルに設定されている場合、ゲート回路１９１ａ
の出力信号がハイレベルに立上がり、フリップフロップ
１９１ｄがセットされて第１のディスターブモード指定
信号φＤＤ１がハイレベルの活性状態とされる。この活
性状態とされた第１のディスターブモード指定信号φＤ
Ｄ１が指定する周期で図１２に示す可変周期発振回路２
０−１が発振動作をし、指定された周期を有するクロッ
ク信号ＣＬＫを連続的に出力する。ディスターブモード
リセットサイクルにおいて、またＷＣＢＲ＋スーパＶｃ
ｃ条件が満たされ、このときに与えられたアドレス信号
Ａｎがハイレベルであれば、ゲート回路１９１ｃの出力
信号がハイレベルとなり、フリップフロップ１９１ｄお
よび１９１ｅがリセットされ、第１のディスターブモー
ド指定信号φＤＤ１が非活性状態のローレベルとなる。
これにより、可変周期発振回路２０−１（図１２参照）
の発振動作が停止される。
て、所定のＷＣＢＲ＋スーパＶｃｃ条件が満たされると
（図１４においては、信号／ＲＡＳおよび／ＣＡＳのみ
を示す）、図３に示すディスターブモード設定検出器３
４からのディスターブモードセット指示信号φＤＳが活
性化されてハイレベルとなる。今、アドレス信号Ａｍが
ハイレベルに設定されている場合、ゲート回路１９１ａ
の出力信号がハイレベルに立上がり、フリップフロップ
１９１ｄがセットされて第１のディスターブモード指定
信号φＤＤ１がハイレベルの活性状態とされる。この活
性状態とされた第１のディスターブモード指定信号φＤ
Ｄ１が指定する周期で図１２に示す可変周期発振回路２
０−１が発振動作をし、指定された周期を有するクロッ
ク信号ＣＬＫを連続的に出力する。ディスターブモード
リセットサイクルにおいて、またＷＣＢＲ＋スーパＶｃ
ｃ条件が満たされ、このときに与えられたアドレス信号
Ａｎがハイレベルであれば、ゲート回路１９１ｃの出力
信号がハイレベルとなり、フリップフロップ１９１ｄお
よび１９１ｅがリセットされ、第１のディスターブモー
ド指定信号φＤＤ１が非活性状態のローレベルとなる。
これにより、可変周期発振回路２０−１（図１２参照）
の発振動作が停止される。
【０１１２】なお図１３に示す構成においては、１ビッ
トのアドレス信号を用いて２つのクロック信号周期のう
ち１つを選択する構成が示されるが、複数ビットのアド
レス信号をデコードすることにより、複数のクロック信
号周期から１つのクロック信号が選択される構成が利用
されてもよい。これは、またフリップフロップをリセッ
トするためのアドレス信号Ａｎについても同様である。
トのアドレス信号を用いて２つのクロック信号周期のう
ち１つを選択する構成が示されるが、複数ビットのアド
レス信号をデコードすることにより、複数のクロック信
号周期から１つのクロック信号が選択される構成が利用
されてもよい。これは、またフリップフロップをリセッ
トするためのアドレス信号Ａｎについても同様である。
【０１１３】図１５は、図１２に示す可変周期発振回路
２０−１の構成の一例を示す図である。図１５において
も、２つの周期を有するクロック信号のうち一方を選択
的に出力するための構成が示される。
２０−１の構成の一例を示す図である。図１５において
も、２つの周期を有するクロック信号のうち一方を選択
的に出力するための構成が示される。
【０１１４】図１５において、可変周期発振回路２０−
１は、周期設定回路１９−１からの第１のディスターブ
モード指定信号φＤＤ１の活性化時に活性化されて第１
の周期を有するクロック信号を出力する発振器２０１
と、第２のディスターブモード指定信号φＤＤ２の活性
化時に活性化されて第２の周期を有するクロック信号を
発生する発振器２０２を含む。発振器２０１および２０
２の出力部は相互接続される。発振周期の異なる２つの
発振器２０１および２０２を並列に設け、一方を選択的
に活性状態とすることにより、容易に所望の周期を有す
るクロック信号を生成することができる。
１は、周期設定回路１９−１からの第１のディスターブ
モード指定信号φＤＤ１の活性化時に活性化されて第１
の周期を有するクロック信号を出力する発振器２０１
と、第２のディスターブモード指定信号φＤＤ２の活性
化時に活性化されて第２の周期を有するクロック信号を
発生する発振器２０２を含む。発振器２０１および２０
２の出力部は相互接続される。発振周期の異なる２つの
発振器２０１および２０２を並列に設け、一方を選択的
に活性状態とすることにより、容易に所望の周期を有す
るクロック信号を生成することができる。
【０１１５】図１６は、図１５に示す可変周期発振回路
２０−１のより詳細な構成を示す図である。図１６にお
いて、第１の発振器２０１は、４段の縦続接続されたイ
ンバータ２０１ａ〜２０１ｄと、インバータ２０１ｄの
出力信号と第１のディスターブモード指定信号φＤＤ１
を受けるＮＡＮＤゲート２０１ｅと、第１のディスター
ブモード指定信号φＤＤ１に応答して導通し、導通時Ｎ
ＡＮＤゲート２０１ｅの出力信号をノードＮｃへ伝達す
るトランスファーゲート２０１ｆを含む。ＮＡＮＤゲー
ト２０１ｅの出力信号はまたインバータ２０１ａの入力
部へ伝達される。
２０−１のより詳細な構成を示す図である。図１６にお
いて、第１の発振器２０１は、４段の縦続接続されたイ
ンバータ２０１ａ〜２０１ｄと、インバータ２０１ｄの
出力信号と第１のディスターブモード指定信号φＤＤ１
を受けるＮＡＮＤゲート２０１ｅと、第１のディスター
ブモード指定信号φＤＤ１に応答して導通し、導通時Ｎ
ＡＮＤゲート２０１ｅの出力信号をノードＮｃへ伝達す
るトランスファーゲート２０１ｆを含む。ＮＡＮＤゲー
ト２０１ｅの出力信号はまたインバータ２０１ａの入力
部へ伝達される。
【０１１６】第２の発振器２０２は、６段の縦続接続さ
れたインバータ２０２ａ〜２０２ｆと、インバータ２０
２ｆの出力信号と第２のディスターブモード指定信号φ
ＤＤ２を受けるＮＡＮＤゲート２０２ｇと、第２のディ
スターブモード指定信号φＤＤ２の活性化時に導通し、
ＮＡＮＤゲート２０２ｇの出力信号をノードＮｃへ伝達
するトランスファーゲート２０２ｈを含む。トランスフ
ァーゲート２０１ｆおよび２０２ｈは、ｎチャネルＭＯ
Ｓトランジスタで構成され、ディスターブモード指定信
号φＤＤ１およびφＤＤ２がハイレベルのときにそれぞ
れ導通状態とされる。次に動作について簡単に説明す
る。
れたインバータ２０２ａ〜２０２ｆと、インバータ２０
２ｆの出力信号と第２のディスターブモード指定信号φ
ＤＤ２を受けるＮＡＮＤゲート２０２ｇと、第２のディ
スターブモード指定信号φＤＤ２の活性化時に導通し、
ＮＡＮＤゲート２０２ｇの出力信号をノードＮｃへ伝達
するトランスファーゲート２０２ｈを含む。トランスフ
ァーゲート２０１ｆおよび２０２ｈは、ｎチャネルＭＯ
Ｓトランジスタで構成され、ディスターブモード指定信
号φＤＤ１およびφＤＤ２がハイレベルのときにそれぞ
れ導通状態とされる。次に動作について簡単に説明す
る。
【０１１７】ディスターブモード指定信号φＤＤ１およ
びφＤＤ２がともにローレベルのとき、ＮＡＮＤゲート
２０１ｄおよび２０２ｇの出力信号はともにハイレベル
である。この状態においては、トランスファーゲート２
０１ｆおよび２０２ｈはともに非導通状態にあり、ノー
ドＮｃ上のクロック信号ＣＬＫは非活性状態のローレベ
ルにある。ここで、ノードＮｃは、トランスファーゲー
ト２０１ｆおよび２０２ｈがともに非導通状態のときに
ハイインピーダンス状態に設定されるように示される。
しかしながら、信号φＤＤ１およびφＤＤ２がともにロ
ーレベルのときにノードＮｃを接地電位レベルへ放電す
るリセット用のトランジスタが設けられてもよい。ま
た、これに代えて、単にプルダウン用の抵抗素子がノー
ドＮｃに設けられてもよい。
びφＤＤ２がともにローレベルのとき、ＮＡＮＤゲート
２０１ｄおよび２０２ｇの出力信号はともにハイレベル
である。この状態においては、トランスファーゲート２
０１ｆおよび２０２ｈはともに非導通状態にあり、ノー
ドＮｃ上のクロック信号ＣＬＫは非活性状態のローレベ
ルにある。ここで、ノードＮｃは、トランスファーゲー
ト２０１ｆおよび２０２ｈがともに非導通状態のときに
ハイインピーダンス状態に設定されるように示される。
しかしながら、信号φＤＤ１およびφＤＤ２がともにロ
ーレベルのときにノードＮｃを接地電位レベルへ放電す
るリセット用のトランジスタが設けられてもよい。ま
た、これに代えて、単にプルダウン用の抵抗素子がノー
ドＮｃに設けられてもよい。
【０１１８】第１のディスターブモード指定信号φＤＤ
１がハイレベルとなると、ＮＡＮＤゲート２０１ｅがイ
ンバータとして動作し、第１の発振器２０１は、５段の
インバータで構成されるリングオシレータとして動作す
る。第２のディスターブモード指定信号φＤＤ２がハイ
レベルとされたとき、ＮＡＮＤゲート２０２ｇがインバ
ータとして機能し、第２の発振器２０２は、７段のイン
バータで構成されるリングオシレータとして動作する。
リングオシレータにおいては、インバータの段数が多く
なるほど、その周期が長くなる。したがって、第１の発
振器２０１は、第２の発振器２０２の発振周期よりも短
い周期で発振動作を行ない、短い周期のクロック信号を
生成する。第１のディスターブモード指定信号φＤＤ１
がハイレベルの活性状態とされたとき、トランスファー
ゲート２０１ｆが導通し、ＮＡＮＤゲート２０１ｅから
の発振信号がノードＮｃへ伝達されてクロック信号ＣＬ
Ｋが連続的に生成される。第２のディスターブモード指
定信号φＤＤ２がハイレベルとされたときには、トラン
スファーゲート２０２ｈが導通し、第２の発振器２０２
が生成する発振信号がノードＮｃへ伝達される。
１がハイレベルとなると、ＮＡＮＤゲート２０１ｅがイ
ンバータとして動作し、第１の発振器２０１は、５段の
インバータで構成されるリングオシレータとして動作す
る。第２のディスターブモード指定信号φＤＤ２がハイ
レベルとされたとき、ＮＡＮＤゲート２０２ｇがインバ
ータとして機能し、第２の発振器２０２は、７段のイン
バータで構成されるリングオシレータとして動作する。
リングオシレータにおいては、インバータの段数が多く
なるほど、その周期が長くなる。したがって、第１の発
振器２０１は、第２の発振器２０２の発振周期よりも短
い周期で発振動作を行ない、短い周期のクロック信号を
生成する。第１のディスターブモード指定信号φＤＤ１
がハイレベルの活性状態とされたとき、トランスファー
ゲート２０１ｆが導通し、ＮＡＮＤゲート２０１ｅから
の発振信号がノードＮｃへ伝達されてクロック信号ＣＬ
Ｋが連続的に生成される。第２のディスターブモード指
定信号φＤＤ２がハイレベルとされたときには、トラン
スファーゲート２０２ｈが導通し、第２の発振器２０２
が生成する発振信号がノードＮｃへ伝達される。
【０１１９】図１７は、図１２に示す可変周期発振回路
２０−１の変更例を示す図である。図１７において、可
変周期発振回路２０−１は、５段の縦続接続されたイン
バータ２０３ａ〜２０３ｅと、トランスファーゲート２
０３ｇを介してインバータ２０３ｅの出力信号を受ける
２段の縦続接続されたインバータ２０３ｈおよび２０３
ｉと、第１のディスターブモード指定信号φＤＤ１に応
答して導通し、インバータ２０３ｅの出力信号をノード
Ｎｃへ伝達するトランスファーゲート２０３ｆと、第２
のディスターブモード指定信号φＤＤ２に応答して導通
し、インバータ２０３ｉの出力信号をノードＮｃへ伝達
するトランスファーゲート２０３ｊを含む。ノードＮｃ
は、またインバータ２０３ａの入力部に接続される。ト
ランスファーゲート２０３ｊは、第２のディスターブモ
ード指定信号φＤＤ２の活性化時に導通状態とされる。
次に動作について説明する。
２０−１の変更例を示す図である。図１７において、可
変周期発振回路２０−１は、５段の縦続接続されたイン
バータ２０３ａ〜２０３ｅと、トランスファーゲート２
０３ｇを介してインバータ２０３ｅの出力信号を受ける
２段の縦続接続されたインバータ２０３ｈおよび２０３
ｉと、第１のディスターブモード指定信号φＤＤ１に応
答して導通し、インバータ２０３ｅの出力信号をノード
Ｎｃへ伝達するトランスファーゲート２０３ｆと、第２
のディスターブモード指定信号φＤＤ２に応答して導通
し、インバータ２０３ｉの出力信号をノードＮｃへ伝達
するトランスファーゲート２０３ｊを含む。ノードＮｃ
は、またインバータ２０３ａの入力部に接続される。ト
ランスファーゲート２０３ｊは、第２のディスターブモ
ード指定信号φＤＤ２の活性化時に導通状態とされる。
次に動作について説明する。
【０１２０】ディスターブモード指定信号φＤＤ１およ
びφＤＤ２がともにローレベルのときには、トランスフ
ァーゲート２０３ｆ、２０３ｇおよび２０３ｊはすべて
非導通状態にある。この状態においては、インバータ２
０３ｅおよび２０３ｉの出力信号はノードＮｃへ伝達さ
れないため、ノードＮｃ上のクロック信号ＣＬＫは変化
しない（ローレベルを維持する；たとえばプルダウン抵
抗またはリセットトランジスタにより容易に実現され
る）。第１のディスターブモード指定信号φＤＤ１がハ
イレベルとなると、トランスファーゲート２０３ｆが導
通状態とされ、ノードＮｄがノードＮｃへ接続される。
これにより、インバータ２０３ｅの出力信号がノードＮ
ｃへ電気的に伝達される。インバータ２０３ｅの出力信
号はインバータ２０３ｈへは伝達されないため、ノード
Ｎｃ上のクロック信号ＣＬＫは、インバータ２０３ａ〜
２０３ｅで構成されるリングオシレータの発振周期で変
化する。
びφＤＤ２がともにローレベルのときには、トランスフ
ァーゲート２０３ｆ、２０３ｇおよび２０３ｊはすべて
非導通状態にある。この状態においては、インバータ２
０３ｅおよび２０３ｉの出力信号はノードＮｃへ伝達さ
れないため、ノードＮｃ上のクロック信号ＣＬＫは変化
しない（ローレベルを維持する；たとえばプルダウン抵
抗またはリセットトランジスタにより容易に実現され
る）。第１のディスターブモード指定信号φＤＤ１がハ
イレベルとなると、トランスファーゲート２０３ｆが導
通状態とされ、ノードＮｄがノードＮｃへ接続される。
これにより、インバータ２０３ｅの出力信号がノードＮ
ｃへ電気的に伝達される。インバータ２０３ｅの出力信
号はインバータ２０３ｈへは伝達されないため、ノード
Ｎｃ上のクロック信号ＣＬＫは、インバータ２０３ａ〜
２０３ｅで構成されるリングオシレータの発振周期で変
化する。
【０１２１】一方、第２のディスターブモード指定信号
φＤＤ２がハイレベルとされると、トランスファーゲー
ト２０３ｇおよび２０３ｊがともに導通し、一方トラン
スファーゲート２０３ｆは非導通状態を維持する。この
状態においては、７段のインバータ２０３ａ〜２０３ｉ
がすべて縦列接続され、ノードＮｃ上のクロック信号Ｃ
ＬＫは、７段のインバータ２０３ａ〜２０３ｉが形成す
るリングオシレータの発振周期で変化する。
φＤＤ２がハイレベルとされると、トランスファーゲー
ト２０３ｇおよび２０３ｊがともに導通し、一方トラン
スファーゲート２０３ｆは非導通状態を維持する。この
状態においては、７段のインバータ２０３ａ〜２０３ｉ
がすべて縦列接続され、ノードＮｃ上のクロック信号Ｃ
ＬＫは、７段のインバータ２０３ａ〜２０３ｉが形成す
るリングオシレータの発振周期で変化する。
【０１２２】図１８は、この発明の第２の実施例の半導
体記憶装置の全体の動作を示す図である。図１８におい
ては、クロック信号ＣＬＫの発生および周期設定を行な
う動作サイクルのみを示す。以下、図１８を参照して、
この発明の第２の実施例の全体の動作について説明す
る。
体記憶装置の全体の動作を示す図である。図１８におい
ては、クロック信号ＣＬＫの発生および周期設定を行な
う動作サイクルのみを示す。以下、図１８を参照して、
この発明の第２の実施例の全体の動作について説明す
る。
【０１２３】ディスターブモードセットサイクルにおい
て、ＷＣＢＲ＋スーパＶｃｃ条件が満足されると、図３
に示すディスターブモード設定検出器３４からのディス
ターブモードセット指示信号φＤＳがハイレベルとされ
る。このディスターブモードセット指示信号φＤＳがハ
イレベルとされると、図１３に示す周期設定回路１９−
１において、そのときに与えられたアドレス信号（Ｅｘ
ｔ．Ａｄｄ）に従って、第１および第２のディスターブ
モード指定信号φＤＤ１およびφＤＤ２の一方が活性状
態のハイレベルとされる。図１８においては、（Ｉ）に
おいて、第１のディスターブモード指定信号φＤＤ１が
ハイレベルの活性状態とされる状態を示し、（ＩＩ）に
おいて、第２のディスターブモード指定信号φＤＤ２が
活性状態のハイレベルとされる状態を示す。
て、ＷＣＢＲ＋スーパＶｃｃ条件が満足されると、図３
に示すディスターブモード設定検出器３４からのディス
ターブモードセット指示信号φＤＳがハイレベルとされ
る。このディスターブモードセット指示信号φＤＳがハ
イレベルとされると、図１３に示す周期設定回路１９−
１において、そのときに与えられたアドレス信号（Ｅｘ
ｔ．Ａｄｄ）に従って、第１および第２のディスターブ
モード指定信号φＤＤ１およびφＤＤ２の一方が活性状
態のハイレベルとされる。図１８においては、（Ｉ）に
おいて、第１のディスターブモード指定信号φＤＤ１が
ハイレベルの活性状態とされる状態を示し、（ＩＩ）に
おいて、第２のディスターブモード指定信号φＤＤ２が
活性状態のハイレベルとされる状態を示す。
【０１２４】ディスターブモード指定信号φＤＤ１およ
びφＤＤ２の一方がハイレベルの活性状態とされると、
図１６に示す第１および第２の発振器の一方または図１
７に示すトランスファーゲート２０３ｆまたは２０３ｇ
および２０３ｊが導通状態とされる。第１のディスター
ブモード指定信号φＤＤ１がハイレベルのときには、短
い周期ｔｃａを有するクロック信号ＣＬＫが生成され、
第２のディスターブモード指定信号φＤＤ２がハイレベ
ルとされたときには、長い周期（サイクル期間）ｔｃｂ
を有するクロック信号ＣＬＫが生成される。
びφＤＤ２の一方がハイレベルの活性状態とされると、
図１６に示す第１および第２の発振器の一方または図１
７に示すトランスファーゲート２０３ｆまたは２０３ｇ
および２０３ｊが導通状態とされる。第１のディスター
ブモード指定信号φＤＤ１がハイレベルのときには、短
い周期ｔｃａを有するクロック信号ＣＬＫが生成され、
第２のディスターブモード指定信号φＤＤ２がハイレベ
ルとされたときには、長い周期（サイクル期間）ｔｃｂ
を有するクロック信号ＣＬＫが生成される。
【０１２５】以上のように、この発明の第２の実施例に
従えば、半導体記憶装置内部で発生される行選択動作活
性化信号の周期を決定するクロック信号ＣＬＫの周期を
変更可能としたため、半導体記憶装置の動作条件および
テスト条件に応じてクロック信号ＣＬＫの周期を設定す
ることができ、動作条件およびテスト条件の変更に容易
に対応することができる。
従えば、半導体記憶装置内部で発生される行選択動作活
性化信号の周期を決定するクロック信号ＣＬＫの周期を
変更可能としたため、半導体記憶装置の動作条件および
テスト条件に応じてクロック信号ＣＬＫの周期を設定す
ることができ、動作条件およびテスト条件の変更に容易
に対応することができる。
【０１２６】［実施例３］図１９は、この発明の第３の
実施例である半導体記憶装置の要部の構成を示す図であ
る。図１９においては、内部周期設定回路２０の構成が
示される。この図１９に示す内部周期設定回路２０が、
図３に示す内部周期設定回路２０に適用される。
実施例である半導体記憶装置の要部の構成を示す図であ
る。図１９においては、内部周期設定回路２０の構成が
示される。この図１９に示す内部周期設定回路２０が、
図３に示す内部周期設定回路２０に適用される。
【０１２７】図１９において、内部周期設定回路２０
は、ディスターブモード指定信号φＤＤの活性化時に活
性化されて所定の周期を有するクロック信号を連続的に
生成するクロック発生器２０４と、このクロック発生器
２０４の発生するクロック信号ＣＬＫの発生回数が所定
回数に到達したときにそのクロック信号発生動作を停止
させるクロックコントローラ２０５を含む。クロックコ
ントローラ２０５は、このカウントすべきクロック信号
のカウント値が、ディスターブモード指示信号φＤＳの
活性化時、アドレス信号入力端子８へ与えられたアドレ
ス信号Ａ０〜Ａｉにより設定される。
は、ディスターブモード指定信号φＤＤの活性化時に活
性化されて所定の周期を有するクロック信号を連続的に
生成するクロック発生器２０４と、このクロック発生器
２０４の発生するクロック信号ＣＬＫの発生回数が所定
回数に到達したときにそのクロック信号発生動作を停止
させるクロックコントローラ２０５を含む。クロックコ
ントローラ２０５は、このカウントすべきクロック信号
のカウント値が、ディスターブモード指示信号φＤＳの
活性化時、アドレス信号入力端子８へ与えられたアドレ
ス信号Ａ０〜Ａｉにより設定される。
【０１２８】ディスターブテストにおいては、メモリセ
ルの蓄積電荷のリーク量は、メモリセルが接続するワー
ド線以外のワード線の選択回数すなわちディスターブ回
数に強く依存する。このワード線選択回数（ディスター
ブ回数）が多くなるほど蓄積電荷のリーク量が大きくな
る。半導体記憶装置において設計ルールが異なれば、メ
モリセルキャパシタの容量値も異なる。したがって、半
導体記憶装置の品種（種類）に応じてディスターブ回数
を変更することにより、最適なテスト条件でテストを行
なうことができ、正確なテストが可能となる。また、動
作電源電圧条件に応じてディスターブ回数を変更するこ
とができ、よりきめの細かいディスターブテストを実現
することができる（これは実施例２の場合と同様であ
る）。すなわち、外部制御信号の制御を離れたワード線
選択動作を順次行なう場合においても、容易かつ正確に
所望の回数ワード線を選択状態とすることができる。
ルの蓄積電荷のリーク量は、メモリセルが接続するワー
ド線以外のワード線の選択回数すなわちディスターブ回
数に強く依存する。このワード線選択回数（ディスター
ブ回数）が多くなるほど蓄積電荷のリーク量が大きくな
る。半導体記憶装置において設計ルールが異なれば、メ
モリセルキャパシタの容量値も異なる。したがって、半
導体記憶装置の品種（種類）に応じてディスターブ回数
を変更することにより、最適なテスト条件でテストを行
なうことができ、正確なテストが可能となる。また、動
作電源電圧条件に応じてディスターブ回数を変更するこ
とができ、よりきめの細かいディスターブテストを実現
することができる（これは実施例２の場合と同様であ
る）。すなわち、外部制御信号の制御を離れたワード線
選択動作を順次行なう場合においても、容易かつ正確に
所望の回数ワード線を選択状態とすることができる。
【０１２９】図２０は、図１９に示す内部周期設定回路
２０のより具体的構成を示す図である。図２０におい
て、クロックコントローラ２０５は、ディスターブモー
ドセット指示信号φＤＳの活性化時に活性化され、アド
レス信号入力端子８から与えられるアドレス信号Ａ０〜
Ａｉに従ってカウントすべきクロック信号発生回数を示
すカウント値データを格納する回数設定回路２５０と、
クロック発生器２０４からのクロック信号ＣＬＫの発生
回数をカウントするカウンタ２５２と、回数設定回路２
５０に設定されたカウント値とカウンタ２５２のカウン
ト値の一致を検出する一致検出器２５４を含む。回数設
定回路２５０は、アドレス信号Ａ０〜Ａｉをすべて利用
する必要はなく、これらのアドレス信号Ａ０〜Ａｉのう
ち特定のアドレス信号のみを用いてカウントすべきカウ
ント値が設定されるように構成されてもよい。カウンタ
２５２は、クロック信号ＣＬＫの立下がりごとにカウン
ト値を増分する。この立下がりをカウントすることによ
り、次のクロック信号ＣＬＫの発生（立上がり）を確実
に停止させることができる。
２０のより具体的構成を示す図である。図２０におい
て、クロックコントローラ２０５は、ディスターブモー
ドセット指示信号φＤＳの活性化時に活性化され、アド
レス信号入力端子８から与えられるアドレス信号Ａ０〜
Ａｉに従ってカウントすべきクロック信号発生回数を示
すカウント値データを格納する回数設定回路２５０と、
クロック発生器２０４からのクロック信号ＣＬＫの発生
回数をカウントするカウンタ２５２と、回数設定回路２
５０に設定されたカウント値とカウンタ２５２のカウン
ト値の一致を検出する一致検出器２５４を含む。回数設
定回路２５０は、アドレス信号Ａ０〜Ａｉをすべて利用
する必要はなく、これらのアドレス信号Ａ０〜Ａｉのう
ち特定のアドレス信号のみを用いてカウントすべきカウ
ント値が設定されるように構成されてもよい。カウンタ
２５２は、クロック信号ＣＬＫの立下がりごとにカウン
ト値を増分する。この立下がりをカウントすることによ
り、次のクロック信号ＣＬＫの発生（立上がり）を確実
に停止させることができる。
【０１３０】クロック発生器２０４は、２段のインバー
タ２０４ａおよび２０４ｂと、ディスターブモード指定
信号φＤＤとインバータ２０４ｂの出力信号を受けるＮ
ＡＮＤゲート２０４ｃと、ＮＡＮＤゲート２０４ｃの出
力信号とを受けるインバータ２０４ｅと、インバータ２
０４ｅの出力信号と一致検出器２５４からの一致検出信
号を受けるＮＯＲゲート２０４ｄを含む。ＮＯＲゲート
２０４ｄの出力信号はまたインバータ２０４ａの入力部
へフィードバックされる。次に、この図２０に示す内部
周期設定回路の動作をその動作波形図である図２１を参
照して説明する。
タ２０４ａおよび２０４ｂと、ディスターブモード指定
信号φＤＤとインバータ２０４ｂの出力信号を受けるＮ
ＡＮＤゲート２０４ｃと、ＮＡＮＤゲート２０４ｃの出
力信号とを受けるインバータ２０４ｅと、インバータ２
０４ｅの出力信号と一致検出器２５４からの一致検出信
号を受けるＮＯＲゲート２０４ｄを含む。ＮＯＲゲート
２０４ｄの出力信号はまたインバータ２０４ａの入力部
へフィードバックされる。次に、この図２０に示す内部
周期設定回路の動作をその動作波形図である図２１を参
照して説明する。
【０１３１】ＷＣＢＲ＋スーパＶｃｃ条件が満たされる
と、ディスターブモードセット指示信号φＤＳが活性状
態のハイレベルとされる。このハイレベルのディスター
ブモードセット指示信号φＤＳに従って回数設定回路２
５０が活性化され、そのときに与えられているアドレス
信号Ａ０〜Ａｉ（すべてまたは一部）を取込み、カウン
トすべきカウント値を示すデータを格納する。このとき
また、ディスターブモード指定信号φＤＤがハイレベル
の活性状態とされ、ＮＡＮＤゲート２０４ｃがインバー
タとして作用する。一致検出器２５４の出力信号はロー
レベルにあり、ＮＯＲゲート２０４ｄもインバータとし
て作用する。したがって、クロック発生器２０４は、５
段のインバータで構成されるリングオシレータとして作
用し、クロック信号ＣＬＫを発生する。カウンタ２５２
はこのクロック信号ＣＬＫの数をカウントする。このカ
ウンタ２５２のカウント開始タイミングは後に説明する
が、実際にディスターブテストが行なわれたサイクル
（信号φＤＤがハイレベルにありかつＣＢＲ条件が指定
されたとき）にそのカウント動作が起動される。カウン
タ２５２のカウント値が回数設定回路２５０に設定され
たカウント値と一致すると、一致検出器２５４の出力信
号がハイレベルに立上がる。これにより、クロック発生
器２０４のＮＯＲゲート２０４ｄの出力信号がローレベ
ルに固定され、次のクロック信号ＣＬＫの発生が停止さ
れる。上述のようにして、クロック信号ＣＬＫの発生回
数が設定された回数に到達したときにそのクロック信号
ＣＬＫの発生が停止される。次に各部の構成について具
体的に説明する。
と、ディスターブモードセット指示信号φＤＳが活性状
態のハイレベルとされる。このハイレベルのディスター
ブモードセット指示信号φＤＳに従って回数設定回路２
５０が活性化され、そのときに与えられているアドレス
信号Ａ０〜Ａｉ（すべてまたは一部）を取込み、カウン
トすべきカウント値を示すデータを格納する。このとき
また、ディスターブモード指定信号φＤＤがハイレベル
の活性状態とされ、ＮＡＮＤゲート２０４ｃがインバー
タとして作用する。一致検出器２５４の出力信号はロー
レベルにあり、ＮＯＲゲート２０４ｄもインバータとし
て作用する。したがって、クロック発生器２０４は、５
段のインバータで構成されるリングオシレータとして作
用し、クロック信号ＣＬＫを発生する。カウンタ２５２
はこのクロック信号ＣＬＫの数をカウントする。このカ
ウンタ２５２のカウント開始タイミングは後に説明する
が、実際にディスターブテストが行なわれたサイクル
（信号φＤＤがハイレベルにありかつＣＢＲ条件が指定
されたとき）にそのカウント動作が起動される。カウン
タ２５２のカウント値が回数設定回路２５０に設定され
たカウント値と一致すると、一致検出器２５４の出力信
号がハイレベルに立上がる。これにより、クロック発生
器２０４のＮＯＲゲート２０４ｄの出力信号がローレベ
ルに固定され、次のクロック信号ＣＬＫの発生が停止さ
れる。上述のようにして、クロック信号ＣＬＫの発生回
数が設定された回数に到達したときにそのクロック信号
ＣＬＫの発生が停止される。次に各部の構成について具
体的に説明する。
【０１３２】図２２は、図２０に示す回数設定回路２５
０の構成の一例を示す図である。図２２において、回数
設定回路２５０は、ディスターブモードセット指示信号
φＤＳに応答して、アドレス信号Ａｍを通過させるトラ
ンスファーゲート２５０ａと、このトランスファーゲー
ト２５０ａから伝達されたアドレス信号Ａｍをラッチす
るラッチ回路２５０ｂを含む。トランスファーゲート２
５０ａは、ｎチャネルＭＯＳトランジスタで構成され、
ディスターブモードセット指示信号φＤＳがハイレベル
のときに、アドレス信号Ａｍを通過させる。この回数設
定回路２５０は、また別のフリップフロップなどの構成
が用いられてもよい。
０の構成の一例を示す図である。図２２において、回数
設定回路２５０は、ディスターブモードセット指示信号
φＤＳに応答して、アドレス信号Ａｍを通過させるトラ
ンスファーゲート２５０ａと、このトランスファーゲー
ト２５０ａから伝達されたアドレス信号Ａｍをラッチす
るラッチ回路２５０ｂを含む。トランスファーゲート２
５０ａは、ｎチャネルＭＯＳトランジスタで構成され、
ディスターブモードセット指示信号φＤＳがハイレベル
のときに、アドレス信号Ａｍを通過させる。この回数設
定回路２５０は、また別のフリップフロップなどの構成
が用いられてもよい。
【０１３３】図２３は図２０に示す一致検出器２５４の
構成の一例を示す図である。図２３において、一致検出
器２５４は、アドレス信号Ａｍとカウンタ２５２のカウ
ント出力Ｃｍを受けるＥＸＯＲゲート２５４ｍと、アド
レス信号Ａｎとカウンタ２５２の出力カウント値Ｃｎを
受けるＥＸＯＲゲート２５４ｎと、ＥＸＯＲゲート２５
４ｍ〜２５４ｎの出力信号を受けるＮＯＲゲート２５４
ａを含む。ＥＸＯＲゲート２５４ｍ〜２５４ｎの数は、
カウントすべきカウント値に応じて決定される。アドレ
ス信号ＡｍおよびＡｎとカウンタの出力するカウントビ
ット値ＣｍおよびＣｎは、それぞれ同じ桁位置のビット
である。次に動作について説明する。
構成の一例を示す図である。図２３において、一致検出
器２５４は、アドレス信号Ａｍとカウンタ２５２のカウ
ント出力Ｃｍを受けるＥＸＯＲゲート２５４ｍと、アド
レス信号Ａｎとカウンタ２５２の出力カウント値Ｃｎを
受けるＥＸＯＲゲート２５４ｎと、ＥＸＯＲゲート２５
４ｍ〜２５４ｎの出力信号を受けるＮＯＲゲート２５４
ａを含む。ＥＸＯＲゲート２５４ｍ〜２５４ｎの数は、
カウントすべきカウント値に応じて決定される。アドレ
ス信号ＡｍおよびＡｎとカウンタの出力するカウントビ
ット値ＣｍおよびＣｎは、それぞれ同じ桁位置のビット
である。次に動作について説明する。
【０１３４】ＥＸＯＲゲート２５４ｍ〜２５４ｎの各々
は、その両入力に与えられた信号の論理値が一致したと
きにローレベルの信号を出力する。したがって、カウン
タのカウント値Ｃｍ…Ｃｎが設定されたカウント値Ａｍ
…Ａｎに一致しない場合においては、ＥＸＯＲゲート２
５４ｍ〜２５４ｎのいずれかの出力信号がハイレベルと
なり、応じてＮＯＲゲート２５４ａの出力信号はローレ
ベルとされる。
は、その両入力に与えられた信号の論理値が一致したと
きにローレベルの信号を出力する。したがって、カウン
タのカウント値Ｃｍ…Ｃｎが設定されたカウント値Ａｍ
…Ａｎに一致しない場合においては、ＥＸＯＲゲート２
５４ｍ〜２５４ｎのいずれかの出力信号がハイレベルと
なり、応じてＮＯＲゲート２５４ａの出力信号はローレ
ベルとされる。
【０１３５】カウンタのカウント値Ｃｍ…Ｃｎが設定さ
れたカウント値Ａｍ…Ａｎに一致したとき、ＥＸＯＲゲ
ート２５４ｍ〜２５４ｎの出力信号がすべてローレベル
となり、応じてＮＯＲゲート２５４ａの出力信号がハイ
レベルとされる。これにより、クロック信号ＣＬＫの発
生を停止させることができる。
れたカウント値Ａｍ…Ａｎに一致したとき、ＥＸＯＲゲ
ート２５４ｍ〜２５４ｎの出力信号がすべてローレベル
となり、応じてＮＯＲゲート２５４ａの出力信号がハイ
レベルとされる。これにより、クロック信号ＣＬＫの発
生を停止させることができる。
【０１３６】図２４は、図２０に示すカウンタの構成の
一例を示す図である。図２４において、カウンタ２５２
は、活性化信号φＡＣＴに応答して活性化され、活性化
時にクロック信号ＣＬＫをカウントする第１のカウンタ
２５２ａと、第１のカウンタ２５２ａからのカウントア
ップ信号φＵＰをカウントする第２のカウンタ２５２ｂ
を含む。この第２のカウンタ２５２ｂのカウント値が一
致検出器２５４へ与えられる。ディスターブモードテス
トにおいては、内部アドレス発生回路によりワード線が
順次選択される。各ワード線が同じ回数選択されるよう
にするためには、この内部アドレス発生回路（図３の参
照番号１０）は、その内蔵のアドレスカウンタのカウン
ト値を最小値から最大値までのカウントを複数回繰返す
ことが要求される。このとき、外部アドレス信号により
カウント値を設定する場合、クロック信号の発生回数を
検出するためのカウンタの構成が大きくなる。たとえ
ば、ワード線が１０２４本存在する場合、この１０２４
本のワード線をカウントする場合、カウント値は１０ビ
ット必要とされる。したがって、この１０２４を１つの
単位として１回のディスターブ回数とし、クロック信号
の発生回数を設定する構成とすることにより、用いられ
るアドレス信号のビット数を低減することができ、応じ
て回数設定回路の規模を低減することができる。第１の
カウンタ２５２ａは、図３に示す内部アドレス発生回路
１０に含まれるアドレスカウンタと共用される構成が用
いられてもよい。
一例を示す図である。図２４において、カウンタ２５２
は、活性化信号φＡＣＴに応答して活性化され、活性化
時にクロック信号ＣＬＫをカウントする第１のカウンタ
２５２ａと、第１のカウンタ２５２ａからのカウントア
ップ信号φＵＰをカウントする第２のカウンタ２５２ｂ
を含む。この第２のカウンタ２５２ｂのカウント値が一
致検出器２５４へ与えられる。ディスターブモードテス
トにおいては、内部アドレス発生回路によりワード線が
順次選択される。各ワード線が同じ回数選択されるよう
にするためには、この内部アドレス発生回路（図３の参
照番号１０）は、その内蔵のアドレスカウンタのカウン
ト値を最小値から最大値までのカウントを複数回繰返す
ことが要求される。このとき、外部アドレス信号により
カウント値を設定する場合、クロック信号の発生回数を
検出するためのカウンタの構成が大きくなる。たとえ
ば、ワード線が１０２４本存在する場合、この１０２４
本のワード線をカウントする場合、カウント値は１０ビ
ット必要とされる。したがって、この１０２４を１つの
単位として１回のディスターブ回数とし、クロック信号
の発生回数を設定する構成とすることにより、用いられ
るアドレス信号のビット数を低減することができ、応じ
て回数設定回路の規模を低減することができる。第１の
カウンタ２５２ａは、図３に示す内部アドレス発生回路
１０に含まれるアドレスカウンタと共用される構成が用
いられてもよい。
【０１３７】この図２０および図２４に示す構成におい
て、カウンタはクロック発生器２０４からのクロック信
号ＣＬＫをカウントしている。しかしながら、このカウ
ンタ２５２は、行選択動作活性化信号φＲＡＳをカウン
トするように構成されてもよい。
て、カウンタはクロック発生器２０４からのクロック信
号ＣＬＫをカウントしている。しかしながら、このカウ
ンタ２５２は、行選択動作活性化信号φＲＡＳをカウン
トするように構成されてもよい。
【０１３８】図２５は、カウンタ２５２を活性化する信
号を発生するための構成の一例を示す図である。図２５
において、活性制御回路２６０は、ＣＢＲ条件を検出す
るＤ型フリップフロップ２６０ａと、ディスターブモー
ドセット指示信号φＤＳおよびディスターブモード指定
信号φＤＤを受けるゲート回路２６０ｂと、ゲート回路
２６０ｂの出力信号とＤ型フリップフロップ２６０ａか
らのＣＢＲ検出信号ＣＢＲを受けるゲート回路２６０ｃ
を含む。
号を発生するための構成の一例を示す図である。図２５
において、活性制御回路２６０は、ＣＢＲ条件を検出す
るＤ型フリップフロップ２６０ａと、ディスターブモー
ドセット指示信号φＤＳおよびディスターブモード指定
信号φＤＤを受けるゲート回路２６０ｂと、ゲート回路
２６０ｂの出力信号とＤ型フリップフロップ２６０ａか
らのＣＢＲ検出信号ＣＢＲを受けるゲート回路２６０ｃ
を含む。
【０１３９】Ｄ型フリップフロップ２６０ａは、そのＤ
入力に、コラムアドレスストローブ信号／ＣＡＳを受
け、そのクロック入力Ｋおよびリセット入力Ｒにロウア
ドレスストローブ信号／ＲＡＳを受ける。反転出力／Ｑ
からＣＢＲ検出信号ＣＢＲが出力される。このＤ型フリ
ップフロップ２６０ａは、信号／ＲＡＳの立下がり時に
Ｄ入力へ与えられた信号／ＣＡＳを取込み出力し、信号
／ＲＡＳの立上がり時にリセットされる。ゲート回路２
６０ｂは、信号φＤＳがローレベルにあり、かつ信号φ
ＤＤがハイレベルのときにハイレベルの信号を出力す
る。ゲート回路２６０ｃは、ＣＢＲ検出信号ＣＢＲとゲ
ート回路２６０ｂの出力信号がともにハイレベルのとき
にハイレベルの活性状態の信号φＡＣＴを出力する。こ
のＤ型フリップフロップ２６０ａは、図３に示すＣＢＲ
検出器３１と共用されてもよい。次にこの図２５に示す
制御回路の動作をその動作波形図である図２６を参照し
て説明する。
入力に、コラムアドレスストローブ信号／ＣＡＳを受
け、そのクロック入力Ｋおよびリセット入力Ｒにロウア
ドレスストローブ信号／ＲＡＳを受ける。反転出力／Ｑ
からＣＢＲ検出信号ＣＢＲが出力される。このＤ型フリ
ップフロップ２６０ａは、信号／ＲＡＳの立下がり時に
Ｄ入力へ与えられた信号／ＣＡＳを取込み出力し、信号
／ＲＡＳの立上がり時にリセットされる。ゲート回路２
６０ｂは、信号φＤＳがローレベルにあり、かつ信号φ
ＤＤがハイレベルのときにハイレベルの信号を出力す
る。ゲート回路２６０ｃは、ＣＢＲ検出信号ＣＢＲとゲ
ート回路２６０ｂの出力信号がともにハイレベルのとき
にハイレベルの活性状態の信号φＡＣＴを出力する。こ
のＤ型フリップフロップ２６０ａは、図３に示すＣＢＲ
検出器３１と共用されてもよい。次にこの図２５に示す
制御回路の動作をその動作波形図である図２６を参照し
て説明する。
【０１４０】ディスターブモードセットサイクルにおい
て、ＷＣＢＲ＋スーパＶｃｃ条件が満足されると、Ｄ型
フリップフロップ２６０ａからのＣＢＲ検出信号ＣＢＲ
がハイレベルとなる。このときにおいては、また信号φ
ＤＤおよびφＤＳもともにハイレベルとされる。したが
ってゲート回路２６０ｂの出力信号はローレベルであ
り、活性化信号φＡＣＴはローレベルを維持する。この
セットサイクルにおいて、信号φＤＤに従ってクロック
信号ＣＬＫが発生される。
て、ＷＣＢＲ＋スーパＶｃｃ条件が満足されると、Ｄ型
フリップフロップ２６０ａからのＣＢＲ検出信号ＣＢＲ
がハイレベルとなる。このときにおいては、また信号φ
ＤＤおよびφＤＳもともにハイレベルとされる。したが
ってゲート回路２６０ｂの出力信号はローレベルであ
り、活性化信号φＡＣＴはローレベルを維持する。この
セットサイクルにおいて、信号φＤＤに従ってクロック
信号ＣＬＫが発生される。
【０１４１】次いでセルフディスターブモードを設定す
るためのＣＢＲ条件が設定されると、Ｄ型フリップフロ
ップ２６０ａからのＣＢＲ検出信号ＣＢＲがハイレベル
とされる。一方、このときには、ＷＣＢＲ＋スーパＶｃ
ｃ条件は満たされないため、信号φＤＳはローレベルを
維持する。信号φＤＤは活性状態のハイレベルを維持し
ている。したがって、この状態においては、信号ＣＢＲ
の立上がりに応答して、活性化信号φＡＣＴがハイレベ
ルの活性状態とされ、図２４に示す第１のカウンタ２５
２ａが起動される。これにより、クロック信号ＣＬＫが
順次カウントされる。第１のカウンタ２５２ａおよび第
２のカウンタ２５２ｂのカウント動作により、このカウ
ント値が設定されたカウント値に到達すると、一致検出
器２５４（図２３参照）の出力信号がハイレベルに立上
がり、クロック信号の発生動作が停止される。この状態
においては、まだ活性化信号φＡＣＴは活性状態のハイ
レベルを維持している。ＣＢＲ条件が解除されると、Ｄ
型フリップフロップ２６０ａがリセットされ、その出力
信号ＣＢＲがローレベルに立上がる。ディスターブモー
ドをリセットするサイクルが行なわれたとき、信号ＣＢ
ＲおよびφＤＳがハイレベルに立上がるが、この信号φ
ＤＳの活性状態（ハイレベル）への移行に応答して信号
φＤＤがローレベルとされ、ゲート回路２６０ｂの出力
信号はローレベルであり、活性化信号φＡＣＴはローレ
ベルを維持する。
るためのＣＢＲ条件が設定されると、Ｄ型フリップフロ
ップ２６０ａからのＣＢＲ検出信号ＣＢＲがハイレベル
とされる。一方、このときには、ＷＣＢＲ＋スーパＶｃ
ｃ条件は満たされないため、信号φＤＳはローレベルを
維持する。信号φＤＤは活性状態のハイレベルを維持し
ている。したがって、この状態においては、信号ＣＢＲ
の立上がりに応答して、活性化信号φＡＣＴがハイレベ
ルの活性状態とされ、図２４に示す第１のカウンタ２５
２ａが起動される。これにより、クロック信号ＣＬＫが
順次カウントされる。第１のカウンタ２５２ａおよび第
２のカウンタ２５２ｂのカウント動作により、このカウ
ント値が設定されたカウント値に到達すると、一致検出
器２５４（図２３参照）の出力信号がハイレベルに立上
がり、クロック信号の発生動作が停止される。この状態
においては、まだ活性化信号φＡＣＴは活性状態のハイ
レベルを維持している。ＣＢＲ条件が解除されると、Ｄ
型フリップフロップ２６０ａがリセットされ、その出力
信号ＣＢＲがローレベルに立上がる。ディスターブモー
ドをリセットするサイクルが行なわれたとき、信号ＣＢ
ＲおよびφＤＳがハイレベルに立上がるが、この信号φ
ＤＳの活性状態（ハイレベル）への移行に応答して信号
φＤＤがローレベルとされ、ゲート回路２６０ｂの出力
信号はローレベルであり、活性化信号φＡＣＴはローレ
ベルを維持する。
【０１４２】なお、この活性化信号φＡＣＴの非活性状
態への移行時に第１および第２のカウンタ２５２ａおよ
び２５２ｂのカウント値が所定の初期値へリセットされ
る構成が利用されてもよい。なお、一致検出器２５４の
出力信号を持続的にハイレベルに維持するためには、フ
リップフロップなどのラッチ回路がその出力部に利用さ
れればよい。また、一致検出器２５４の出力信号は、こ
の活性化信号φＡＣＴの非活性化への移行に応答してロ
ーレベルにリセットされる構成が用いられてもよい。こ
れらの構成は容易に実現することができる。
態への移行時に第１および第２のカウンタ２５２ａおよ
び２５２ｂのカウント値が所定の初期値へリセットされ
る構成が利用されてもよい。なお、一致検出器２５４の
出力信号を持続的にハイレベルに維持するためには、フ
リップフロップなどのラッチ回路がその出力部に利用さ
れればよい。また、一致検出器２５４の出力信号は、こ
の活性化信号φＡＣＴの非活性化への移行に応答してロ
ーレベルにリセットされる構成が用いられてもよい。こ
れらの構成は容易に実現することができる。
【０１４３】［変更例］図２７は、この発明の第３の実
施例である半導体記憶装置の内部周期設定回路の変更例
の構成を示す図である。図２７においては、内部周期設
定回路２０に含まれるクロックコントローラ（図１９）
の構成が示される。
施例である半導体記憶装置の内部周期設定回路の変更例
の構成を示す図である。図２７においては、内部周期設
定回路２０に含まれるクロックコントローラ（図１９）
の構成が示される。
【０１４４】図２７において、このクロックコントロー
ラ２０５は、図２０に示す構成と同様、回数設定回路２
５０、カウンタ２５２、および一致検出器２５４を含
む。回数設定回路２５０は、デコードラッチ２５０−１
の構成を備え、ディスターブモードセット指示信号φＤ
Ｓの活性化時、与えられたアドレス信号Ａ０〜Ａｉの一
部またはすべてをラッチし、かつデコードし、複数の出
力信号線の１つをディスターブモード動作時において活
性状態に維持する。このデコードラッチ２５０−１の構
成としては、信号φＤＳの活性化時に活性状態とされて
与えられたアドレス信号をデコードするデコード回路
と、このデコード回路の出力信号を信号φＤＳに応答し
てラッチするラッチ回路の構成を備える。このラッチ回
路は信号φＤＳの活性化時にスルー状態となり与えられ
た対応のデコード出力を通過させ、信号φＤＳの非活性
状態時にラッチ状態とされ、そのスルー状態時において
与えられた信号をラッチして持続的に出力する。
ラ２０５は、図２０に示す構成と同様、回数設定回路２
５０、カウンタ２５２、および一致検出器２５４を含
む。回数設定回路２５０は、デコードラッチ２５０−１
の構成を備え、ディスターブモードセット指示信号φＤ
Ｓの活性化時、与えられたアドレス信号Ａ０〜Ａｉの一
部またはすべてをラッチし、かつデコードし、複数の出
力信号線の１つをディスターブモード動作時において活
性状態に維持する。このデコードラッチ２５０−１の構
成としては、信号φＤＳの活性化時に活性状態とされて
与えられたアドレス信号をデコードするデコード回路
と、このデコード回路の出力信号を信号φＤＳに応答し
てラッチするラッチ回路の構成を備える。このラッチ回
路は信号φＤＳの活性化時にスルー状態となり与えられ
た対応のデコード出力を通過させ、信号φＤＳの非活性
状態時にラッチ状態とされ、そのスルー状態時において
与えられた信号をラッチして持続的に出力する。
【０１４５】カウンタ２５２は、活性化信号φＡＣＴに
応答して導通するトランスファーゲートＰＧを介して与
えられるクロック信号ＣＬＫ（または内部ＲＡＳ信号φ
ＲＡＳ）をカウントする、縦続接続されたＪＫフリップ
フロップ（ＪＫＦＦ）Ｊ１〜Ｊｎを含む。これらの縦続
接続されたＪＫフリップフロップの接続態様は後に詳細
に説明するが、クロック信号ＣＬＫ（または内部ＲＡＳ
信号φＲＡＳ）の立下がりをカウントする非同期カウン
タを構成する。
応答して導通するトランスファーゲートＰＧを介して与
えられるクロック信号ＣＬＫ（または内部ＲＡＳ信号φ
ＲＡＳ）をカウントする、縦続接続されたＪＫフリップ
フロップ（ＪＫＦＦ）Ｊ１〜Ｊｎを含む。これらの縦続
接続されたＪＫフリップフロップの接続態様は後に詳細
に説明するが、クロック信号ＣＬＫ（または内部ＲＡＳ
信号φＲＡＳ）の立下がりをカウントする非同期カウン
タを構成する。
【０１４６】一致検出器２５４は、カウンタ２５２の上
位のＪＫフリップフロップ（図２７においてはＪｌ、Ｊ
ｍ、およびＪｎ）の出力信号をデコードラッチ２５０−
１からの信号に従って選択する選択ゲートＳＴａ、ＳＴ
ｂおよびＳＴｃを含む。この一致検出器２５４の選択す
る信号が一致検出信号φＵＰとして図２０に示すクロッ
ク発生器２０４へ与えられる。次に動作について簡単に
説明する。
位のＪＫフリップフロップ（図２７においてはＪｌ、Ｊ
ｍ、およびＪｎ）の出力信号をデコードラッチ２５０−
１からの信号に従って選択する選択ゲートＳＴａ、ＳＴ
ｂおよびＳＴｃを含む。この一致検出器２５４の選択す
る信号が一致検出信号φＵＰとして図２０に示すクロッ
ク発生器２０４へ与えられる。次に動作について簡単に
説明する。
【０１４７】デコードラッチ２５０へは、ディスターブ
モードセットサイクルにおいてカウント値を設定するた
めのアドレス信号を取込んでデコードし、その対応の出
力信号線を活性状態とする。一致検出器２５４において
は、このデコードラッチ２５０−１の出力信号に従っ
て、選択ゲートＳＴａ〜ＳＴｃのいずれかが導通状態と
される。ディスターブテストが開始されると、トランス
ファーゲートＰＧが導通し、クロック信号ＣＬＫまたは
内部ＲＡＳ信号φＲＡＳの立下がりに同期してカウンタ
２５２がカウントする。なお、ＪＫフリップフロップＪ
１〜Ｊ（ｌ−１）はワード線を指定するロウアドレスの
最小番地から最大番地（００…０）〜（１…１）の数に
対応すると想定する。すべてのワード線が１回選択され
ると、ＪＫフリップフロップＪ（ｌ−１）の出力信号が
ハイレベルからローレベルへ立下がり応じてＪＫフリッ
プフロップＪｌの出力信号がハイレベルへ立上がる。す
べてのワード線が２回選択されると、ＪＫフリップフロ
ップＪｌの出力信号がローレベルへ立下がり、応じて次
段のＪＫフリップフロップＪｍの出力信号がハイレベル
へ立上がる。したがって、一致検出器２５４において、
これらのＪＫフリップフロップＪｌ〜Ｊｎの出力信号を
選択することにより、カウントアップ信号φＵＰとして
クロック発生器２０４のＮＯＲゲート２０４ｄ（図２０
参照）へ与えることにより、設定されたディスターブ回
数だけクロック信号ＣＬＫを発生させることができる。
モードセットサイクルにおいてカウント値を設定するた
めのアドレス信号を取込んでデコードし、その対応の出
力信号線を活性状態とする。一致検出器２５４において
は、このデコードラッチ２５０−１の出力信号に従っ
て、選択ゲートＳＴａ〜ＳＴｃのいずれかが導通状態と
される。ディスターブテストが開始されると、トランス
ファーゲートＰＧが導通し、クロック信号ＣＬＫまたは
内部ＲＡＳ信号φＲＡＳの立下がりに同期してカウンタ
２５２がカウントする。なお、ＪＫフリップフロップＪ
１〜Ｊ（ｌ−１）はワード線を指定するロウアドレスの
最小番地から最大番地（００…０）〜（１…１）の数に
対応すると想定する。すべてのワード線が１回選択され
ると、ＪＫフリップフロップＪ（ｌ−１）の出力信号が
ハイレベルからローレベルへ立下がり応じてＪＫフリッ
プフロップＪｌの出力信号がハイレベルへ立上がる。す
べてのワード線が２回選択されると、ＪＫフリップフロ
ップＪｌの出力信号がローレベルへ立下がり、応じて次
段のＪＫフリップフロップＪｍの出力信号がハイレベル
へ立上がる。したがって、一致検出器２５４において、
これらのＪＫフリップフロップＪｌ〜Ｊｎの出力信号を
選択することにより、カウントアップ信号φＵＰとして
クロック発生器２０４のＮＯＲゲート２０４ｄ（図２０
参照）へ与えることにより、設定されたディスターブ回
数だけクロック信号ＣＬＫを発生させることができる。
【０１４８】図２８は、カウンタ２５２に含まれるＪＫ
フリップフロップの接続態様を示す図である。図２８に
おいては、３段のＪＫフリップフロップを例示的に示
す。図２８に示すように、ＪＫフリップフロップＪｘ、
Ｊｙ、Ｊｚは、その出力Ｑが次段のＪＫフリップフロッ
プのクロック入力端子Ｃｐへ与えられる。このクロック
入力端子Ｃｐはダウンエッジトリガ型の構成を備え、こ
れらのＪＫフリップフロップＪｘ〜Ｊｚはそのクロック
入力Ｃｐへ与えられる信号の立下がりに応答してその出
力Ｑから出力される信号の論理状態を変化させる。
フリップフロップの接続態様を示す図である。図２８に
おいては、３段のＪＫフリップフロップを例示的に示
す。図２８に示すように、ＪＫフリップフロップＪｘ、
Ｊｙ、Ｊｚは、その出力Ｑが次段のＪＫフリップフロッ
プのクロック入力端子Ｃｐへ与えられる。このクロック
入力端子Ｃｐはダウンエッジトリガ型の構成を備え、こ
れらのＪＫフリップフロップＪｘ〜Ｊｚはそのクロック
入力Ｃｐへ与えられる信号の立下がりに応答してその出
力Ｑから出力される信号の論理状態を変化させる。
【０１４９】したがって、図２９に示すように、ＪＫフ
リップフロップは、前段のＪＫフリップフロップの出力
信号の立下がりに応答してその出力信号の論理状態が変
化する。適当なＪＫフリップフロップの出力信号を選択
することにより、半導体記憶装置内部において、ワード
線が設定された回数選択された後にクロック信号ＣＬＫ
の発生を停止させることができる。図２９においては、
図示しないＪＫフリップフロップＪｗ（フリップフロッ
プＪｚの次段のフリップフロップ）の出力信号を一致検
出信号φＵＰとして利用する状態が一例として示され
る。
リップフロップは、前段のＪＫフリップフロップの出力
信号の立下がりに応答してその出力信号の論理状態が変
化する。適当なＪＫフリップフロップの出力信号を選択
することにより、半導体記憶装置内部において、ワード
線が設定された回数選択された後にクロック信号ＣＬＫ
の発生を停止させることができる。図２９においては、
図示しないＪＫフリップフロップＪｗ（フリップフロッ
プＪｚの次段のフリップフロップ）の出力信号を一致検
出信号φＵＰとして利用する状態が一例として示され
る。
【０１５０】以上のように、この発明の第３の実施例に
従えば、クロック信号の発生回数を変更可能または設定
可能に構成したため、所望の回数半導体記憶装置内部で
ワード線を選択状態とすることができ、テスト条件を変
更して正確なテストを行なうことが可能となる。
従えば、クロック信号の発生回数を変更可能または設定
可能に構成したため、所望の回数半導体記憶装置内部で
ワード線を選択状態とすることができ、テスト条件を変
更して正確なテストを行なうことが可能となる。
【０１５１】
【発明の効果】以上のように、この発明に従えば、ディ
スターブテストなどの特定動作モード時において、内部
でロウアドレス信号および行選択動作活性化信号を発生
して順次ワード線を選択するように構成したため、外部
制御信号の影響を受けることなく高速でワード線を順次
選択状態とすることができ、特定動作モード実行に要す
る時間を低減することができる。
スターブテストなどの特定動作モード時において、内部
でロウアドレス信号および行選択動作活性化信号を発生
して順次ワード線を選択するように構成したため、外部
制御信号の影響を受けることなく高速でワード線を順次
選択状態とすることができ、特定動作モード実行に要す
る時間を低減することができる。
【０１５２】すなわち、請求項１に係る発明に従えば、
特定の動作モードが指定されたとき、発生されるモード
検出信号に従って所定の周期を有するクロック信号を連
続的に繰返し発生し、このモード検出信号とクロック信
号とに従って外部アドレス信号と独立な内部アドレス信
号をクロック信号周期で発生して、この内部アドレス信
号に従って各クロック信号に同期してワード線（行）を
選択するように構成したため、外部制御信号と独立に半
導体記憶装置内部で連続的に順次行を、高速に選択状態
とすることができる。
特定の動作モードが指定されたとき、発生されるモード
検出信号に従って所定の周期を有するクロック信号を連
続的に繰返し発生し、このモード検出信号とクロック信
号とに従って外部アドレス信号と独立な内部アドレス信
号をクロック信号周期で発生して、この内部アドレス信
号に従って各クロック信号に同期してワード線（行）を
選択するように構成したため、外部制御信号と独立に半
導体記憶装置内部で連続的に順次行を、高速に選択状態
とすることができる。
【０１５３】請求項２に係る発明に従えば、モード検出
手段からの特定動作モードが指定されたことを示すモー
ド検出信号により、所定の周期を有するクロック信号を
行選択動作活性化信号として発生し、このクロック信号
周期で内部アドレス信号を生成して順次ワード線（行）
を選択するように構成したため、外部制御信号のトグル
および伝搬遅延の影響を受けることなく高速で行を順次
選択状態とすることができる。
手段からの特定動作モードが指定されたことを示すモー
ド検出信号により、所定の周期を有するクロック信号を
行選択動作活性化信号として発生し、このクロック信号
周期で内部アドレス信号を生成して順次ワード線（行）
を選択するように構成したため、外部制御信号のトグル
および伝搬遅延の影響を受けることなく高速で行を順次
選択状態とすることができる。
【０１５４】請求項３に係る発明に従えば、特定動作モ
ードが指定されたとき、発振器を活性化して所定の周期
の有するクロック信号を発生し、このクロック信号の周
期で内部アドレス信号の指定するアドレスを更新し、特
定動作モードの開始が指定されたときには、クロック信
号に同期して行選択動作活性化信号を発生し、この行選
択動作活性化信号の活性化時に内部アドレス信号に従っ
てメモリセルアレイの行を選択するように構成したた
め、外部制御信号のトグルおよび信号伝搬遅延の影響を
受けることなく高速で行選択動作を実行することがで
き、応じて特定動作モードを高速で実行することができ
る。
ードが指定されたとき、発振器を活性化して所定の周期
の有するクロック信号を発生し、このクロック信号の周
期で内部アドレス信号の指定するアドレスを更新し、特
定動作モードの開始が指定されたときには、クロック信
号に同期して行選択動作活性化信号を発生し、この行選
択動作活性化信号の活性化時に内部アドレス信号に従っ
てメモリセルアレイの行を選択するように構成したた
め、外部制御信号のトグルおよび信号伝搬遅延の影響を
受けることなく高速で行選択動作を実行することがで
き、応じて特定動作モードを高速で実行することができ
る。
【０１５５】請求項４に係る発明に従えば、クロック発
生手段が発生するクロック信号の回数を設定するように
構成したため、特定動作モード時において発生されるク
ロック信号の数を外部から変更することができ、対象と
なる半導体記憶装置の性能およびテスト条件に容易に対
応して正確なテストを実行することができる。
生手段が発生するクロック信号の回数を設定するように
構成したため、特定動作モード時において発生されるク
ロック信号の数を外部から変更することができ、対象と
なる半導体記憶装置の性能およびテスト条件に容易に対
応して正確なテストを実行することができる。
【０１５６】請求項５に係る発明に従えば、クロック信
号の周期を変更可能としたため、特定動作モード時にお
いて発生されるクロック信号の回数を変更することがで
き、応じてディスターブ回数を変更することにより、テ
スト条件の変更を容易に実現することができ、また半導
体記憶装置の動作条件に対応して容易にクロック信号を
最適値に設定して、正確なテストを実現することができ
る。
号の周期を変更可能としたため、特定動作モード時にお
いて発生されるクロック信号の回数を変更することがで
き、応じてディスターブ回数を変更することにより、テ
スト条件の変更を容易に実現することができ、また半導
体記憶装置の動作条件に対応して容易にクロック信号を
最適値に設定して、正確なテストを実現することができ
る。
【０１５７】請求項６に係る発明に従えば、セルフリフ
レッシュモードが動作が可能な半導体記憶装置におい
て、テスト動作モードが指定されたとき、このリフレッ
シュモード時に実行されるリフレッシュのサイクルより
も十分短い周期でワード線選択動作活性化信号としてク
ロック信号を発生し、このクロック信号の各発生ごとに
順次その値が異なる内部アドレス信号を発生し、このク
ロック信号に同期して内部アドレス信号を指定するワー
ド線を選択するように構成したため、外部制御信号の影
響を受けることなく半導体記憶装置内部でワード線を高
速で選択することができる。
レッシュモードが動作が可能な半導体記憶装置におい
て、テスト動作モードが指定されたとき、このリフレッ
シュモード時に実行されるリフレッシュのサイクルより
も十分短い周期でワード線選択動作活性化信号としてク
ロック信号を発生し、このクロック信号の各発生ごとに
順次その値が異なる内部アドレス信号を発生し、このク
ロック信号に同期して内部アドレス信号を指定するワー
ド線を選択するように構成したため、外部制御信号の影
響を受けることなく半導体記憶装置内部でワード線を高
速で選択することができる。
【図１】 この発明の一実施例である半導体記憶装置の
全体の構成を概略的に示す図である。
全体の構成を概略的に示す図である。
【図２】 この発明の半導体記憶装置の動作を示す波形
図である。
図である。
【図３】 図１に示すコントロール回路のより具体的な
構成を示す図である。
構成を示す図である。
【図４】 図３に示すコントロール回路の動作を示す信
号発生図である。
号発生図である。
【図５】 この発明におけるテスト動作モードとセルフ
リフレッシュモードにおけるクロック信号発生の態様を
示す図である。
リフレッシュモードにおけるクロック信号発生の態様を
示す図である。
【図６】 図３に示すディスターブモード設定検出器の
構成の一例を示す図である。
構成の一例を示す図である。
【図７】 図６に示すディスターブモード設定検出器の
動作を示す波形図である。
動作を示す波形図である。
【図８】 図３に示すモードコントロール回路の構成の
一例を示す図である。
一例を示す図である。
【図９】 図８に示すモードコントロール回路の動作を
示す信号波形図である。
示す信号波形図である。
【図１０】 図３に示す内部周期設定回路の構成の一例
を示す図である。
を示す図である。
【図１１】 図１０に示す内部周期設定回路の動作を示
す信号波形図である。
す信号波形図である。
【図１２】 この発明の第２の実施例での半導体記憶装
置の要部の構成を示す図である。
置の要部の構成を示す図である。
【図１３】 図１２に示す周期設定回路の構成の一例を
示す図である。
示す図である。
【図１４】 図１３に示す周期設定回路の動作を示す信
号波形図である。
号波形図である。
【図１５】 図１２に示す可変周期発振回路の構成を概
略的に示す図である。
略的に示す図である。
【図１６】 図１５に示す発振器の構成を概略的に示す
図である。
図である。
【図１７】 図１２に示す可変周期発振回路の変更例を
示す図である。
示す図である。
【図１８】 図１２に示す周期設定回路および可変周期
発振回路の動作を示す波形図である。
発振回路の動作を示す波形図である。
【図１９】 この発明の第３の実施例である半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図２０】 図１９に示すクロック発生器およびクロッ
クコントローラの構成を概略的に示す図である。
クコントローラの構成を概略的に示す図である。
【図２１】 図２０に示すクロック発生器の動作を示す
波形図である。
波形図である。
【図２２】 図２０に示す回数設定回路の構成のに一例
を示す図である。
を示す図である。
【図２３】 図２０に示す一致検出器の構成の一例を示
す図である。
す図である。
【図２４】 図２０に示すカウンタの構成の一例を概略
的に示す図である。
的に示す図である。
【図２５】 図２４に示す活性化信号を発生するための
構成を概略的に示す図である。
構成を概略的に示す図である。
【図２６】 図２５に示す制御回路の動作を示す信号波
形図である。
形図である。
【図２７】 この発明の第３の実施例の変更例の構成を
概略的に示す図である。
概略的に示す図である。
【図２８】 図２７に示すカウンタのフリップフロップ
の接続態様をより詳細に示す図である。
の接続態様をより詳細に示す図である。
【図２９】 図２８に示すフリップフロップの動作を示
す信号波形図である。
す信号波形図である。
【図３０】 従来の半導体記憶装置の全体の構成を概略
的に示す図である。
的に示す図である。
【図３１】 図３０に示すメモリアレイ部の構成を示す
図である。
図である。
【図３２】 従来の半導体記憶装置の動作を示す信号波
形図である。
形図である。
【図３３】 従来の半導体記憶装置の問題点を説明する
ための図である。
ための図である。
【図３４】 図３３に示すメモリアレイ部の動作時の信
号波形図を示す図である。
号波形図を示す図である。
【図３５】 従来の半導体記憶装置の問題点を説明する
ための図である。
ための図である。
【図３６】 従来の半導体記憶装置の問題点を説明する
ための図である。
ための図である。
【図３７】 従来の半導体記憶装置のテスト時の配置を
概略的に示す図である。
概略的に示す図である。
【図３８】 図３７に示す配置における外部制御信号の
伝搬態様を示す図である。
伝搬態様を示す図である。
１ 半導体記憶装置、７ メモリアレイ、９ アドレス
バッファ、１０ 内部アドレス発生回路、１１ マルチ
プレクサ、１２ ロウデコーダ、１３ コラムデコー
ダ、１４ センスアンプ＋ＩＯブロック、１５ 入力バ
ッファ、１６ 出力バッファ、１８ コントロール回
路、１９ ディスターブモードコントロール回路、２０
内部信号設定回路、３０ ＲＡＳバッファ、３１ Ｃ
ＢＲ検出器、３４ ディスターブモード設定検出器、１
９−１ 周期設定回路、２０−１ 可変周期発振回路、
２０１，２０２ 発振器、２０４ クロック発生器、２
０５クロックコントローラ、２５０ 回数設定回路、２
５２ カウンタ、２５４ 一致検出器、２６０ 活性化
制御信号発生回路、２５０−１ デコードラッチ。
バッファ、１０ 内部アドレス発生回路、１１ マルチ
プレクサ、１２ ロウデコーダ、１３ コラムデコー
ダ、１４ センスアンプ＋ＩＯブロック、１５ 入力バ
ッファ、１６ 出力バッファ、１８ コントロール回
路、１９ ディスターブモードコントロール回路、２０
内部信号設定回路、３０ ＲＡＳバッファ、３１ Ｃ
ＢＲ検出器、３４ ディスターブモード設定検出器、１
９−１ 周期設定回路、２０−１ 可変周期発振回路、
２０１，２０２ 発振器、２０４ クロック発生器、２
０５クロックコントローラ、２５０ 回数設定回路、２
５２ カウンタ、２５４ 一致検出器、２６０ 活性化
制御信号発生回路、２５０−１ デコードラッチ。
Claims (6)
- 【請求項１】 行列状に配置される複数のメモリセルを
含むメモリセルアレイ、 動作モード指定信号に応答して、前記動作モード指定信
号により予め定められた特定の動作モードが指定された
ことを検出し、該検出結果を示すモード検出信号を発生
するモード検出手段、 前記モード検出手段からのモード検出信号の活性化時、
所定の周期を有するクロック信号を連続的に繰返し発生
するクロック発生手段、 前記モード検出手段からのモード検出信号と前記クロッ
ク信号とに応答して、外部からのアドレス信号と独立な
内部アドレス信号を前記クロック信号の周期で発生する
内部アドレス発生手段、および前記クロック信号に同期
して活性化され、活性化時前記内部アドレス発生手段か
らの内部アドレス信号に従って前記メモリセルアレイの
行を選択する行選択手段を備える、半導体記憶装置。 - 【請求項２】 行列状に配列される複数のメモリセル、 動作モード指定信号に応答して、予め定められた動作モ
ードが指定されたか否かを判別し、該判別結果を示すモ
ード検出信号を発生するモード検出手段、 前記モード検出信号が前記予め定められた動作モードが
指定されたことを示すとき、所定周期を有する行選択動
作活性化信号としてのクロック信号を連続して発生する
クロック発生手段、 前記モード検出手段からのモード検出信号が前記予め定
められた動作モードが指定されたことを示すとき、前記
行選択動作活性化信号と同一周期で外部アドレス信号と
独立な内部アドレス信号を発生する内部アドレス発生手
段、および前記行選択動作活性化信号の活性化時活性化
され、前記内部アドレス信号に従って前記複数のメモリ
セルの行を選択する行選択手段を備える、半導体記憶装
置。 - 【請求項３】 行列状に配列される複数のメモリセルを
含むメモリセルアレイ、 予め定められた動作モードが設定されたとき活性化さ
れ、所定の周期を有するクロック信号を発生する発振器
を含むクロック発生手段、 前記予め定められた動作モードの開始が指定されたと
き、活性化され、前記クロック信号に同期して順次その
値が更新される内部アドレス信号を発生する手段、 前記予め定められた動作モードの開始が指定されたと
き、前記クロック信号に同期して行選択動作活性化信号
を発生する手段、および前記行選択動作活性化信号の活
性化時に活性化され、前記内部アドレス信号に従って前
記メモリセルアレイから行を選択する行選択手段を備え
る、半導体記憶装置。 - 【請求項４】 前記クロック発生手段は、前記予め定め
られた動作モードが行なわれるときに前記クロック信号
が発生される回数を設定するための手段を備える、請求
項１ないし３のいずれかに記載の半導体記憶装置。 - 【請求項５】 前記クロック発生手段は、前記クロック
信号が発生される周期を変更するための手段を備える、
請求項１ないし３のいずれかに記載の半導体記憶装置。 - 【請求項６】 メモリセルデータのリフレッシュ動作が
必要な半導体記憶装置のテスト動作時におけるワード線
選択方法であって、前記半導体記憶装置は、データ保持
のためのセルフリフレッシュモードが指定されたとき所
定の第１の周期で順次ワード線を選択して前記リフレッ
シュ動作を実行し、 前記テスト動作モードが指定されたとき、前記第１の周
期より短い周期でクロック信号を連続的に発生するステ
ップと、 前記クロック信号の各発生ごとに順次その値が異なる内
部アドレス信号を発生するステップと、 前記クロック信号に同期して、前記内部アドレス信号が
指定するワード線を選択するステップとを備える、半導
体記憶装置のワード線選択方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7032038A JPH08227598A (ja) | 1995-02-21 | 1995-02-21 | 半導体記憶装置およびそのワード線選択方法 |
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|---|---|---|---|
| JP7032038A JPH08227598A (ja) | 1995-02-21 | 1995-02-21 | 半導体記憶装置およびそのワード線選択方法 |
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