KR20190068198A - 메모리 장치 및 그의 테스트 방법 - Google Patents

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Abstract

본 발명은 간헐적 페일을 스크린할 수 있는 반도체 시스템에 관한 것으로, 커맨드를 출력하는 제 1 반도체 장치; 및 상기 커맨드에 따라 테스트 인에이블 신호를 활성화시키고, 상기 테스트 인에이블 신호의 활성화 구간 동안 로우 액티브 신호의 토글링 수를 카운팅하여 카운팅 신호를 생성하고, 상기 카운팅 신호가 타겟 액티브 회수에 도달하면 어드레스를 증가시켜 출력하고, 상기 어드레스가 최대값을 가질 때 상기 카운팅 신호가 상기 타겟 액티브 회수에 도달하면 상기 테스트 인에이블 신호를 비활성화시키는 제 2 반도체 장치를 포함할 수 있다.

Description

메모리 장치 및 그의 테스트 방법 {MEMORY DEVICE AND TEST METHOD THEREOF}
본 특허 문헌은 메모리 장치의 테스트 동작에 관련된 건이다.
메모리 장치의 메모리 셀은 스위치역할을 하는 셀 트랜지스터와 전하(데이터)를 저장하는 셀 캐패시터로 구성되어 있다. 메모리 셀 내의 셀 캐패시터에 전하가 있는가 없는가에 따라, 즉 셀 캐패시터의 단자 전압이 높은가 낮은가에 따라 데이터의 '하이'(논리 1), '로우'(논리 0)를 구분한다.
데이터의 보관은 셀 캐패시터에 전하가 축적된 형태로 되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나 MOS 트랜지스터의 PN 결합 등에 의한 누설 전류가 있어서 셀 캐패시터에 저장된 초기의 전하량이 소멸 되므로 데이터가 소실될 수 있다. 또한 메모리 장치의 집적도가 증가하고 선폭이 감소함에 따라 비트 라인 캐패시터에 비해 셀 캐패시터의 용량이 작아지는 등의 이유로 메모리 셀에 저장된 데이터를 구분하는 전압 차이가 작아지고 있다.
이와 같이, 라이트 동작 시 셀 캐패시터의 용량이 작은 메모리 셀에 데이터가 충분히 저장되지 못하는 경우, 간헐적 tWR 페일(intermittent tWR fail, 이하 간헐적 페일이라 함)을 일으킬 가능성이 커진다. tWR는 라이트 리커버리 타임(Write Recovery Time)을 의미하며, 라이트 동작 시 데이터가 메모리 셀에 라이트되기까지 필요한 최소 시간을 의미한다.
간헐적 페일은 간헐적으로 tWR이 증가하여 페일이 발생하는 현상으로, 특정 셀에서 지속적으로 발생하는 것이 아니라 불규칙한 형태로 발생하기 때문에 통상의 리프레시 동작을 통해 해결하기 어렵다. 또한 간헐적 페일은 테스트에서 불량 셀로 검출되지 않는 메모리 셀에서도 발생할 수 있기 때문에 종래의 테스트 및 리페어를 통해서 해결하기 어려울 수 있다.
이러한 간헐적 페일을 스크린하는 방법으로, 번인(burn-In) 테스트 장치로부터 인가되는 커맨드를 이용하여, 메모리 장치가 액티브 커맨드-프리차지 커맨드를 반복하여 생성함으로써 워드 라인에 반복적으로 스트레스를 인가하는 방법이 제안되고 있다.
본 발명의 실시예들은, 간헐적 페일을 스크린할 수 있는 메모리 장치를 제공하는 데 목적이 있다.
본 발명의 일 실시 예에 따르면, 반도체 시스템은 커맨드를 출력하는 제 1 반도체 장치; 및 상기 커맨드에 따라 테스트 인에이블 신호를 활성화시키고, 상기 테스트 인에이블 신호의 활성화 구간 동안 로우 액티브 신호의 토글링 수를 카운팅하여 카운팅 신호를 생성하고, 상기 카운팅 신호가 타겟 액티브 회수에 도달하면 어드레스를 증가시켜 출력하고, 상기 어드레스가 최대값을 가질 때 상기 카운팅 신호가 상기 타겟 액티브 회수에 도달하면 상기 테스트 인에이블 신호를 비활성화시키는 제 2 반도체 장치를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 메모리 장치는 테스트 인에이블 신호에 따라 로우 액티브 신호의 토글링 수를 카운팅하여 카운팅 신호를 생성하고, 상기 카운팅 신호가 타겟 액티브 회수에 도달할 때마다 어드레스를 증가시켜 출력하는 어드레스 생성부; 커맨드에 따라 테스트 인에이블 신호를 활성화시키고, 상기 어드레스가 최대값을 가질 때 상기 카운팅 신호가 상기 타겟 액티브 회수에 도달하면 상기 테스트 인에이블 신호를 비활성화시키는 테스트 제어부; 상기 테스트 인에이블 신호의 활성화 구간 동안 토글링하는 상기 로우 액티브 신호를 생성하는 내부 커맨드 생성부; 및 다수 개의 워드 라인을 통해 메모리 어레이 영역과 연결되며, 상기 로우 액티브 신호에 응답하여 상기 어드레스에 해당하는 워드 라인을 활성화 및 비활성화시키는 로우 제어부를 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 메모리 장치의 테스트 방법은 제 1 커맨드에 따라 테스트 인에이블 신호를 활성화시키는 단계; 상기 테스트 인에이블 신호의 활성화 구간 동안 토글링하는 로우 액티브 신호를 생성하는 단계; 상기 로우 액티브 신호의 토글링 수를 카운팅하여 카운팅 신호를 생성하고, 상기 카운팅 신호가 타겟 액티브 회수에 도달할 때마다 어드레스를 증가시켜 출력하는 단계; 및 제 2 커맨드가 입력된 후, 상기 어드레스가 최대값을 가질 때 상기 카운팅 신호가 상기 타겟 액티브 회수에 도달하면 상기 테스트 인에이블 신호를 비활성화시키는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 간헐적 페일을 스크린하기 위한 테스트 시, 어드레스 변경을 위해 테스트 장치로부터 메모리 장치로 커맨드 및 어드레스를 인가하는 데 소요되는 불필요한 시간이 제거되어 효율적인 테스트 동작이 가능하다는 장점을 가진다.
또한, 본 발명의 실시예들에 따르면, 간헐적 페일을 스크린하기 위한 테스트 시, PVT에 따라 메모리 장치의 내부 클럭의 주기가 변동되더라도 일정한 회수의 스트레스 인가를 유지하여 평가 신뢰성을 높일 수 있다는 효과를 가진다.
도 1a 및 도 1b 는 도 1은 일반적인 테스트를 수행하는 메모리 장치의 블록도 및 타이밍도 이다.
도 2 는 본 발명의 제 1 실시예에 따른 테스트를 수행하는 반도체 시스템의 블록도 이다.
도 3 은 도 2 의 반도체 시스템의 테스트 동작을 설명하기 위한 타이밍도 이다.
도 4 는 도 2 의 제 2 반도체 장치의 상세 블록도 이다.
도 5 는 도 4 의 어드레스 생성부의 상세 블록도 이다.
도 6 은 도 4 의 테스트 제어부의 상세 블록도 이다.
도 7 은 도 4 의 내부 커맨드 생성부의 상세 블록도 이다.
도 8 은 본 발명의 제 1 실시예에 따른 반도체 시스템의 테스트 동작을 도시한 타이밍도 이다.
도 9 는 본 발명의 제 2 실시예에 따른 테스트를 수행하는 반도체 시스템의 블록도 이다.
도 10 은 도 9 의 제 2 반도체 장치의 상세 블록도 이다.
도 11 은 도 10 의 테스트 제어부의 상세 블록도 이다.
도 12 는 도 10 의 내부 커맨드 생성부의 상세 블록도 이다.
도 13 은 본 발명의 제 2 실시예에 따른 반도체 시스템의 테스트 동작을 도시한 타이밍도 이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 및 도 1b 는 테스트를 수행하는 메모리 장치(10)의 블록도 및 타이밍도 이다.
도 1a 및 도 1b 를 참조하면, 번인 테스트 장치 등의 테스트 장치(20)는 메모리 장치(10)로 클럭(CLK), 커맨드(CMD) 및 어드레스(ADDR)를 제공한다. 경우에 따라서, 커맨드(CMD) 및 어드레스(ADDR)는 커맨드 어드레스 신호로 동일 전송 라인들을 통해 연속적으로 전송되거나 동시에 전송될 수 있다. 테스트 동작을 수행하기 위한 커맨드(CMD)는, 테스트 커맨드(TM), 액티브 커맨드(ACT) 및 캘리브레이션 커맨드(ZQC)를 포함할 수 있다. 참고로, 테스트 동작 시 입력되는 캘리브레이션 커맨드(ZQC)는 기존의 캘리브레션 동작을 수행하기 위한 커맨드가 아닌, 이전에 입력된 액티브 커맨드(ACT)에 해당하는 동작을 종료하기 위한 커맨드로 이용될 수 있다. 클럭(CLK)은 테스트 장치(20)와 메모리 장치(20)의 동작을 동기화하기 위한 신호로 tCK 주기로 토글링하는 신호로 생성될 수 있다.
메모리 장치(10)는, 클럭(CLK), 커맨드(CMD) 및 어드레스(ADDR)를 입력받아 내부 커맨드(TTR_EN, TRACT) 및 내부 어드레스(X0~Xn)를 생성한다. 메모리 장치(10)는, 액티브 커맨드(ACT)와 함께 입력되는 어드레스(ADDR)를 래치하여 내부 어드레스(X0~Xn)를 생성할 수 있다. 메모리 장치(10)는, 테스트 커맨드(TM) 인가된 후에 입력되는 액티브 커맨드(ACT)에 응답하여 활성화되고, 캘리브레이션 커맨드(ZQC)에 응답하여 비활성화되는 테스트 인에이블 신호(TTR_EN)를 생성할 수 있다. 테스트 인에이블 신호(TTR_EN)는 메모리 장치(10)의 다수의 메모리 셀에 데이터를 반복 입출력하여 스트레스를 인가하는 테스트 동작을 수행하기 위해 인에이블되는 신호로 설정될 수 있다.
메모리 장치(10)는, 테스트 인에이블 신호(TTR_EN)의 활성화 구간 동안 내부 액티브 커맨드-내부 프리차지 커맨드를 반복하여 생성한다. 도 1b 의 도면 부호 “TRACT”는 내부 액티브 커맨드에 응답하여 활성화되고, 내부 프리차지 커맨드에 응답하여 비활성화되는 로우 액티브 신호를 나타낸다. 도 1b 에서는, 하나의 내부 어드레스에 대해 로우 액티브 신호(TRACT)를 8 번 반복하여 활성화-비활성화시키는 것이 도시되어 있다.
내부 액티브 커맨드가 활성화된 후 다음 내부 액티브 커맨드가 활성화되기 까지의 시간을 로우 싸이클 타임(이하, “tRC"라 한다)이라고 정의하며, 도 1a 에서 1*tCK 가 300 ns 일 때 로우 싸이클 타임(tRC)은 300 ns / 8 = 37.5 ns 로 설정될 수 있다. 따라서, 메모리 장치(10)는 하나의 액티브 커맨드(ACT) 및 캘리브레이션 커맨드(ZQC)가 인가되는 구간, 즉 2*tCK 동안 하나의 내부 어드레스에 대응되는 워드 라인에 대해 로우 액티브 신호(TRACT)를 반복하여 활성화-비활성화시킴으로써 연속적인 스트레스를 인가할 수 있다.
한편, 상기와 같은 테스트 방법에는 다음의 이슈가 있다.
각 내부 어드레스를 테스트 하기 위해서는 매번 액티브 커맨드(ACT) 및 캘리브레이션 커맨드(ZQC)를 입력해 주어야 한다. 즉, (n+1) 개의 내부 어드레스를 테스트 하기 위한 시간은 (n+1)*(2*tCK)이 필요하다. 이 때, 음영 영역(shadowed area)과 같이, 실제로 테스트 동작과 상관없이 불필요하게 버려지는 시간이 발생하게 된다.
또한, 번인 테스트 장치와 같은 테스트 장치(20)는, 로우 tCK 베이스(LOW tCK BASE)로 운영되기 때문에 메모리 장치(10)는 내부에 구비된 오실레이터를 이용하여 로우 액티브 신호(TRACT)를 소정 회수 반복하여 활성화-비활성화시킨다. 이 때, 오실레이터는 ROD (RING OSCILLATOR DELAY) 회로로 구현되며, ROD 회로가 생성하는 내부 클럭의 주기는 PVT (공정, 전압, 온도) 조건에 따라 변동되기 때문에, 오실레이터는 테스트 인에이블 신호(TTR_EN)의 활성화 구간 실제로 설정한 회수(예를 들어, 8번)와는 다른 회수로 토글링하는 로우 액티브 신호(TRACT)를 생성할 수 있다. 예를 들어, 1*tCK (예를 들어, 300 ns) 동안 로우 액티브 신호(TRACT)를 8 번 반복하여 활성화-비활성화시키는 것으로 설정(즉, tRC = 37.5 ns)하였지만, 실제는 7 번 혹은 9 번으로 변경될 수 있다.
이하, 본 발명에서는, 테스트 동작에 소요되는 시간을 줄이면서도 PVT에 따라 내부 클럭의 주기가 변동되더라도 일정한 회수의 스트레스 인가를 유지할 수 있는 방법에 대해 논의한다. 이하에서는, 설명의 편의를 위해 테스트 동작과 관련된 구성을 포함하는 반도체 시스템을 설명하기로 한다.
도 2 는 본 발명의 제 1 실시예에 따른 테스트를 수행하는 반도체 시스템의 블록도 이다. 도 3 은 도 2 의 반도체 시스템의 테스트 동작을 설명하기 위한 타이밍도 이다.
도 2 를 참조하면, 반도체 시스템은 제 1 반도체 장치(100) 및 제 2 반도체 장치(200)를 포함할 수 있다. 제 1 반도체 장치(100)는 제 2 반도체 장치(200)의 동작을 제어하기 위한 컨트롤러 또는 제 2 반도체 장치(200)를 테스트하고 불량이 발생한 메모리 셀을 리페어 하기 위한 테스트 장치로 구현될 수 있다. 제 2 반도체 장치(200)는 메모리 셀을 포함하는 메모리 장치를 포함한다.
제 1 반도체 장치(100)는 제 2 반도체 장치(200)로 커맨드(CMD)를 출력할 수 있다. 제 1 반도체 장치(100)는 제 2 반도체 장치(200)와의 동작을 동기화하기 위해 tCK 주기로 토글링하는 클럭(CLK)에 따라 커맨드(CMD)를 출력할 수 있다. 테스트 동작을 수행하기 위한 커맨드(CMD)는 테스트 커맨드(TM), 액티브 커맨드(ACT) 및 캘리브레이션 커맨드(ZQC)를 포함할 수 있다. 한편, 제안 발명에서, 테스트 동작 시 제 1 반도체 장치(100)는 제 2 반도체 장치(200)로 어드레스를 제공하지 않는다.
도 3 을 참조하면, 제 2 반도체 장치(200)는, 커맨드(CMD)에 따라 테스트 인에이블 신호(TTR_EN)를 활성화시킬 수 있다. 즉, 제 2 반도체 장치(200)는, 테스트 커맨드(TM) 인가된 후에 입력되는 액티브 커맨드(ACT)에 응답하여 테스트 인에이블 신호(TTR_EN)를 활성화시킬 수 있다.
제 2 반도체 장치(200)는, 테스트 인에이블 신호(TTR_EN)의 활성화 구간 동안 로우 액티브 신호(TRACT)의 토글링 수를 카운팅하여 카운팅 신호(미도시)를 생성하고, 카운팅 신호가 타겟 액티브 회수(예를 들어, 8)에 도달할 때 내부 어드레스(X0~Xn)를 +1 비트씩 증가시켜 출력할 수 있다. 또한, 제 2 반도체 장치(200)는, 내부 어드레스(X0~Xn)가 최대값을 가질 때 카운팅 신호가 타겟 액티브 회수에 도달하면 테스트 인에이블 신호(TTR_EN)를 비활성화시킬 수 있다. 이 때, 제 1 실시예에서, 제 1 반도체 장치(100)는 내부 어드레스(X0~Xn) 별로 로우 액티브 신호(TRACT)의 토글링 수 및 로우 싸이클 타임(tRC)을 고려하여, 액티브 커맨드(ACT) 이후에 캘리브레이션 커맨드(ZQC)를 제 2 반도체 장치(200)로 출력할 수 있다.
기존에는 외부에서 입력하는 어드레스를 래치한 후 래치된 어드레스에 대응되는 워드 라인에 대해서만 테스트가 수행 가능하였다. 하지만, 제안 발명에 따르면, 내부에서 어드레스를 자동으로 카운팅하여 생성함으로써 전체 테스트 소요 시간 중에 어드레스 변경을 위해 커맨드 및 어드레스를 입력하는 불필요한 시간이 제거되어 효율적인 테스트 동작이 가능하다. 예를 들어, 도 3 에서 테스트를 위해 인가되는 커맨드의 수는 도 1b 에 비해 현재하게 줄었으며, 도 3 에서 소요되는 테스트 시간은 실질적으로 tRC*(n+1)로 도 1b 에서 소요되는 테스트 시간에 비해 절반으로 줄어든 것을 알 수 있다.
또한, 현재 어드레스에 대하여, 미리 설정된 타겟 액티브 회수에 대응하는 액티브-프리차지 동작을 완료한 후, 다음 어드레스에 대한 액티브-프리차지 동작을 수행하므로, PVT에 따라 내부 클럭의 주기가 변동되더라도 일정한 회수의 스트레스 인가를 유지하여 평가 신뢰성을 높일 수 있다.
이하, 본 발명을 구현하기 위한 구체적인 구성을 설명한다. 설명의 편의를 위해, 도면에서는 로우 관련 구성을 위주로 도시하기로 한다.
도 4 는 도 2 의 제 2 반도체 장치(200)의 상세 블록도 이다.
도 4 를 참조하면, 제 2 반도체 장치(200)는 메모리 어레이 영역(210), 로우 제어부(220), 어드레스 생성부(230), 테스트 제어부(240), 내부 커맨드 생성부(250), 커맨드 디코더(260) 및 타이밍 제어부(270)를 포함할 수 있다.
메모리 어레이 영역(210)은, 다수 개의 워드 라인(WL0 - WLx, x는 자연수), 다수 개의 비트 라인(BL0 - BLy, y는 자연수) 및 워드 라인과 비트 라인 사이에 연결된 다수 개의 메모리 셀(MC)을 구비할 수 있다.
로우 제어부(220)는, 다수 개의 워드 라인(WL0 - WLx)을 통해 메모리 어레이 영역(210)과 연결된다. 로우 제어부(220)는, 로우 액티브 신호(TRACT)에 응답하여 로우 어드레스(ATROW)에 해당하는 워드 라인을 활성화 및 비활성화시킬 수 있다.
커맨드 디코더(260)는, 클럭(CLK)에 따라 커맨드(CMD)를 입력받고 이를 디코딩하여, 테스트 커맨드(TM), 액티브 커맨드(ACT) 및 캘리브레이션 커맨드(ZQC)를 생성할 수 있다. 또한, 커맨드 디코더(260)는, 테스트 커맨드(TM)가 입력되면 활성화되고, 테스트 동작 종료 후 입력되는 리셋 신호(미도시)에 따라 비활성화되는 테스트 모드 신호(TCROR)를 생성할 수 있다.
어드레스 생성부(230)는, 테스트 인에이블 신호(TTR_EN)에 따라 로우 액티브 신호(TRACT)의 토글링 수를 카운팅하여 카운팅 신호(DIST)를 생성하고, 카운팅 신호(DIST)가 기설정된 타겟 액티브 회수에 도달할 때마다 로우 어드레스(ATROW)를 증가시켜 출력할 수 있다. 어드레스 생성부(230)는, 로우 액티브 신호(TRACT)의 폴링 에지, 즉, 내부 프리차지 커맨드(TPCG)의 활성화에 따라 증가하는 카운팅 신호(DIST)를 생성할 수 있다. 즉, 내부 액티브 커맨드(TACT)가 아닌 내부 프리차지 커맨드(TPCG)를 이용하여 카운팅 신호(DIST)를 생성함으로써 뒷단에서 생성되는 로우 어드레스(ATROW)와의 타이밍 마진을 확보할 수 있다.
이하에서는, 설명의 편의를 위해, 카운팅 신호(DIST)는 3 비트 신호이고, 로우 어드레스(ATROW)는 16 비트 어드레스인 것을 예로 들어 설명한다. 또한, 특정 신호나 어드레스가 최대값을 가진다는 것은 해당 신호나 어드레스의 모든 비트가 로직 하이 레벨을 가질 때를 의미한다.
테스트 제어부(240)는, 액티브 커맨드(ACT)에 따라 테스트 인에이블 신호(TTR_EN)를 활성화시키고, 로우 어드레스(ATROW)가 최대값을 가질 때 카운팅 신호(DIST)가 타겟 액티브 회수에 도달하면 테스트 인에이블 신호(TTR_EN)를 비활성화시킬 수 있다. 특히, 제 1 실시예에서 테스트 제어부(240)는, 캘리브레이션 커맨드(ZQC)가 입력된 후에 로우 어드레스(ATROW)가 최대값을 가지고 카운팅 신호(DIST)가 타겟 액티브 회수에 도달하면 테스트 인에이블 신호(TTR_EN)를 비활성화시킬 수 있다.
내부 커맨드 생성부(250)는, 테스트 인에이블 신호(TTR_EN)의 활성화 구간 동안 토글링하는 로우 액티브 신호(TRACT)를 생성할 수 있다. 즉, 내부 커맨드 생성부(250)는, 테스트 인에이블 신호(TTR_EN)가 활성화되면, 타이밍 파라미터(tRC, tRAS)에 따라 내부 액티브 커맨드(TACT) 및 내부 프리차지 커맨드(TPCG)를 생성하고, 내부 액티브 커맨드(TACT)에 응답하여 활성화되고, 내부 프리차지 커맨드(TPCG)에 응답하여 비활성화되는 로우 액티브 신호(TRACT)를 출력할 수 있다. 또한, 내부 커맨드 생성부(250)는, 내부 클럭으로 사용되는 주기 신호(RODCLK)를 생성할 수 있다. 한편, 내부 커맨드 생성부(250)는, PVT 조건에 따라 주기가 변동하는 ROD 회로로 구현된 오실레이터(미도시)를 포함한다. 따라서, PVT 조건에 따라 로우 액티브 신호(TRACT) 및 주기 신호(RODCLK)의 펄스폭은 변동할 수 있다.
타이밍 제어부(270)는, 테스트 커맨드(TM)가 입력되면 설정된 타이밍 파라미터(tRC, tRAS)를 출력할 수 있다. 이 때, 타이밍 제어부(270)는, 내부 클럭(즉, 주기 신호(RODCLK))에 따라 설정된 타이밍 파라미터(tRC, tRAS)를 출력할 수 있다. 타이밍 파라미터(tRC, tRAS)는, JEDEC 규정에 명시된 내부 액티브 커맨드가 활성화된 후 다음 내부 액티브 커맨드가 활성화되기까지의 시간인 로우 싸이클 타임(tRC)과 내부 액티브 커맨드가 활성화된 후 내부 프리차지 커맨드가 활성화되기까지의 시간인 로우 액티브 타임(tRAS)을 포함할 수 있다. 이하에서는, 설명의 편의를 위해, 타이밍 파라미터(tRC, tRAS)는 각각 5 비트 신호인 것을 예로 들어 설명한다.
도 5 는 도 4 의 어드레스 생성부(230)의 상세 블록도 이다.
도 5 를 참조하면, 어드레스 생성부(230)는, 카운터 리셋부(231), 타겟 설정부(232), 액티브 카운터(234), 매치 신호 생성부(236) 및 어드레스 카운터(238)를 포함할 수 있다.
카운터 리셋부(231)는, 테스트 인에이블 신호(TTR_EN)의 라이징 에지 또는 매치 신호(MATCH)의 폴링 에지에서 소정 구간 활성화되는 카운터 리셋 신호(RST)를 생성할 수 있다. 즉, 카운터 리셋부(231)는, 테스트 인에이블 신호(TTR_EN)가 활성화되거나, 매치 신호(MATCH)가 비활성화될 때마다 카운터 리셋 신호(RST)를 소정 구간 활성화시킬 수 있다.
타겟 설정부(232)는, 타겟 액티브 회수(FDATA)를 저장하고 있다. 타겟 설정부(232)는 퓨즈 커팅에 따라 내부에 타겟 액티브 회수(FDATA)를 프로그램하는 퓨즈들로 구현될 수 있다. 바람직하게는, 타겟 액티브 회수(FDATA)는 카운팅 신호(DIST)와 동일한 3 비트 신호로 구성될 수 있다. 이 경우, 타겟 액티브 회수(FDATA)는 0에서 7까지의 값으로 설정될 수 있으며, 이하에서는, 타겟 액티브 회수(FDATA)가 “111”로 설정된 경우를 예로 들어 설명하기로 한다.
액티브 카운터(234)는, 카운터 리셋 신호(RST)에 따라 리셋되며, 로우 액티브 신호(TRACT)의 토글링 수를 카운팅하여 카운팅 신호(DIST)를 생성할 수 있다. 특히, 액티브 카운터(234)는, 로우 액티브 신호(TRACT)의 폴링 에지, 즉, 내부 프리차지 커맨드(TPCG)의 활성화에 따라 증가하는 카운팅 신호(DIST)를 생성함으로써 뒷단에서 생성되는 로우 어드레스(ATROW)와의 타이밍 마진을 확보할 수 있다. 액티브 카운터(234)는, 3 비트 카운터로 구현될 수 있으며, 테스트 인에이블 신호(TTR_EN)에 따라 '000으로 리셋되어, “000”에서 “111”까지의 값을 가지는 3 비트의 카운팅 신호(DIST)를 생성할 수 있다.
매치 신호 생성부(236)는, 타겟 액티브 회수(FDATA)와 카운팅 신호(DIST)가 일치하면 매치 신호(MATCH)를 생성할 수 있다. 예를 들어, 매치 신호 생성부(236)는, 카운팅 신호(DIST)가 타겟 액티브 회수(FDATA)와 동일한 “111”이 될 때 매치 신호(MATCH)를 활성화 시킬 수 있다.
어드레스 카운터(238)는, 매치 신호(MATCH)가 입력될 때 16 비트 로우 어드레스(ATROW)를 +1 씩 증가시켜 출력할 수 있다. 어드레스 카운터(238)는, 16 비트 카운터로 구현될 수 있으며, 매치 신호(MATCH)의 폴링 에지에 응답하여 16 비트 로우 어드레스(ATROW)를 +1 씩 증가시켜 “0000”에서 “FFFF”까지의 값을 가지는 16 비트의 어드레스 신호로 출력할 수 있다.
도 6 은 도 4 의 테스트 제어부(240)의 상세 블록도 이다.
도 6 을 참조하면, 테스트 제어부(240)는, 제 1 셋 신호 생성부(241), 제 1 리셋 신호 생성부(242), 제 1 래치부(244), 제 2 셋 신호 생성부(245), 제 2 리셋 신호 생성부(246) 및 제 2 래치부(248)를 포함할 수 있다.
제 1 셋 신호 생성부(241)는, 테스트 모드 신호(TCROR)가 활성화된 상태에서 캘리브레이션 커맨드(ZQC)가 활성화되면 제 1 셋 신호(S1)를 활성화시켜 출력할 수 있다. 제 1 셋 신호 생성부(241)는, 테스트 모드 신호(TCROR)와 캘리브레이션 커맨드(ZQC)를 입력받아 앤드 연산하는 앤드 게이트(AND1)로 구현될 수 있다.
제 1 리셋 신호 생성부(242)는, 로우 어드레스(ATROW)가 최대값을 가질 때 카운팅 신호(DIST)가 타겟 액티브 회수에 도달하면 제 1 리셋 신호(R1)를 생성할 수 있다. 즉, 제 1 리셋 신호 생성부(242)는, 로우 어드레스(ATROW)의 16 비트와 카운팅 신호(DIST)의 3 비트가 모두 하이 레벨이 되면 제 1 리셋 신호(R1)를 활성화시킬 수 있다. 제 1 리셋 신호 생성부(242)는, 로우 어드레스(ATROW)의 각 비트와 카운팅 신호(DIST)의 각 비트를 앤드 연산하는 앤드 게이트(AND2) 및 앤드 게이트(AND2)의 출력을 소정 시간(D) 지연시키는 딜레이(D1)로 구현될 수 있다.
제 1 래치부(244)는, 제 1 셋 신호(S1)에 응답하여 셋되고, 제 1 리셋 신호(R1)에 응답하여 리셋되는 래치 신호(Q1)를 출력할 수 있다. 제 1 래치부(244)는 RS 래치로 구현될 수 있다.
제 2 셋 신호 생성부(245)는, 테스트 모드 신호(TCROR)가 활성화된 상태에서 액티브 커맨드(ACT)가 입력되면 제 2 셋 신호(S2)를 활성화시켜 출력할 수 있다. 제 2 셋 신호 생성부(245)는, 테스트 모드 신호(TCROR)와 액티브 커맨드(ACT)를 입력받아 앤드 연산하는 앤드 게이트(AND3)로 구현될 수 있다.
제 2 리셋 신호 생성부(246)는, 래치 신호(Q1)가 활성화된 상태에서 카운팅 신호(DIST)가 타겟 액티브 회수에 도달하면 제 2 리셋 신호(R2)를 생성할 수 있다. 제 2 리셋 신호 생성부(246)는, 카운팅 신호(DIST)의 각 비트와 래치 신호(Q1)를 앤드 연산하는 앤드 게이트(AND4)로 구현될 수 있다.
제 2 래치부(248)는, 제 2 셋 신호(S2)에 응답하여 셋되고, 제 2 리셋 신호(R2)에 응답하여 리셋되는 테스트 인에이블 신호(TRR_EN)를 출력할 수 있다. 제 2 래치부(248)는 RS 래치로 구현될 수 있다.
도 7 은 도 4 의 내부 커맨드 생성부(250)의 상세 블록도 이다.
도 7 을 참조하면, 내부 커맨드 생성부(250)는, 주기 신호 생성부(252), 클럭 카운터(254) 및 타이밍 조절부(256)를 포함할 수 있다.
주기 신호 생성부(252)는, 테스트 인에이블 신호(TTR_EN)가 입력되면 토글링하는 주기 신호(RODCLK)를 생성할 수 있다. 주기 신호 생성부(252)는 PVT 조건에 따라 주기가 변동하는 ROD 회로로 구현된 오실레이터(미도시)를 포함한다. 따라서, PVT 조건에 따라 주기 신호(RODCLK)의 펄스폭은 변동할 수 있다
클럭 카운터(254)는, 주기 신호(RODCLK)를 카운팅하여 주기 카운팅 신호(RODCNT)를 생성할 수 있다. 클럭 카운터(254)는, 5 비트 카운터로 구현될 수 있으며, 주기 신호(RODCLK)의 토글링 수를 카운팅하여 “00000”에서 “11111”까지의 값을 가지는 5 비트의 주기 카운팅 신호(RODCNT)를 생성할 수 있다.
타이밍 조절부(256)는, 타이밍 파라미터(tRC, tRAS)에 따라 주기 카운팅 신호(RODCNT)의 타이밍을 조절하여 내부 액티브 커맨드(TACT) 및 내부 프리차지 커맨드(TPCG)를 생성하고, 내부 액티브 커맨드(TACT)에 응답하여 활성화되고, 내부 프리차지 커맨드(TPCG)에 응답하여 비활성화되는 로우 액티브 신호(TRACT)를 출력할 수 있다. 타이밍 조절부(256)는, 5비트 신호인 타이밍 파라미터(tRC)에 따라 주기 카운팅 신호(RODCNT)의 타이밍을 조절하여 내부 액티브 커맨드(TACT)를 출력하고, 5비트 신호인 타이밍 파라미터(tRAS)에 따라 주기 카운팅 신호(RODCNT)의 타이밍을 조절하여 내부 프리차지 커맨드(TPCG)를 생성할 수 있다.
이하, 도 2 내지 도 8 을 참조하여, 본 발명의 반도체 시스템에 따른 테스트 동작을 설명하기로 한다.
도 8 은 본 발명의 제 1 실시예에 따른 반도체 시스템의 테스트 동작을 도시한 타이밍도 이다.
도 8 을 참조하면, 먼저, 제 1 반도체 장치(100)는 테스트 모드 진입을 알리는 테스트 커맨드(TM)를 제 2 반도체 장치(200)로 전송한다. 테스트 커맨드(TM)에 따라, 제 2 반도체 장치(200)의 커맨드 디코더(260)는 테스트 모드 신호(TCROR)를 활성화시키고, 타이밍 제어부(270)는 설정된 타이밍 파라미터(tRC, tRAS)를 출력한다.
테스트 제어부(240)의 제 2 셋 신호 생성부(245)는, 테스트 모드 신호(TCROR)가 활성화된 상태에서 액티브 커맨드(ACT)가 입력되면 제 2 셋 신호(S2)를 활성화시키고, 제 2 래치부(248)는, 제 2 셋 신호(S2)에 응답하여 테스트 인에이블 신호(TRR_EN)를 활성화시킨다. 테스트 인에이블 신호(TTR_EN)는 제 2 반도체 장치(200)의 다수의 메모리 셀에 데이터를 반복 입출력하여 스트레스를 인가하는 테스트 동작을 수행하기 위해 인에이블되는 신호로 설정될 수 있다.
내부 커맨드 생성부(250)는, 테스트 인에이블 신호(TTR_EN)의 활성화 구간 동안 토글링하는 로우 액티브 신호(TRACT)를 생성한다.
어드레스 생성부(230)의 액티브 카운터(234)는, 테스트 인에이블 신호(TTR_EN)의 라이징 에지에 응답하여 카운팅 신호(DIST)를 “000”으로 리셋시키고, 로우 액티브 신호(TRACT)의 토글링 수를 카운팅하여 카운팅 신호(DIST)를 생성한다. 특히, 액티브 카운터(234)는, 로우 액티브 신호(TRACT)의 폴링 에지, 즉, 내부 프리차지 커맨드(TPCG)의 활성화에 따라 증가하는 카운팅 신호(DIST)를 생성할 수 있다. 매치 신호 생성부(236)는, 카운팅 신호(DIST)가 타겟 액티브 회수(FDATA)와 동일한 “111”이 될 때 매치 신호(MATCH)를 활성화시킨다. 어드레스 카운터(238)는, 매치 신호(MATCH)의 폴링 에지에 응답하여 16 비트 로우 어드레스(ATROW)를 +1 씩 증가시켜 출력한다. 한편, 액티브 카운터(234)는, 매치 신호(MATCH)의 폴링 에지에 응답하여, 즉, 매치 신호(MATCH)가 비활성화될 때 마다 카운팅 신호(DIST)를 “000”으로 리셋시키고, 로우 액티브 신호(TRACT)의 토글링 수를 카운팅하여 카운팅 신호(DIST)를 생성할 수 있다.
이 후, 테스트 제어부(240)의 제 1 셋 신호 생성부(241)는, 테스트 모드 신호(TCROR)가 활성화된 상태에서 캘리브레이션 커맨드(ZQC)가 활성화되면 제 1 셋 신호(S1)를 활성화시켜 출력한다. 제 1 래치부(244)는, 제 1 셋 신호(S1)에 응답하여 래치 신호(Q1)를 활성화 시킨다.
제 1 리셋 신호 생성부(242)는, 로우 어드레스(ATROW)가 최대값을 가질 때, 즉, 마지막 로우 어드레스(Xn)가 생성될 때 카운팅 신호(DIST)가 타겟 액티브 회수에 도달하면 일정 시간(D) 지연 후에 제 1 리셋 신호(R1)를 생성한다. 제 1 래치부(244)는, 제 1 리셋 신호(R1)에 응답하여 래치 신호(Q1)를 비활성화 시킨다.
제 2 리셋 신호 생성부(246)는, 래치 신호(Q1)가 활성화된 상태에서 카운팅 신호(DIST)가 타겟 액티브 회수에 도달하면 제 2 리셋 신호(R2)를 활성화시킨다. 제 2 래치부(248)는, 제 2 리셋 신호(R2)에 응답하여 테스트 인에이블 신호(TRR_EN)를 비활성화 시킨다.
상기와 같이, 제안 발명은, 내부에서 로우 어드레스(ATROW)를 자동으로 카운팅하여 생성함으로써 전체 테스트 소요 시간 중에 어드레스 변경을 위해 커맨드 및 어드레스를 입력하는 불필요한 시간이 제거되어 효율적인 테스트 동작이 가능하다. 또한, 하나의 로우 어드레스(ATROW)에 대하여, 미리 설정된 8 번의 타겟 액티브 회수에 대응하는 액티브-프리차지 동작을 완료한 후, 다음 로우 어드레스(ATROW)에 대해 액티브-프리차지 동작을 시작하므로, PVT에 따라 내부 클럭의 주기가 변동되더라도 일정한 회수의 스트레스 인가를 유지할 수 있다.
한편, 제 1 실시예에서는 제 1 반도체 장치에서 제 2 반도체 장치로 테스트 커맨드(TM), 액티브 커맨드(ACT) 및 캘리브레이션 커맨드(ZQC)를 인가하는 경우를 설명하였다. 이하에서는, 제 2 반도체 장치가 제 1 반도체 장치로부터 캘리브레이션 커맨드(ZQC)를 인가하지 않고, 내부에서 테스트 동작을 완료한 후에 제 1 반도체 장치로 테스트 종료 신호를 제공하는 제 2 실시예에 대해 설명한다. 제 2 실시예에서는 제 1 실시예와 중복되는 부분에 대한 설명은 생략하기로 한다.
도 9 는 본 발명의 제 2 실시예에 따른 테스트를 수행하는 반도체 시스템의 블록도 이다.
도 9 을 참조하면, 반도체 시스템은 제 1 반도체 장치(300) 및 제 2 반도체 장치(400)를 포함할 수 있다.
제 1 반도체 장치(300)는 제 2 반도체 장치(400)로 커맨드(CMD) 및 클럭(CLK)을 제공할 수 있다. 테스트 동작을 수행하기 위한 커맨드(CMD)는 테스트 커맨드(TM) 및 액티브 커맨드(ACT)를 포함할 수 있다. 한편, 제안 발명에서, 테스트 동작 시 제 1 반도체 장치(300)는 제 2 반도체 장치(400)로 어드레스를 제공하지 않는다.
제 2 반도체 장치(400)는, 제 1 반도체 장치(300)로부터 캘리브레이션 커맨드(ZQC)를 입력 받지 않는다. 대신, 제 2 반도체 장치(400)는, 내부에서 테스트 동작을 수행한 후에 테스트 종료 신호(TM_END)를 제 1 반도체 장치(300)로 제공할 수 있다. 제안 발명에서, 제 2 반도체 장치(400)가 테스트 종료 신호(TM_END)를 제 1 반도체 장치(300)로 전달할 때, 별도의 핀 혹은 패드를 통해서 전달하지 않고 기존의 데이터 패드(미도시)를 통해서 전달할 수 있다.
도 10 은 도 9 의 제 2 반도체 장치(400)의 상세 블록도 이다.
도 10 을 참조하면, 제 2 반도체 장치(400)는 메모리 어레이 영역(410), 로우 제어부(420), 어드레스 생성부(430), 테스트 제어부(440), 내부 커맨드 생성부(450), 커맨드 디코더(460) 및 타이밍 제어부(470)를 포함할 수 있다.
도 10 의 메모리 어레이 영역(410), 로우 제어부(420), 어드레스 생성부(430) 및 타이밍 제어부(470)의 구성은 도 4 의 구성과 실질적으로 동일하므로 상세한 설명은 생략한다.
커맨드 디코더(460)는, 클럭(CLK)에 따라 커맨드(CMD)를 입력받고 이를 디코딩하여, 테스트 커맨드(TM) 및 액티브 커맨드(ACT)를 생성할 수 있다. 또한, 커맨드 디코더(460)는, 테스트 커맨드(TM)가 입력되면 활성화되고, 테스트 동작 종료 후 입력되는 리셋 신호(미도시)에 따라 비활성화되는 테스트 모드 신호(TCROR)를 생성할 수 있다.
테스트 제어부(440)는, 액티브 커맨드(ACT)에 따라 테스트 인에이블 신호(TTR_EN)를 활성화시키고, 로우 어드레스(ATROW)가 최대값을 가질 때 카운팅 신호(DIST)가 타겟 액티브 회수에 도달하면 테스트 인에이블 신호(TTR_EN)를 비활성화시킬 수 있다. 특히, 제 2 실시예에서 테스트 제어부(440)는, 로우 어드레스(ATROW)가 최대값을 가질 때 카운팅 신호(DIST)가 타겟 액티브 회수에 도달하면 테스트 종료 신호(TM_END)를 활성화시키고, 이에 따라 테스트 인에이블 신호(TTR_EN)를 비활성화시킬 수 있다.
내부 커맨드 생성부(450)는, 테스트 인에이블 신호(TTR_EN)의 활성화 구간 동안 토글링하는 로우 액티브 신호(TRACT)를 생성하며, 테스트 종료 신호(TM_END)에 따라 로우 액티브 신호(TRACT)의 생성을 중단시킬 수 있다.
도 11 은 도 10 의 테스트 제어부(440)의 상세 블록도 이다.
도 11 을 참조하면, 테스트 제어부(440)는, 시작 신호 생성부(442), 종료 신호 생성부(444) 및 래치부(446)를 포함할 수 있다.
시작 신호 생성부(442), 테스트 모드 신호(TCROR)가 활성화된 상태에서 액티브 커맨드(ACT)가 입력되면 테스트 시작 신호(TM_START)를 활성화시켜 출력할 수 있다. 시작 신호 생성부(442), 테스트 모드 신호(TCROR)와 액티브 커맨드(ACT)를 입력받아 앤드 연산하는 앤드 게이트(AND5)로 구현될 수 있다.
종료 신호 생성부(444)는, 로우 어드레스(ATROW)가 최대값을 가질 때 카운팅 신호(DIST)가 타겟 액티브 회수에 도달하면 테스트 종료 신호(TM_END)를 생성할 수 있다. 즉, 종료 신호 생성부(444)는, 로우 어드레스(ATROW)의 16 비트와 카운팅 신호(DIST)의 3 비트가 모두 하이 레벨이 되면 테스트 종료 신호(TM_END)를 활성화시킬 수 있다. 종료 신호 생성부(444)는, 로우 어드레스(ATROW)의 각 비트와 카운팅 신호(DIST)의 각 비트를 앤드 연산하는 앤드 게이트(AND6) 및 앤드 게이트(AND6)의 출력을 소정 시간(D) 지연시키는 딜레이(D2)로 구현될 수 있다.
래치부(446)는, 테스트 시작 신호(TM_START)에 응답하여 셋되고, 테스트 종료 신호(TM_END)에 응답하여 리셋되는 테스트 인에이블 신호(TRR_EN)를 출력할 수 있다. 래치부(446)는 RS 래치로 구현될 수 있다.
도 12 는 도 10 의 내부 커맨드 생성부(450)의 상세 블록도 이다.
도 12 를 참조하면, 내부 커맨드 생성부(450)는, 주기 신호 생성부(452), 클럭 카운터(454), 마스킹부(456) 및 타이밍 조절부(458)를 포함할 수 있다.
주기 신호 생성부(452)는, 테스트 인에이블 신호(TTR_EN)가 입력되면 토글링하는 주기 신호(RODCLK)를 생성할 수 있다. 주기 신호 생성부(452)는 PVT 조건에 따라 주기가 변동하는 ROD 회로로 구현된 오실레이터(미도시)를 포함한다. 따라서, PVT 조건에 따라 주기 신호(RODCLK)의 펄스폭은 변동할 수 있다
클럭 카운터(454)는, 주기 신호(RODCLK)를 카운팅하여 예비 주기 카운팅 신호(RODCNT_PRE)를 생성할 수 있다. 클럭 카운터(454)는, 5 비트 카운터로 구현될 수 있으며, 주기 신호(RODCLK)의 토글링 수를 카운팅하여 “00000”에서 “11111”까지의 값을 가지는 5 비트의 예비 주기 카운팅 신호(RODCNT_PRE)를 생성할 수 있다.
마스킹부(456)는, 테스트 종료 신호(TM_END)에 따라 예비 주기 카운팅 신호(RODCNT_PRE)를 마스킹하여 주기 카운팅 신호(RODCNT)를 출력할 수 있다. 즉, 마스킹부(456)는, 로우 어드레스(ATROW)가 최대값을 가질 때 카운팅 신호(DIST)가 타겟 액티브 회수에 도달하여 테스트 종료 신호(TM_END)가 활성화되면, 주기 카운팅 신호(RODCNT)가 출력되지 않도록 마스킹할 수 있다.
타이밍 조절부(458)는, 타이밍 파라미터(tRC, tRAS)에 따라 주기 카운팅 신호(RODCNT)의 타이밍을 조절하여 내부 액티브 커맨드(TACT) 및 내부 프리차지 커맨드(TPCG)를 생성하고, 내부 액티브 커맨드(TACT)에 응답하여 활성화되고, 내부 프리차지 커맨드(TPCG)에 응답하여 비활성화되는 로우 액티브 신호(TRACT)를 출력할 수 있다.
이하, 도 9 내지 도 13 을 참조하여, 본 발명의 반도체 시스템에 따른 테스트 동작을 설명하기로 한다.
도 13 은 본 발명의 제 2 실시예에 따른 반도체 시스템의 테스트 동작을 도시한 타이밍도 이다.
도 13 을 참조하면, 먼저, 제 1 반도체 장치(300)는 테스트 모드 진입을 알리는 테스트 커맨드(TM)를 제 2 반도체 장치(400)로 전송한다. 테스트 커맨드(TM)에 따라, 제 2 반도체 장치(400)의 커맨드 디코더(460)는 테스트 모드 신호(TCROR)를 활성화시키고, 타이밍 제어부(270)는 설정된 타이밍 파라미터(tRC, tRAS)를 출력한다.
테스트 제어부(440)의 시작 신호 생성부(442)는, 테스트 모드 신호(TCROR)가 활성화된 상태에서 액티브 커맨드(ACT)가 입력되면 테스트 시작 신호(TM_START)를 활성화시키고, 래치부(446)는, 테스트 시작 신호(TM_START)에 응답하여 테스트 인에이블 신호(TRR_EN)를 활성화시킨다.
내부 커맨드 생성부(450)는, 테스트 인에이블 신호(TTR_EN)의 활성화 구간 동안 토글링하는 로우 액티브 신호(TRACT)를 생성한다.
어드레스 생성부(430)는, 테스트 인에이블 신호(TTR_EN)의 라이징 에지에 응답하여 카운팅 신호(DIST)를 “000”으로 리셋시키고, 로우 액티브 신호(TRACT)의 토글링 수를 카운팅하여 카운팅 신호(DIST)를 생성한다. 또한, 어드레스 생성부(430)는, 카운팅 신호(DIST)가 타겟 액티브 회수(FDATA)와 동일한 “111”이 될 때 매치 신호(MATCH)를 활성화시킨다. 어드레스 생성부(430)는, 매치 신호(MATCH)의 폴링 에지에 응답하여 16 비트 로우 어드레스(ATROW)를 +1 씩 증가시켜 출력한다. 한편, 어드레스 생성부(430)는, 매치 신호(MATCH)의 폴링 에지에 응답하여, 즉, 매치 신호(MATCH)가 비활성화될 때 마다 카운팅 신호(DIST)를 “000”으로 리셋시키고, 로우 액티브 신호(TRACT)의 토글링 수를 카운팅하여 카운팅 신호(DIST)를 생성할 수 있다.
이 후, 테스트 제어부(440)의 종료 신호 생성부(444)는, 로우 어드레스(ATROW)가 최대값을 가질 때 카운팅 신호(DIST)가 타겟 액티브 회수에 도달하면 테스트 종료 신호(TM_END)를 생성한다. 래치부(446)는, 테스트 종료 신호(TM_END)에 응답하여 테스트 인에이블 신호(TRR_EN)를 비활성화 시킨다.
테스트 인에이블 신호(TRR_EN)가 비활성화됨에 따라, 내부 커맨드 생성부(450)는 로우 액티브 신호(TRACT)를 비활성화시키고, 어드레스 생성부(430)는 로우 어드레스(ATROW)의 생성을 중단한다. 따라서, 제 2 메모리 장치(400)는 테스트 동작을 종료할 수 있다.
제 2 반도체 장치(400)는, 테스트 종료 신호(TM_END)를 제 1 반도체 장치(300)로 제공하여 테스트 동작이 종료되었음을 알릴 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 제 1 반도체 장치 200: 제 2 반도체 장치
210: 메모리 어레이 영역 220: 로우 제어부
230: 어드레스 생성부 240: 테스트 제어부
250: 내부 커맨드 생성부 260: 커맨드 디코더
270: 타이밍 제어부

Claims (23)

  1. 커맨드를 출력하는 제 1 반도체 장치; 및
    상기 커맨드에 따라 테스트 인에이블 신호를 활성화시키고, 상기 테스트 인에이블 신호의 활성화 구간 동안 로우 액티브 신호의 토글링 수를 카운팅하여 카운팅 신호를 생성하고, 상기 카운팅 신호가 타겟 액티브 회수에 도달하면 어드레스를 증가시켜 출력하고, 상기 어드레스가 최대값을 가질 때 상기 카운팅 신호가 상기 타겟 액티브 회수에 도달하면 상기 테스트 인에이블 신호를 비활성화시키는 제 2 반도체 장치
    를 포함하는 반도체 시스템.
  2. 제 1 항에 있어서,
    상기 제 2 반도체 장치는,
    상기 테스트 인에이블 신호에 따라 상기 로우 액티브 신호의 토글링 수를 카운팅하여 상기 카운팅 신호를 생성하고, 상기 카운팅 신호가 상기 타겟 액티브 회수에 도달하면 상기 어드레스를 증가시켜 출력하는 어드레스 생성부; 및
    상기 커맨드에 따라 상기 테스트 인에이블 신호를 활성화시키고, 상기 어드레스가 최대값을 가질 때 상기 카운팅 신호가 상기 타겟 액티브 회수에 도달하면 상기 테스트 인에이블 신호를 비활성화시키는 테스트 제어부
    를 포함하는 반도체 시스템.
  3. 제 2 항에 있어서,
    상기 어드레스 생성부는,
    상기 테스트 인에이블 신호의 라이징 에지 또는 매치 신호의 폴링 에지에서 소정 구간 활성화되는 카운터 리셋 신호를 생성하는 카운터 리셋부;
    상기 카운터 리셋 신호에 따라 리셋되며, 상기 로우 액티브 신호의 토글링 수를 카운팅하여 상기 카운팅 신호를 생성하는 액티브 카운터;
    상기 타겟 액티브 회수와 상기 카운팅 신호가 일치하면 상기 매치 신호를 생성하는 매치 신호 생성부; 및
    상기 매치 신호가 입력될 때 상기 어드레스를 증가시켜 출력하는 어드레스 카운터
    를 포함하는 반도체 시스템.
  4. 제 2 항에 있어서,
    상기 커맨드는 테스트 장치로부터 순차적으로 제공되는 제 1 커맨드 및 제 2 커맨드를 포함하고,
    상기 테스트 제어부는,
    상기 어드레스가 최대값을 가질 때 상기 카운팅 신호가 상기 타겟 액티브 회수에 도달하면 제 1 리셋 신호를 생성하는 제 1 리셋 신호 생성부;
    상기 제 2 커맨드에 응답하여 셋되고, 상기 제 1 리셋 신호에 응답하여 리셋되는 래치 신호를 출력하는 제 1 래치부;
    상기 래치 신호가 활성화된 상태에서 상기 카운팅 신호가 상기 타겟 액티브 회수에 도달하면 제 2 리셋 신호를 생성하는 제 2 리셋 신호 생성부; 및
    상기 제 1 커맨드에 응답하여 셋되고, 상기 제 2 리셋 신호에 응답하여 리셋되는 상기 테스트 인에이블 신호를 출력하는 제 2 래치부
    를 포함하는 반도체 시스템.
  5. 제 2 항에 있어서,
    상기 제 2 반도체 장치는,
    PVT 조건에 따라 주기가 변동하는 오실레이터를 포함하며, 상기 테스트 인에이블 신호의 활성화 구간 동안 토글링하는 상기 로우 액티브 신호를 생성하는 내부 커맨드 생성부
    를 더 포함하는 반도체 시스템.
  6. 제 2 항에 있어서,
    상기 테스트 제어부는,
    상기 어드레스가 최대값을 가질 때 상기 카운팅 신호가 상기 타겟 액티브 회수에 도달하면 종료 신호를 생성하는 종료 신호 생성부; 및
    상기 커맨드에 응답하여 셋되고, 상기 종료 신호에 응답하여 리셋되는 상기 테스트 인에이블 신호를 출력하는 래치부
    를 포함하며, 상기 종료 신호는 상기 제 1 반도체 장치로 제공되는 반도체 시스템.
  7. 제 6 항에 있어서,
    상기 제 2 반도체 장치는,
    PVT 조건에 따라 주기가 변동하는 오실레이터를 포함하며, 상기 테스트 인에이블 신호의 활성화 구간 동안 토글링하는 상기 로우 액티브 신호를 생성하며, 상기 종료 신호에 따라 상기 로우 액티브 신호의 생성을 중단하는 내부 커맨드 생성부
    를 더 포함하는 반도체 시스템.
  8. 테스트 인에이블 신호에 따라 로우 액티브 신호의 토글링 수를 카운팅하여 카운팅 신호를 생성하고, 상기 카운팅 신호가 타겟 액티브 회수에 도달할 때마다 어드레스를 증가시켜 출력하는 어드레스 생성부;
    커맨드에 따라 테스트 인에이블 신호를 활성화시키고, 상기 어드레스가 최대값을 가질 때 상기 카운팅 신호가 상기 타겟 액티브 회수에 도달하면 상기 테스트 인에이블 신호를 비활성화시키는 테스트 제어부;
    상기 테스트 인에이블 신호의 활성화 구간 동안 토글링하는 상기 로우 액티브 신호를 생성하는 내부 커맨드 생성부; 및
    다수 개의 워드 라인을 통해 메모리 어레이 영역과 연결되며, 상기 로우 액티브 신호에 응답하여 상기 어드레스에 해당하는 워드 라인을 활성화 및 비활성화시키는 로우 제어부
    를 포함하는 메모리 장치.
  9. 제 8 항에 있어서,
    상기 어드레스 생성부는,
    상기 테스트 인에이블 신호의 라이징 에지 또는 매치 신호의 폴링 에지에서 소정 구간 활성화되는 카운터 리셋 신호를 생성하는 카운터 리셋부;
    상기 카운터 리셋 신호에 따라 리셋되며, 상기 로우 액티브 신호의 토글링 수를 카운팅하여 상기 카운팅 신호를 생성하는 액티브 카운터;
    상기 타겟 액티브 회수와 상기 카운팅 신호가 일치하면 상기 매치 신호를 생성하는 매치 신호 생성부; 및
    상기 매치 신호가 입력될 때 상기 어드레스를 증가시켜 출력하는 어드레스 카운터
    를 포함하는 메모리 장치.
  10. 제 8 항에 있어서,
    상기 커맨드는 테스트 장치로부터 순차적으로 제공되는 제 1 커맨드 및 제 2 커맨드를 포함하고,
    상기 테스트 제어부는,
    상기 어드레스가 최대값을 가질 때 상기 카운팅 신호가 상기 타겟 액티브 회수에 도달하면 제 1 리셋 신호를 생성하는 제 1 리셋 신호 생성부;
    상기 제 2 커맨드에 응답하여 셋되고, 상기 제 1 리셋 신호에 응답하여 리셋되는 래치 신호를 출력하는 제 1 래치부;
    상기 래치 신호가 활성화된 상태에서 상기 카운팅 신호가 상기 타겟 액티브 회수에 도달하면 제 2 리셋 신호를 생성하는 제 2 리셋 신호 생성부; 및
    상기 제 1 커맨드에 응답하여 셋되고, 상기 제 2 리셋 신호에 응답하여 리셋되는 상기 테스트 인에이블 신호를 출력하는 제 2 래치부
    를 포함하는 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 1 리셋 신호 생성부는,
    상기 어드레스의 각 비트와 상기 카운팅 신호의 각 비트를 앤드 연산하는 제 1 로직 연산부; 및
    상기 제 1 로직 연산부의 출력 신호를 소정 시간 지연시켜 상기 제 1 리셋 신호로 출력하는 지연부
    를 포함하는 메모리 장치.
  12. 제 10 항에 있어서,
    상기 제 2 리셋 신호 생성부는,
    상기 래치 신호와 상기 카운팅 신호의 각 비트를 앤드 연산하여 상기 제 2 리셋 신호로 출력하는 제 2 로직 연산부
    를 포함하는 메모리 장치.
  13. 제 10 항에 있어서,
    상기 제 1 래치부 및 제 2 래치부는,
    RS 래치로 구성된 메모리 장치.
  14. 제 8 항에 있어서,
    상기 내부 커맨드 생성부는,
    상기 테스트 인에이블 신호가 입력되면 토글링하는 주기 신호를 생성하는 주기 신호 생성부;
    상기 주기 신호를 카운팅하여 주기 카운팅 신호를 생성하는 클럭 카운터; 및
    타이밍 파라미터에 따라 상기 주기 카운팅 신호의 타이밍을 조절하여 상기 로우 액티브 신호를 생성하는 타이밍 조절부
    를 포함하는 메모리 장치.
  15. 제 14 항에 있어서,
    상기 주기 신호 생성부는,
    PVT 조건에 따라 주기가 변동하는 오실레이터
    를 포함하는 메모리 장치.
  16. 제 14 항에 있어서,
    상기 타이밍 파라미터는,
    tRC(Row cycle time) 및 tRAS(Row active time)를 포함하는 메모리 장치.
  17. 제 8 항에 있어서,
    상기 테스트 제어부는,
    상기 어드레스가 최대값을 가질 때 상기 카운팅 신호가 상기 타겟 액티브 회수에 도달하면 종료 신호를 생성하는 종료 신호 생성부; 및
    상기 커맨드에 응답하여 셋되고, 상기 종료 신호에 응답하여 리셋되는 상기 테스트 인에이블 신호를 출력하는 래치부
    를 포함하는 메모리 장치.
  18. 제 17 항에 있어서,
    상기 내부 커맨드 생성부는,
    상기 테스트 인에이블 신호가 입력되면 토글링하는 주기 신호를 생성하는 주기 신호 생성부;
    상기 주기 신호를 카운팅하여 예비 주기 카운팅 신호를 생성하는 클럭 카운터;
    상기 종료 신호에 따라 상기 예비 주기 카운팅 신호를 마스킹하여 주기 카운팅 신호를 출력하는 마스킹부; 및
    타이밍 파라미터에 따라 상기 주기 카운팅 신호의 타이밍을 조절하여 상기 로우 액티브 신호를 생성하는 타이밍 조절부
    를 포함하는 메모리 장치.
  19. 제 1 커맨드에 따라 테스트 인에이블 신호를 활성화시키는 단계;
    상기 테스트 인에이블 신호의 활성화 구간 동안 토글링하는 로우 액티브 신호를 생성하는 단계;
    상기 로우 액티브 신호의 토글링 수를 카운팅하여 카운팅 신호를 생성하고, 상기 카운팅 신호가 타겟 액티브 회수에 도달할 때마다 어드레스를 증가시켜 출력하는 단계; 및
    제 2 커맨드가 입력된 후, 상기 어드레스가 최대값을 가질 때 상기 카운팅 신호가 상기 타겟 액티브 회수에 도달하면 상기 테스트 인에이블 신호를 비활성화시키는 단계
    를 포함하는 메모리 장치의 테스트 방법.
  20. 제 19 항에 있어서,
    상기 로우 액티브 신호를 생성하는 단계는,
    상기 테스트 인에이블 신호가 입력되면 토글링하는 주기 신호를 생성하는 단계;
    상기 주기 신호를 카운팅하여 주기 카운팅 신호를 생성하는 단계; 및
    타이밍 파라미터에 따라 상기 주기 카운팅 신호의 타이밍을 조절하여 상기 로우 액티브 신호를 생성하는 단계
    를 포함하는 메모리 장치의 테스트 방법.
  21. 제 20 항에 있어서,
    상기 주기 신호는,
    PVT 조건에 따라 주기가 변동하는 메모리 장치의 테스트 방법.
  22. 제 19 항에 있어서,
    상기 어드레스를 증가시켜 출력하는 단계는,
    상기 로우 액티브 신호의 토글링 수를 카운팅하여 상기 카운팅 신호를 생성하는 단계;
    상기 타겟 액티브 회수와 상기 카운팅 신호가 일치하면 매치 신호를 생성하고, 상기 카운팅 신호를 리셋시키는 단계; 및
    상기 매치 신호가 입력될 때 상기 어드레스를 증가시켜 출력하는 단계
    를 포함하는 메모리 장치의 테스트 방법.
  23. 제 19 항에 있어서,
    상기 테스트 인에이블 신호를 비활성화시키는 단계는,
    상기 어드레스가 최대값을 가질 때 상기 카운팅 신호가 상기 타겟 액티브 회수에 도달하면 제 1 리셋 신호를 생성하는 단계;
    상기 제 2 커맨드에 응답하여 활성화되고, 상기 제 1 리셋 신호에 응답하여 비활성화되는 래치 신호를 출력하는 단계;
    상기 래치 신호가 활성화된 상태에서 상기 카운팅 신호가 상기 타겟 액티브 회수에 도달하면 제 2 리셋 신호를 생성하는 단계; 및
    상기 제 2 리셋 신호에 응답하여 상기 테스트 인에이블 신호를 비활성화시키는 단계
    를 포함하는 메모리 장치의 테스트 방법.
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