CN109979522B - 存储器件及其测试方法 - Google Patents

存储器件及其测试方法 Download PDF

Info

Publication number
CN109979522B
CN109979522B CN201811317101.6A CN201811317101A CN109979522B CN 109979522 B CN109979522 B CN 109979522B CN 201811317101 A CN201811317101 A CN 201811317101A CN 109979522 B CN109979522 B CN 109979522B
Authority
CN
China
Prior art keywords
signal
command
test
address
activation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811317101.6A
Other languages
English (en)
Other versions
CN109979522A (zh
Inventor
玄相娥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mimi Ip Co ltd
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN109979522A publication Critical patent/CN109979522A/zh
Application granted granted Critical
Publication of CN109979522B publication Critical patent/CN109979522B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1204—Bit line control

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本申请公开了一种存储器件及其测试方法。一种半导体系统包括：第一半导体器件，其适用于：输出命令；以及第二半导体器件，其适用于：基于所述命令来激活测试使能信号，产生计数信号，该计数信号表示在所述测试使能信号的激活时段内行激活信号的触发次数，当所述计数信号达到目标激活次数时增大并输出地址，以及当所述计数信号达到所述目标激活次数并且所述地址具有最大值时去激活所述测试使能信号。

Description

存储器件及其测试方法
相关申请的交叉引用
本申请要求于2017年12月8日提交的申请号为10-2017-0168344的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本发明的各种示例性实施例涉及一种半导体设计技术，并且更具体地，涉及一种存储器件的测试操作。
背景技术
存储器件的存储单元由用作开关的单元晶体管和用于储存电荷(数据)的单元电容器构成。存储单元的数据根据存储单元的单元电容器中是否存在电荷(即，单元电容器的端子电压是高还是低)而被确定为“高”(逻辑1)或“低”(逻辑0)。
原则上，数据的保留不消耗电力，因为数据的保留以单元电容器中的累积电荷被简单地保持在那里的方式来实现。然而，因为储存在单元电容器中的初始电荷可能由于可归因于MOS晶体管的PN结的泄漏电流而最终消失，所以数据可能会丢失。此外，随着存储器件的集成度继续增加并且线图案的宽度减小，则与位线电容器的电容相比，单元电容器的电容也减小，使得用于区分储存在存储单元中的数据的电压差变得越来越小。
当在写入操作期间数据不能被充分地储存在具有小电容单元电容器的存储单元中时，间歇性tWR故障(在下文中，称为间歇性故障)的风险增大。“tWR”表示写入恢复时间，其是在写入操作期间将数据写入到存储单元中所需的最小时间。
间歇性故障(其为由tWR的间歇性增大而引起的故障)相当不规律地发生并且不在任何特定单元中连续地发生。因此，难以通过典型的刷新操作来防止间歇性故障。此外，由于间歇性故障也可能发生在通过测试而未被检测为有缺陷单元的存储单元中，因此可能难以通过常规测试和修复来防止间歇性故障。
提出了一种筛检这种间歇性故障的方法。该方法通常包括通过使用从老化测试设备施加的命令来重复地产生激活命令和预充电命令而对字线重复地施加应力。
发明内容
各种实施例针对一种存储器件和能够筛检间歇性故障的方法。
根据本发明的一个实施例，一种半导体系统包括：第一半导体器件，其适用于：输出命令；以及第二半导体器件，其适用于：基于所述命令来激活测试使能信号，产生计数信号，所述计数信号表示在所述测试使能信号的激活时段内行激活信号的触发次数，当所述计数信号达到目标激活次数时增大并输出地址，以及当所述计数信号达到目标激活次数并且所述地址具有最大值时去激活所述测试使能信号。
根据本发明的一个实施例，一种存储器件包括：地址发生块，其适用于：通过基于测试使能信号来对行激活信号的触发次数进行计数而产生计数信号，并且每当所述计数信号达到目标激活次数时增大并输出地址；测试控制块，其适用于：基于命令来激活所述测试使能信号，而当所述计数信号达到所述目标激活次数同时所述地址具有最大值时去激活所述测试使能信号；内部命令发生块，其适用于：产生在所述测试使能信号的激活时段内触发的所述行激活信号；以及行控制块，其通过多个字线耦接到存储器阵列区域，并且适用于：响应于所述行激活信号来激活和去激活与所述地址相对应的字线。
根据本发明的一个实施例，一种存储器件的测试方法包括：基于第一命令来激活测试使能信号；产生在所述测试使能信号的激活时段内触发的行激活信号；通过对所述行激活信号的触发次数进行计数来产生计数信号，并且每当所述计数信号达到目标激活次数时增大并输出地址；以及在输入第二命令之后，当所述计数信号达到所述目标激活次数同时所述地址具有最大值时去激活所述测试使能信号。
通过以下结合附图的描述，本发明的这些特征和其他特征以及优点对于本发明所属领域的普通技术人员将变得显而易见。
附图说明
图1A和图1B分别是示出执行一般测试操作的存储器件的简化框图和定时(timing)图。
图2是示出根据本发明的第一实施例的执行测试操作、包括第一半导体器件和第二半导体器件的半导体系统的简化框图。
图3是示出图2中所示的半导体系统的测试操作的定时图。
图4是示出图2中所示的第二半导体器件的示例性配置的简化框图。
图5是示出图4中所示的地址发生块的简化框图。
图6是示出图4中所示的测试控制块的简化框图。
图7是示出图4中所示的内部命令发生块的简化框图。
图8是示出根据本发明的一个实施例的半导体系统的测试操作的定时图。
图9是示出根据本发明的一个实施例的执行测试操作、包括第一半导体器件和第二半导体器件的半导体系统的简化框图。
图10是示出图9中所示的第二半导体器件的示例性配置的简化框图。
图11是示出图10中所示的测试控制块的简化框图。
图12是示出图10中所示的内部命令发生块的简化框图。
图13是示出根据本发明的一个实施例的半导体系统的测试操作的定时图。
具体实施方式
下面将参考附图更详细地描述本发明的各种示例性实施例。然而，本发明可以以不同的形式呈现，并且不应该被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是全面和完整的，并且将本发明的范围充分地传达给本领域技术人员。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记表示相同的部分。
在描述本发明时，当确定已知的相关技术的详细描述可能使本公开的主旨混淆时，将省略其详细描述。
尽管诸如第一和第二的术语可以用于描述各种组件，但是这些组件不受这些术语的限制，并且这些术语仅用于将这些组件与其他组件区分开。
本文使用的术语仅用于描述本发明的特定实施例的目的，而非意在限制本发明。如本文所用，单数形式也可以包括复数形式，除非上下文另外明确指出。
还将理解，如本文所使用的术语“包含”、“包含有”、“包括”和“包括有”指定所述元件的存在，并且不排除一个或更多个其他元件的存在或添加。此外，如本文所用，术语“和/或”包括一个或更多个相关所列项目的任何组合和全部组合。
在下面的描述中，阐述了许多具体细节以便提供对本发明的透彻理解。然而，应注意，本发明可以在没有这些具体细节中的一些或全部的情况下实践。在其他情况下，没有详细描述众所周知的工艺结构和/或工艺，以免不必要地混淆本发明。
还应注意，如将对相关领域的技术人员显而易见的，在一些情况下，结合实施例描述的特征或元件可以单独使用或与另一个实施例的其他特征或元件组合使用，除非另外特别指出。
图1A和图1B分别是示出执行一般测试操作的存储器件10的简化框图和定时图。
参考图1A和图1B，诸如老化测试设备的测试设备20将时钟CLK、命令CMD和地址ADDR提供给存储器件10。在一个实施例中，命令CMD和地址ADDR可以作为命令地址信号而通过同一传输线来连续或同时传输。在另一个实施例中，命令CMD和地址ADDR可以作为不同的命令信号和地址信号而通过不同的传输线来同时传输。用于执行测试操作的命令CMD可以包括测试命令TM、激活命令ACT和校准命令ZQC。在测试操作期间输入的校准命令ZQC可以用作用于完成与先前输入的激活命令ACT(而不是用于执行传统校准操作的命令)相对应的操作的命令。时钟CLK是用于将测试设备20的操作和存储器件10的操作同步的信号。时钟CLK可以被产生为以tCK周期触发的信号。
存储器件10接收时钟CLK、命令CMD和地址ADDR，然后产生内部命令TTR_EN和TRACT以及内部地址X0至Xn。存储器件10可以锁存与激活命令ACT一起输入的地址ADDR，以产生内部地址X0至Xn。存储器件10可以产生测试使能信号TTR_EN，所述测试使能信号TTR_EN响应于在施加测试命令TM之后输入的激活命令ACT而被激活并且响应于校准命令ZQC而被去激活。测试使能信号TTR_EN可以被设置为被激活以执行测试操作的信号，所述测试操作包括通过向/从存储器件10的多个存储单元重复输入/输出数据来施加应力。
在测试使能信号TTR_EN的激活时段期间，存储器件10重复地产生内部激活命令和内部预充电命令。图1B的附图标记“TRACT”表示行激活信号，所述行激活信号响应于内部激活命令而被激活并且响应于内部预充电命令而被去激活。图1B中示出，针对一个内部地址的行激活信号TRACT被重复地激活和去激活八次。
从内部激活命令被激活开始直到随后的内部激活命令被激活的时间可以被定义为行周期时间(在下文中，称为“tRC”)，并且当图1B中的1*tCK大约为300ns时，tRC可以被设置为大约300ns/8＝37.5ns。因此，存储器件10可以在2*tCK期间重复地激活和去激活针对与单个内部地址相对应的字线的行激活信号TRACT，从而施加连续的应力。
然而，上述测试方法可能具有以下问题。
为了测试每个内部地址，每次必须输入激活命令ACT和校准命令ZQC。即，测试第(n+1)个内部地址需要(n+1)*(2*tCK)的时间。因此，无论测试操作如何，都可能不必要地浪费大量时间。
此外，由于诸如老化测试设备的测试设备20基于低tCK来操作，因此存储器件10可以通过使用包括在其内部的振荡器来重复地激活和去激活行激活信号TRACT预定次数。振荡器可以由环形振荡器延迟(ROD)电路来实现。由于由ROD电路产生的内部时钟的周期根据工艺、电压和温度(PVT)条件而变化，因此振荡器可以产生在测试使能信号TTR_EN的激活时段内触发的次数与实际设定的次数(例如，8次)不同的行激活信号TRACT。例如，尽管行激活信号TRACT被设置为在1*tCK(例如，大约300ns)期间被重复地激活和去激活八次(即，tRC被设置为大约37.5ns)，但是行激活信号TRACT可以被重复地激活和去激活七次或九次。
在下文中，将提供一种即使内部时钟的周期根据PVT而变化也能维持预定数量的应力施加同时减少测试操作所需的时间的方法。为了描述方便，将描述包括与测试操作有关的配置的半导体系统。
图2是示出根据本发明的一个实施例的执行测试操作的半导体系统的简化框图。图3是示出图2中所示的半导体系统的测试操作的定时图。
参考图2，半导体系统可以包括第一半导体器件100和第二半导体器件200。第一半导体器件100可以包括用于控制第二半导体器件200的操作的控制器和/或用于测试第二半导体器件200并修复一个或更多个有缺陷存储单元的测试设备。第二半导体器件200可以包括包含多个存储单元的存储器件。
在操作中，第一半导体器件100可以将命令CMD输出到第二半导体器件200。第一半导体器件100可以基于以tCK周期触发的时钟CLK来输出命令CMD，以同步第二半导体器件200的操作。用于执行测试操作的命令CMD可以包括测试命令TM、激活命令ACT和校准命令ZQC。根据本发明的实施例，第一半导体器件100在测试操作期间不向第二半导体器件200提供地址。
参考图3，第二半导体器件200可以基于从第一半导体器件100接收到的命令CMD来激活测试使能信号TTR_EN。例如，第二半导体器件200可以响应于在施加测试命令TM之后输入的激活命令ACT来激活测试使能信号TTR_EN。
第二半导体器件200可以对在测试使能信号TTR_EN的激活时段内的行激活信号TRACT的触发次数进行计数，以产生计数信号(未示出)并输出当计数信号达到等于目标激活次数(例如，8)时增大了1比特的内部地址X0至Xn。此外，当计数信号达到目标激活次数同时内部地址X0至Xn具有最大值时，第二半导体器件200可以去激活测试使能信号TTR_EN。在这种情况下，考虑到行激活信号TRACT的触发次数和针对内部地址X0至Xn中的每个内部地址的行周期时间tRC，第一半导体器件100可以在继激活命令ACT之后将校准命令ZQC输出到第二半导体器件200。
按照惯例，在从外部设备输入的地址被锁存之后，可以仅对与被锁存的地址相对应的字线执行测试操作。然而，根据本发明，通过自动产生内部计数的地址，在整个测试所需的时间期间消除了用于输入针对地址改变的命令和地址的不必要时间，从而可以有效地执行测试操作。例如，在图3中应用于测试的命令的数量与图1B相比显著减少，并且图3中所需的测试时间是tRC*(n+1)，这与图1B中所需的测试时间相比减少了一半。
另外，由于在完成针对当前地址的与预先设定的目标激活次数相对应的激活-预充电操作之后执行针对后续地址的激活-预充电操作，因此可以通过即使内部时钟的周期根据PVT而变化也能维持预定数量的应力施加来提高评估可靠性。
在下文中，将描述用于实现本发明的具体配置。为了描述方便，在附图中主要示出与行相关的配置。
图4是示出图2中所示的第二半导体器件200的示例性配置的简化框图。
参考图4，第二半导体器件200可以包括存储器阵列区域210、行控制块220、地址发生块230、测试控制块240、内部命令发生块250、命令解码器260和定时控制块270。
存储器阵列区域210可以包括多个字线WL0至WLx(其中x是自然数)、多个位线BL0至BLy(其中y是自然数)以及耦接在字线与位线之间的多个存储单元MC。
行控制块220可以通过字线WL0至WLx耦接到存储器阵列区域210。行控制块220可以响应于行激活信号TRACT来激活和去激活与行地址ATROW相对应的字线。
命令解码器260可以基于时钟CLK来接收命令CMD并对命令CMD进行解码，以产生测试命令TM、激活命令ACT和校准命令ZQC。此外，命令解码器260可以产生测试模式信号TCROR，该测试模式信号TCROR在输入测试命令TM时被激活并且基于在完成测试操作之后输入的复位信号(未示出)而被去激活。
地址发生块230可以通过基于从测试控制块240接收到的测试使能信号TTR_EN来对行激活信号TRACT的触发次数进行计数而产生计数信号DIST，每当计数信号DIST达到预先设定的目标激活次数时增大行地址ATROW，并将所增大的行地址ATROW输出到测试控制块240。地址发生块230可以产生基于行激活信号TRACT的下降沿(即，从内部命令发生块250接收到的内部预充电命令TPCG的激活)而增大的计数信号DIST。换言之，因为使用内部预充电命令TPCG而不是内部激活命令TACT产生计数信号DIST，所以可以利用随后产生的行地址ATROW来确保定时裕度。
在下文中，描述了计数信号DIST为3比特位信号并且行地址ATROW为16比特位地址的示例。此外，我们注意到具有最大值的特定信号或地址意味着该信号或地址的所有比特位都具有逻辑高电平。
测试控制块240可以基于从命令解码器260接收到的激活命令ACT来激活测试使能信号TTR_EN，并且当计数信号DIST达到目标激活次数同时行地址ATROW具有最大值时去激活测试使能信号TTR_EN。具体地，在从命令解码器260输入校准命令ZQC之后，本发明的第一实施例中所示的测试控制块240可以在行地址ATROW具有最大值且计数信号DIST达到目标激活次数时去激活测试使能信号TTR_EN。
内部命令发生块250可以产生在测试使能信号TTR_EN的激活时段内触发的行激活信号TRACT。换言之，内部命令发生块250可以在测试使能信号TTR_EN被激活时基于定时参数tRC和tRAS来产生内部激活命令TACT和内部预充电命令TPCG，并输出响应于内部激活命令TACT而被激活且响应于内部预充电命令TPCG而被去激活的行激活信号TRACT。此外，内部命令发生块250可以产生针对内部时钟的周期信号RODCLK。内部命令发生块250可以包括在ROD电路中呈现的振荡器(未示出)，所述振荡器的周期根据PVT而变化。因此，行激活信号TRACT的脉冲宽度和周期信号RODCLK的脉冲宽度可以根据PVT而变化。
定时控制块270可以在从命令解码器260输入测试命令TM时输出被设定的定时参数tRC和tRAS。定时控制块270可以基于内部时钟(即，周期信号RODCLK)来输出定时参数tRC和tRAS。定时参数tRC和tRAS可以包括行周期时间tRC和行激活时间tRAS，所述行周期时间tRC是在相关JEDEC规则中指定的内部激活命令被激活之后直到随后的内部激活命令被激活的时间，而行激活时间tRAS是内部激活命令被激活之后直到内部预充电命令被激活的时间。在下文中，为了描述方便，描述了定时参数tRC和tRAS中的每个为5比特位信号的示例。
图5是示出图4中所示的地址发生块230的示例性配置的简化框图。
参考图5，地址发生块230可以包括计数器复位单元231、目标设定单元232、激活计数器234、匹配信号发生单元236和地址计数器238。
计数器复位单元231可以产生计数器复位信号RST，所述计数器复位信号RST在测试使能信号TTR_EN的上升沿或匹配信号MATCH的下降沿处被激活预定时段。即，每当匹配信号MATCH被去激活时，计数器复位单元231可以激活测试使能信号TTR_EN或者激活计数器复位信号RST预定时段。
目标设定单元232可以储存目标激活次数FDATA。例如，目标设定单元232可以利用熔丝来实现，该熔丝根据熔丝切割来在内部对目标激活次数FDATA进行编程。优选地，目标激活次数FDATA可以包括与计数信号DIST相同的3比特位信号。例如，目标激活次数FDATA可以被设置为范围为从0至7的值。在下文中，作为示例描述目标激活次数FDATA被设置为“111”的情况。
激活计数器234可以基于从计数器复位单元231接收到的计数器复位信号RST而被复位，并且对行激活信号TRACT的触发次数进行计数以产生计数信号DIST。具体地，激活计数器234可以产生基于行激活信号TRACT的下降沿(即，内部预充电命令TPCG的激活)而增大的计数信号DIST，从而利用随后产生的行地址ATROW来确保定时裕度。例如，激活计数器234可以用3比特位计数器来实现，并且可以基于测试使能信号TTR_EN而被复位为“000”，从而产生具有范围为从“000”至“111”的值的3比特位计数信号DIST。
当计数信号DIST与目标激活次数FDATA匹配时，匹配信号发生单元236可以产生匹配信号MATCH。例如，匹配信号发生单元236可以在计数信号DIST变为“111”(即，等于目标激活次数FDATA)时激活匹配信号MATCH。
地址计数器238可以在从匹配信号发生单元236输入匹配信号MATCH时将16比特位行地址ATROW增大1比特，并且输出所增大的行地址ATROW。例如，地址计数器238可以用16比特位计数器来实现，并且响应于匹配信号MATCH的下降沿而将16比特位行地址ATROW增大1比特，从而将所增大的行地址ATROW输出为具有范围为从“0000”至“FFFF”的值的16比特位地址信号。
图6是示出图4中所示的测试控制块240的示例性配置的简化框图。
参考图6，测试控制块240可以包括第一置位信号发生单元241、第一复位信号发生单元242、第一锁存器单元244、第二置位信号发生单元245、第二复位信号发生单元246和第二锁存器单元248。
第一置位信号发生单元241可以在校准命令ZQC被激活同时测试模式信号TCROR被激活时激活并输出第一置位信号S1。例如，第一置位信号发生单元241可以用AND门AND1来实现，所述AND门AND1对从命令解码器260接收到的校准命令ZQC和测试模式信号TCROR执行AND运算。
第一复位信号发生单元242可以在计数信号DIST达到目标激活次数同时行地址ATROW具有最大值时产生第一复位信号R1。换言之，第一复位信号发生单元242可以在行地址ATROW的16比特位和计数信号DIST的3比特位变为逻辑高时激活第一复位信号R1。例如，第一复位信号发生单元242可以用AND门AND2和延迟器D1来实现，所述AND门AND2对行地址ATROW的每个比特位和计数信号DIST的每个比特位执行AND运算，而延迟器D1将AND门AND2的输出延迟预定时间D。
第一锁存器单元244可以响应于第一置位信号S1而被置位，并输出响应于第一复位信号R1而被复位的锁存信号Q1。例如，第一锁存器单元244可以用RS锁存器来实现。例如，第一锁存器单元244可以是RS NAND锁存器或RS NOR锁存器。
第二置位信号发生单元245可以在激活命令ACT被输入同时测试模式信号TCROR被激活时激活并输出第二置位信号S2。例如，第二置位信号发生单元245可以用AND门AND3来实现，AND门AND3对从命令解码器260接收到的激活命令ACT和测试模式信号TCROR执行AND运算。
第二复位信号发生单元246可以在计数信号DIST达到目标激活次数同时锁存信号Q1被激活时产生第二复位信号R2。例如，第二复位信号发生单元246可以用AND门AND4来实现，AND门AND4对锁存信号Q1的每个比特位和计数信号DIST的每个比特位执行AND运算。
第二锁存器单元248可以响应于第二置位信号S2而被置位，并且输出响应于第二复位信号R2而被复位的测试使能信号TTR_EN。例如，第二锁存器单元248可以用RS锁存器来实现。
图7是示出图4中所示的内部命令发生块250的示例性配置的简化框图。
参考图7，内部命令发生块250可以包括周期信号发生单元252、时钟计数器254和定时调整单元256。
周期信号发生单元252可以产生在输入测试使能信号TTR_EN时触发的周期信号RODCLK。周期信号发生单元252可以包括在ROD电路中呈现的振荡器(未示出)，所述振荡器的周期根据PVT而变化。因此，周期信号RODCLK的脉冲宽度可以根据PVT而变化。
时钟计数器254可以对周期信号RODCLK进行计数以产生周期计数信号RODCNT。例如，时钟计数器254可以用5比特位计数器来实现，并且对周期信号RODCLK的触发次数进行计数，从而产生具有范围为从“00000”至“11111”的值的5比特位周期计数信号RODCNT。
定时调整单元256可以基于定时参数tRC和tRAS来调整周期计数信号RODCNT的定时以产生内部激活命令TACT和内部预充电命令TPCG，并且可以输出响应于内部激活命令TACT而被激活且响应于内部预充电命令TPCG而被去激活的行激活信号TRACT。定时调整单元256可以通过基于定时参数tRC(其为5比特位信号)来调整周期计数信号RODCNT的定时而输出内部激活命令TACT，并且可以通过基于定时参数tRAS(其为5比特位信号)来调整周期计数信号RODCNT的定时而产生内部预充电命令TPCG。
在下文中，将参考图2至图8来描述根据本发明的一个实施例的半导体系统的测试操作。
图8是示出根据本发明的第一实施例的半导体系统的测试操作的定时图。
参考图8，第一半导体器件100可以将通知测试模式进入的测试命令TM传输到第二半导体器件200。响应于测试命令TM，第二半导体器件200的命令解码器260可以激活测试模式信号TCROR，并且定时控制块270可以输出设定的定时参数tRC和tRAS。
测试控制块240的第二置位信号发生单元245可以在激活命令ACT被输入同时测试模式信号TCROR被激活时激活第二置位信号S2，并且第二锁存器单元248可以响应于第二置位信号S2来激活测试使能信号TTR_EN。测试使能信号TTR_EN可以被设置为被激活以执行测试操作的信号，所述测试操作通过向/从第二半导体器件200的存储单元重复输入/输出数据来施加应力。
内部命令发生块250可以产生在测试使能信号TTR_EN的激活时段内触发的行激活信号TRACT。
地址发生块230的激活计数器234可以响应于测试使能信号TTR_EN的上升沿而将计数信号DIST复位为“000”，并且对行激活信号TRACT的触发次数进行计数以产生计数信号DIST。具体地，激活计数器234可以产生基于行激活信号TRACT的下降沿(即，内部预充电命令TPCG的激活)而增大的计数信号DIST。当计数信号DIST变为等于目标激活次数FDATA的“111”时，匹配信号发生单元236可以激活匹配信号MATCH。地址计数器238可以响应于匹配信号MATCH的下降沿而将16比特位行地址ATROW增大1比特，并输出所增大的行地址ATROW。激活计数器234可以响应于匹配信号MATCH的下降沿(即，每当匹配信号MATCH被去激活时)而将计数信号DIST复位为“000”，并且可以对行激活信号TRACT的触发次数进行计数以产生计数信号DIST。
随后，测试控制块240的第一置位信号发生单元241可以在校准命令ZQC被激活同时测试模式信号TCROR被激活时激活并输出第一置位信号S1。第一锁存器单元244可以响应于第一置位信号S1而激活锁存信号Q1。
当计数信号DIST达到目标激活次数同时行地址ATROW具有最大值(即，产生最后的行地址Xn)时，第一复位信号发生单元242可以在延迟预定时间D之后产生第一复位信号R1。第一锁存器单元244可以响应于第一复位信号R1而去激活锁存信号Q1。
第二复位信号发生单元246可以在计数信号DIST达到目标激活次数同时锁存信号Q1被激活时激活第二复位信号R2。第二锁存器单元248可以响应于第二复位信号R2而去激活测试使能信号TRR_EN。
如上所述，根据本发明的实施例，行地址ATROW可以被自动地计数并内部地产生，因此在整个测试时间期间消除了用于输入针对地址改变的地址和命令的不必要时间，从而有效地执行测试操作。此外，在完成针对一个行地址ATROW的与可以预先设定的目标激活次数(例如，8次)相对应的激活-预充电操作之后，可以针对后续的行地址ATROW开始激活-预充电操作。因此，本发明使以下情况成为可能：即使内部时钟的周期根据PVT而变化，也可以维持预定数量的应力施加。
在本发明的第一实施例中，如上所述描述了测试命令TM、激活命令ACT和校准命令ZQC从第一半导体器件施加到第二半导体器件的情况。在下文中，将根据本发明的第二实施例描述校准命令ZQC不从第一半导体器件施加到第二半导体器件并且第二半导体器件在内部完成测试操作之后将测试终止信号提供给第一半导体器件的情况。在第二实施例中，省略了与第一实施例重复的配置和操作的描述。
图9是示出根据本发明的一个实施例的执行测试操作的半导体系统的简化框图。
参考图9，半导体系统可以包括第一半导体器件300和第二半导体器件400。
第一半导体器件300可以将命令CMD和时钟CLK提供给第二半导体器件400。用于执行测试操作的命令CMD可以包括测试命令TM和激活命令ACT。根据本发明，第一半导体器件300在测试操作期间不将地址提供给第二半导体器件400。
第二半导体器件400不从第一半导体器件300接收校准命令ZQC。相反，第二半导体器件400可以在内部执行测试操作之后将测试终止信号TM_END提供给第一半导体器件300。例如，第二半导体器件400可以通过传统数据焊盘(未示出)而不通过单独的引脚或焊盘来将测试终止信号TM_END传输到第一半导体器件300。
图10是示出图9中所示的第二半导体器件400的示例性配置的简化框图。
参考图10，第二半导体器件400可以包括存储器阵列区域410、行控制块420、地址发生块430、测试控制块440、内部命令发生块450、命令解码器460和定时控制块470。
省略了与图4中所示的存储器阵列区域210、行控制块220、地址发生块230和定时控制块270的组件和配置实质相同的存储器阵列区域410、行控制块420、地址发生块430和定时控制块470的组件和配置的详细描述。
命令解码器460可以基于时钟CLK来接收命令CMD并对命令CMD进行解码，以产生测试命令TM和激活命令ACT。此外，命令解码器460可以产生测试模式信号TCROR，所述测试模式信号TCROR在输入测试命令TM时被激活并且基于在完成测试操作之后输入的复位信号(未示出)而被去激活。
测试控制块440可以基于激活命令ACT来激活测试使能信号TTR_EN，并且在计数信号DIST达到目标激活次数同时行地址ATROW具有最大值时去激活测试使能信号TTR_EN。具体地，在本发明第二实施例中所示的测试控制块440可以在计数信号DIST达到目标激活次数同时行地址ATROW具有最大值时激活测试终止信号TM_END，并因此去激活测试使能信号TTR_EN。
内部命令发生块450可以产生在测试使能信号TTR_EN的激活时段内触发的行激活信号TRACT，并且基于测试终止信号TM_END来暂停行激活信号TRACT的产生。
图11是示出图10中所示的测试控制块440的示例性配置的简化框图。
参考图11，测试控制块440可以包括开始信号发生单元442、终止信号发生单元444和锁存器单元446。
开始信号发生单元442可以在输入激活命令ACT同时测试模式信号TCROR被激活时激活并输出测试开始信号TM_START。例如，开始信号发生单元442可以用AND门AND5来实现，AND门AND5对所输入的测试模式信号TCROR和激活命令ACT执行AND运算。
终止信号发生单元444可以在计数信号DIST达到目标激活次数同时行地址ATROW具有最大值时产生测试终止信号TM_END。换言之，当行地址ATROW的16比特位和计数信号DIST的3比特位为逻辑高电平时，终止信号发生单元444可以激活测试终止信号TM_END。例如，终止信号发生单元444可以用AND门AND6和延迟器D2来实现，AND门AND6对行地址ATROW的每个比特位和计数信号的每个比特位执行AND运算，而延迟器D2将AND门AND6的输出延迟预定时间D。
锁存器单元446可以输出测试使能信号TTR_EN，测试使能信号TTR_EN响应于测试开始信号TM_START而被置位并且响应于测试终止信号TM_END而被复位。例如，锁存器单元446可以用RS锁存器来实现。
图12是示出图10中所示的内部命令发生块450的示例性配置的简化框图。
参考图12，内部命令发生块450可以包括周期信号发生单元452、时钟计数器454、掩蔽单元456和定时调整单元458。
周期信号发生单元452可以产生在输入测试使能信号TTR_EN时触发的周期信号RODCLK。周期信号发生单元452可以包括在ROD电路中呈现的振荡器(未示出)，所述振荡器的周期根据PVT而变化。因此，周期信号RODCLK的脉冲宽度可以根据PVT而变化。
时钟计数器454可以对周期信号RODCLK进行计数以产生初步周期计数信号RODCNT_PRE。例如，时钟计数器454可以用5比特位计数器来实现，并且可以对周期信号RODCLK的触发次数进行计数，从而产生具有范围为从“00000”至“11111”的值的5比特位的初步周期计数信号RODCNT_PRE。
掩蔽单元456可以基于测试终止信号TM_END来掩蔽初步周期计数信号RODCNT_PRE，以输出周期计数信号RODCNT。换言之，掩蔽单元456可以掩蔽初步周期计数信号RODCNT_PRE，使得当计数信号DIST达到目标激活次数以及测试终止信号TM_END被激活同时行地址ATROW具有最大值时，不输出周期计数信号RODCNT。
定时调整单元458可以基于定时参数tRC和tRAS来调整周期计数信号RODCNT的定时，以产生内部激活命令TACT和内部预充电命令TPCG，并且可以输出行激活信号TRACT，所述行激活信号TRACT响应于内部激活命令TACT而被激活并响应于内部预充电命令TPCG而被去激活。
在下文中，将参考图9至图13描述本发明的一个实施例的半导体系统的测试操作。
图13是示出根据本发明的第二实施例的半导体系统的测试操作的定时图。
参考图13，第一半导体器件300可以将通知测试模式进入的测试命令TM传输到第二半导体器件400。响应于测试命令TM，第二半导体器件400的命令解码器460可以激活测试模式信号TCROR，并且定时控制块470可以输出设定的定时参数tRC和tRAS。
测试控制块440的开始信号发生单元442可以在输入激活命令ACT同时测试模式信号TCROR被激活时激活测试开始信号TM_START，并且锁存器单元446可以响应于测试开始信号TM_START而激活测试使能信号TTR_EN。
内部命令发生块450可以产生在测试使能信号TTR_EN的激活时段内触发的行激活信号TRACT。
地址发生块430可以响应于测试使能信号TTR_EN的上升沿而将计数信号DIST复位为“000”，并且对行激活信号TRACT的触发次数进行计数以产生计数信号DIST。此外，当计数信号DIST变为等于目标激活次数FDATA的“111”时，地址发生块430可以激活匹配信号MATCH。地址发生块430可以响应于匹配信号MATCH的下降沿而将16比特位行地址ATROW增大1比特，并输出所增大的行地址ATROW。地址发生块430可以响应于匹配信号MATCH的下降沿(即，每当匹配信号MATCH被去激活时)而将计数信号DIST复位为“000”，并且可以对行激活信号TRACT的触发次数进行计数以产生计数信号DIST。
随后，测试控制块440的终止信号发生单元444可以在计数信号DIST达到目标激活次数同时行地址ATROW具有最大值时产生测试终止信号TM_END。锁存器单元446可以响应于测试终止信号TM_END而去激活测试使能信号TTR_EN。
随着测试使能信号TTR_EN被去激活，内部命令发生块450可以去激活行激活信号TRACT，并且地址发生块430可以暂停行地址ATROW的产生。因此，第二半导体器件400可以完成测试操作。
第二半导体器件400可以将测试终止信号TM_END提供给第一半导体器件300，从而通知测试操作完成。
如上所证明，本发明提供了用于筛检间歇性故障的改进的测试操作。更具体地，本发明提供了一种通过消除用于将针对地址改变的命令和地址从测试设备施加到存储器件的不必要时间来执行针对间歇性故障的测试操作的改进的设备和方法。
此外，根据如上所述的本发明的实施例，本发明的有利之处在于，在用于筛检间歇性故障的测试操作期间，即使当存储器件的内部时钟的周期可以根据PVT而变化时，评估可靠性也可以通过维持预定数量的应力施加来提高。
尽管已出于说明性目的描述了各种示例性实施例，但是对于本领域技术人员来说显而易见的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (19)

1.一种半导体系统，包括：
第一半导体器件，其适用于：输出命令；以及
第二半导体器件，其包括：地址发生块，所述地址发生块适用于基于测试使能信号而产生表示行激活信号的触发次数的计数信号，当所述计数信号达到目标激活次数时，增大并输出地址；以及测试控制块，所述测试控制块适用于基于所述命令来激活所述测试使能信号，以及当所述计数信号达到所述目标激活次数并且所述地址具有最大值时，去激活所述测试使能信号，
其中，所述地址发生块包括：
计数器复位单元，其适用于：产生计数器复位信号，所述计数器复位信号在所述测试使能信号的上升沿或匹配信号的下降沿处被激活预定时段；
激活计数器，其基于所述计数器复位信号而被复位，并对所述行激活信号的触发次数进行计数以产生所述计数信号；
匹配信号发生单元，其适用于：当所述目标激活次数与所述计数信号匹配时产生所述匹配信号；以及
地址计数器，其适用于：当输入所述匹配信号时增大并输出所述地址。
2.根据权利要求1所述的半导体系统，其中，所述命令包括从测试设备顺序提供的第一命令和第二命令，并且所述测试控制块包括：
第一复位信号发生单元，其适用于：当所述计数信号达到所述目标激活次数同时所述地址具有所述最大值时产生第一复位信号；
第一锁存器单元，其适用于：输出锁存信号，所述锁存信号响应于所述第二命令而被置位并响应于所述第一复位信号而被复位；
第二复位信号发生单元，其适用于：当所述计数信号达到所述目标激活次数同时所述锁存信号被激活时产生第二复位信号；以及
第二锁存器单元，其适用于：输出所述测试使能信号，所述测试使能信号响应于所述第一命令而被置位并响应于所述第二复位信号而被复位。
3.根据权利要求1所述的半导体系统，其中，所述第二半导体器件还包括：
内部命令发生块，其包括周期根据工艺、电压和温度条件而变化的振荡器，并且适用于：产生在所述测试使能信号的激活时段内触发的所述行激活信号。
4.根据权利要求1所述的半导体系统，其中，所述测试控制块包括：
终止信号发生单元，其适用于：当所述计数信号达到所述目标激活次数同时所述地址具有所述最大值时产生终止信号；以及
锁存器单元，其适用于：输出所述测试使能信号，所述测试使能信号响应于所述命令而被置位并响应于所述终止信号而被复位，
其中，所述终止信号被提供给所述第一半导体器件。
5.根据权利要求4所述的半导体系统，其中，所述第二半导体器件还包括：
内部命令发生块，其包括周期根据工艺、电压和温度条件而变化的振荡器，并且适用于：产生在所述测试使能信号的激活时段内触发的所述行激活信号并基于所述终止信号来暂停所述行激活信号的产生。
6.一种存储器件，包括：
地址发生块，其适用于：基于测试使能信号而产生表示行激活信号的触发次数的计数信号，并且每当所述计数信号达到目标激活次数时增大并输出地址；
测试控制块，其适用于：基于命令来激活所述测试使能信号，而当所述计数信号达到所述目标激活次数同时所述地址具有最大值时去激活所述测试使能信号；
内部命令发生块，其适用于：产生在所述测试使能信号的激活时段内触发的所述行激活信号；以及
行控制块，其通过多个字线耦接到存储器阵列区域，并且适用于：响应于所述行激活信号来激活和去激活与所述地址相对应的字线，
其中，所述地址发生块包括：
计数器复位单元，其适用于：产生计数器复位信号，所述计数器复位信号在所述测试使能信号的上升沿或匹配信号的下降沿处被激活预定时段；
激活计数器，其基于所述计数器复位信号而被复位，并且适用于：对所述行激活信号的触发次数进行计数以产生所述计数信号；
匹配信号发生单元，其适用于：当所述目标激活次数与所述计数信号匹配时产生所述匹配信号；以及
地址计数器，其适用于：当输入所述匹配信号时增大并输出所述地址。
7.根据权利要求6所述的存储器件，其中，所述命令包括从测试设备顺序提供的第一命令和第二命令，并且所述测试控制块包括：
第一复位信号发生单元，其适用于：当所述计数信号达到所述目标激活次数同时所述地址具有所述最大值时产生第一复位信号；
第一锁存器单元，其适用于：输出锁存信号，所述锁存信号响应于所述第二命令而被置位并响应于所述第一复位信号而被复位；
第二复位信号发生单元，其适用于：当所述计数信号达到所述目标激活次数同时所述锁存信号被激活时产生第二复位信号；以及
第二锁存器单元，其适用于：输出所述测试使能信号，所述测试使能信号响应于所述第一命令而被置位并响应于所述第二复位信号而被复位。
8.根据权利要求7所述的存储器件，其中，所述第一复位信号发生单元包括：
第一逻辑运算部分，其适用于：对所述地址的每个比特位和所述计数信号的每个比特位执行AND运算；以及
延迟部分，其适用于：将所述第一逻辑运算部分的输出信号延迟预定时间，以输出为所述第一复位信号。
9.根据权利要求7所述的存储器件，其中，所述第二复位信号发生单元包括：
第二逻辑运算部分，其适用于：对所述锁存信号的每个比特位和所述计数信号的每个比特位执行AND运算，以输出为所述第二复位信号。
10.根据权利要求7所述的存储器件，其中，所述第一锁存器单元和第二锁存器单元的每个锁存器单元包括RS锁存器。
11.根据权利要求6所述的存储器件，其中，所述内部命令发生块包括：
周期信号发生单元，其适用于：产生在输入所述测试使能信号时触发的周期信号；
时钟计数器，其适用于：对所述周期信号进行计数以产生周期计数信号；以及
定时调整单元，其适用于：基于定时参数来调整所述周期计数信号的定时以产生所述行激活信号。
12.根据权利要求11所述的存储器件，其中，所述周期信号发生单元包括振荡器，所述振荡器的周期根据工艺、电压和温度条件而变化。
13.根据权利要求11所述的存储器件，其中，所述定时参数包括行周期时间tRC和行激活时间tRAS。
14.根据权利要求6所述的存储器件，其中，所述测试控制块包括：
终止信号发生单元，其适用于：当所述计数信号达到所述目标激活次数同时所述地址具有所述最大值时产生终止信号；以及
锁存器单元，其适用于：输出所述测试使能信号，所述测试使能信号响应于所述命令而被置位并响应于所述终止信号而被复位。
15.根据权利要求14所述的存储器件，其中，所述内部命令发生块包括：
周期信号发生单元，其适用于：产生在输入所述测试使能信号时触发的周期信号；
时钟计数器，其适用于：对所述周期信号进行计数以产生初步周期计数信号；
掩蔽单元，其适用于：基于所述终止信号来掩蔽所述初步周期计数信号以输出周期计数信号；以及
定时调整单元，其适用于：基于定时参数来调整所述周期计数信号的定时以产生所述行激活信号。
16.一种存储器件的测试方法，包括：
基于第一命令来激活测试使能信号；
产生在所述测试使能信号的激活时段内触发的行激活信号；
产生表示所述行激活信号的触发次数的计数信号，并且每当所述计数信号达到目标激活次数时增大并输出地址；以及
在输入第二命令之后，当所述计数信号达到所述目标激活次数同时所述地址具有最大值时，去激活所述测试使能信号，
其中，增大并输出所述地址的步骤包括：
通过对所述行激活信号的触发次数进行计数来产生所述计数信号；
当所述目标激活次数与所述计数信号匹配时产生匹配信号，并且将所述计数信号复位；以及
当输入所述匹配信号时增大并输出所述地址。
17.根据权利要求16所述的测试方法，其中，产生所述行激活信号的步骤包括：
产生在输入所述测试使能信号时触发的周期信号；
通过对所述周期信号进行计数来产生周期计数信号；以及
通过基于定时参数来调整所述周期计数信号的定时，产生所述行激活信号。
18.根据权利要求17所述的测试方法，其中，所述周期信号的周期根据工艺、电压和温度条件而变化。
19.根据权利要求16所述的测试方法，其中，去激活所述测试使能信号的步骤包括：
当所述计数信号达到所述目标激活次数同时所述地址具有所述最大值时，产生第一复位信号；
输出锁存信号，所述锁存信号响应于所述第二命令而被激活并且响应于所述第一复位信号而被去激活；
当所述计数信号达到所述目标激活次数同时所述锁存信号被激活时，产生第二复位信号；以及
响应于所述第二复位信号而去激活所述测试使能信号。
CN201811317101.6A 2017-12-08 2018-11-07 存储器件及其测试方法 Active CN109979522B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0168344 2017-12-08
KR1020170168344A KR20190068198A (ko) 2017-12-08 2017-12-08 메모리 장치 및 그의 테스트 방법

Publications (2)

Publication Number Publication Date
CN109979522A CN109979522A (zh) 2019-07-05
CN109979522B true CN109979522B (zh) 2023-01-20

Family

ID=66696374

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811317101.6A Active CN109979522B (zh) 2017-12-08 2018-11-07 存储器件及其测试方法

Country Status (3)

Country Link
US (2) US10636508B2 (zh)
KR (1) KR20190068198A (zh)
CN (1) CN109979522B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113436660B (zh) 2020-03-23 2022-05-24 长鑫存储技术有限公司 锁存电路
US11705214B2 (en) * 2020-03-30 2023-07-18 Micron Technologv. Inc. Apparatuses and methods for self-test mode abort circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6141278A (en) * 1995-02-21 2000-10-31 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device allowing fast successive selection of word lines in a test mode operation
CN103093833A (zh) * 2011-11-08 2013-05-08 海力士半导体有限公司 半导体器件、具有半导体器件的半导体系统及其操作方法
US20140006886A1 (en) * 2012-06-28 2014-01-02 SK Hynix Inc. Memory and method for testing the same
US20140177358A1 (en) * 2012-12-24 2014-06-26 SK Hynix Inc. Address counting circuit and semiconductor apparatus using the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6974194B2 (en) * 2002-06-06 2005-12-13 Sunrise Medical Hhg Inc. Wheel mount assembly
JP4291239B2 (ja) * 2004-09-10 2009-07-08 エルピーダメモリ株式会社 半導体記憶装置及びテスト方法
US7565479B2 (en) * 2005-08-04 2009-07-21 Rambus Inc. Memory with refresh cycle donation to accommodate low-retention-storage rows
KR100869848B1 (ko) * 2007-05-21 2008-11-21 주식회사 하이닉스반도체 번인 테스트 장치 및 이를 이용한 반도체 장치
KR101211042B1 (ko) * 2010-11-23 2012-12-13 에스케이하이닉스 주식회사 고장 정보 저장장치 및 저장방법
KR20120075983A (ko) * 2010-12-29 2012-07-09 에스케이하이닉스 주식회사 반도체메모리장치
JP2012221545A (ja) * 2011-04-14 2012-11-12 Elpida Memory Inc 半導体装置
KR20130046767A (ko) * 2011-10-28 2013-05-08 에스케이하이닉스 주식회사 테스트회로를 포함하는 반도체장치 및 번인테스트 방법
KR102168115B1 (ko) * 2014-01-21 2020-10-20 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
KR20170018120A (ko) 2015-08-05 2017-02-16 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20170082066A (ko) * 2016-01-05 2017-07-13 에스케이하이닉스 주식회사 반도체시스템
KR102591121B1 (ko) * 2016-09-28 2023-10-19 에스케이하이닉스 주식회사 반도체장치
US10490251B2 (en) * 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6141278A (en) * 1995-02-21 2000-10-31 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device allowing fast successive selection of word lines in a test mode operation
CN103093833A (zh) * 2011-11-08 2013-05-08 海力士半导体有限公司 半导体器件、具有半导体器件的半导体系统及其操作方法
US20140006886A1 (en) * 2012-06-28 2014-01-02 SK Hynix Inc. Memory and method for testing the same
CN103514963A (zh) * 2012-06-28 2014-01-15 爱思开海力士有限公司 存储器及其测试方法
US20140177358A1 (en) * 2012-12-24 2014-06-26 SK Hynix Inc. Address counting circuit and semiconductor apparatus using the same

Also Published As

Publication number Publication date
US20190180836A1 (en) 2019-06-13
US11257561B2 (en) 2022-02-22
KR20190068198A (ko) 2019-06-18
US20200219578A1 (en) 2020-07-09
US10636508B2 (en) 2020-04-28
CN109979522A (zh) 2019-07-05

Similar Documents

Publication Publication Date Title
US11315619B2 (en) Apparatuses and methods for distributing row hammer refresh events across a memory device
US10923171B2 (en) Semiconductor device performing refresh operation in deep sleep mode
US11222682B1 (en) Apparatuses and methods for providing refresh addresses
US10930335B2 (en) Apparatuses and methods for selective row refreshes
CN113939879A (zh) 用于控制窃取速率的设备和方法
KR20180001255A (ko) 반도체 메모리 장치 및 그의 동작 방법
US20120163106A1 (en) Refresh control circuit and method for semiconductor memory device
US20060039220A1 (en) Semiconductor memory device, test circuit and test method
CN109767797B (zh) 伪静态随机存取存储器及其刷新的方法
CN109979522B (zh) 存储器件及其测试方法
KR20160139495A (ko) 초기화 동작을 수행하는 반도체장치 및 반도체시스템
US6990032B2 (en) Semiconductor memory device capable of stably performing entry and exit operations of self refresh mode and the self refresh method thereof
US9685209B1 (en) Circuit for generating a sense amplifier enable signal with variable timing
US7042774B2 (en) Semiconductor memory device to supply stable high voltage during auto-refresh operation and method therefor
US7539911B2 (en) Test mode for programming rate and precharge time for DRAM activate-precharge cycle
JP2010135032A (ja) 半導体記憶装置及びセルフリフレッシュテスト方法
JP2003317476A (ja) 半導体メモリ装置用電圧検知回路及び方法
US7800964B2 (en) Wafer burn-in test circuit
US7504864B2 (en) Method for controlling the evaluation time of a state machine
US10847240B2 (en) Memory device with test circuit which generates asychronous signal based on delay and controls peripheral circuit based on asynchronous signal, operating method of memory device, and operating method of test system including memory device
KR20180070422A (ko) 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
US20090073789A1 (en) Method and apparatus for testing a memory device
US8605537B2 (en) Column address circuit of semiconductor memory device and method of generating column addresses
US7710797B2 (en) Semiconductor memory device and method for driving the same
CN107146637B (zh) 自刷新控制装置以及易失性半导体存储器装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20240613

Address after: American Texas

Patentee after: Mimi IP Co.,Ltd.

Country or region after: U.S.A.

Address before: Gyeonggi Do, South Korea

Patentee before: Sk Hynix Inc.

Country or region before: Republic of Korea

TR01 Transfer of patent right