KR102591121B1 - 반도체장치 - Google Patents

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Abstract

반도체장치는 동작제어신호 및 테스트모드신호에 응답하여 변환어드레스를 생성하는 어드레스변환회로; 및 상기 변환어드레스에 응답하여 컬럼어드레스로부터 제1 출력선택신호 또는 제2 출력선택신호를 생성하는 컬럼디코더를 포함한다.

Description

반도체장치{MEMORY DEVICE}
본 발명은 어드레스 카운팅을 수행하는 반도체장치에 관한 것이다.
반도체장치는 데이터를 저장하기 위한 다수의 셀어레이들을 구비하고 있으며, 다수의 셀어레이 각각은 다수의 셀들을 구비하고 있다. 셀 각각은 셀 커패시터(capacitor)와 셀 트랜지스터(transistor)로 구성된다. 반도체장치는 셀 커패시터에 전하를 충전하거나 방전하는 동작을 통해 데이터를 저장하며, 셀 커패시터에 저장된 전하량은 시간이 경과하여도 이상적으로 항상 일정해야만 한다. 하지만, 실질적으로 주변 회로와의 전압 차이로 인하여 또는 셀 커패시터의 누설전류로 인하여 셀 커패시터에 저장된 전하량이 변하게 된다. 셀 커패시터가 충전된 상태에서 전하가 유출되거나 셀 커패시터가 방전된 상태에서 전하가 유입될 수 있다. 이와 같이 셀 커패시터의 전하량이 변화된다는 것은 셀 커패시터에 저장된 데이터가 변화됨을 의미하며, 이는 저장된 데이터의 유실을 의미한다. 반도체장치는 이와 같이 데이터가 유실되는 현상을 방지하기 위하여 리프레시(refresh) 동작을 수행한다.
한편, 공정 기술이 발달함에 따라 반도체장치의 집적도는 점점 증가하고 있으며, 반도체장치의 집적도 증가는 뱅크의 크기에도 영향을 미치고 있다. 뱅크의 크기가 점점 줄어든다는 것은 셀 간의 간격이 줄어듦을 의미하며, 이는 곧 인접한 셀들 각각에 연결되어 있는 워드라인(word line) 간의 간격이 줄어듦을 의미한다. 기존에는 워드라인 간의 간격과 관련하여 별다른 문제가 발생하지 않았지만, 최근에는 워드라인 간의 간격이 좁아지면서 기존에 문제시되지 않았던 새로운 문제점들이 야기되고 있다. 그 중 하나가 인접한 워드라인 사이에 발생하는 간섭 효과이다. 인접한 워드라인 사이에 간섭 효과가 발생하게 되면 해당 워드라인에 연결되어 있는 셀은 저장된 데이터를 유지하기 어려운 상태가 될 수 있다. 즉, 데이터가 유실될 수 있는 확률이 증가한다.
본 발명은 어드레스 카운팅을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 액티브펄스에 응답하여 어드레스에 의해 블럭들에 엑세스되는 횟수를 카운팅하고, 기설정된 횟수 이상 엑세스되는 타겟블럭에 대한 어드레스를 타겟어드레스로 저장한 후 출력하는 타겟어드레스저장회로; 및 제1 내부커맨드에 응답하여 상기 타겟어드레스로부터 순차적으로 카운팅되는 제1 로우어드레스를 생성하는 제1 로우어드레스생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 테스트플래그에 응답하여 커맨드를 제1 내부커맨드 또는 제2 내부커맨드로 전달하는 커맨드선택전달회로; 액티브펄스에 응답하여 어드레스에 의해 블럭들에 엑세스되는 횟수를 카운팅하고, 기설정된 횟수 이상 엑세스되는 타겟블럭에 대한 어드레스를 타겟어드레스로 저장한 후 출력하는 타겟어드레스저장회로; 제1 내부커맨드에 응답하여 상기 타겟어드레스로부터 순차적으로 카운팅되는 제1 로우어드레스를 생성하는 제1 로우어드레스생성회로; 상기 제2 내부커맨드에 응답하여 제2 로우어드레스를 생성하는 제2 로우어드레스생성회로; 및 상기 테스트플래그에 응답하여 상기 제1 로우어드레스 또는 상기 제2 로우어드레스를 리프레쉬를 수행하기 위한 선택로우어드레스로 출력하는 어드레스선택회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 엑세스가 집중되는 블럭에 대한 리프레쉬를 수행하여 데이터가 유실되는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명에 의하면 엑세스가 집중되는 블럭을 판단함에 있어 다수의 비트들을 포함하는 어드레스를 적어도 2개 이상의 비트그룹으로 구분하고, 비트그룹 별로 엑세스 여부를 판단함으로써 어드레스의 논리레벨 조합별 카운팅 수를 저장하기 위해 필요한 레지스터들의 수를 감소시킬 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 커맨드선택전달회로의 일 실시예에 따른 회로도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 타겟어드레스저장회로의 일 실시예에 따른 따른 구성을 도시한 블럭도이다.
도 4는 도 1에 도시된 반도체장치에 포함된 타겟어드레스저장회로의 다른 실시예에 따른 따른 구성을 도시한 블럭도이다.
도 5는 도 1에 도시된 반도체장치에 포함된 제2 로우어드레스생성회로의 일 실시예에 따른 따른 구성을 도시한 블럭도이다.
도 6은 도 1 내지 도 5에 도시된 반도체장치의 동작을 설명하기 위한 표이다.
도 7은 도 1 내지 도 5에 도시된 반도체장치의 동작을 설명하기 위한 코어영역의 개략도이다.
도 8은 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치는 커맨드선택전달회로(1), 타겟어드레스저장회로(2), 제1 로우어드레스생성회로(3), 제2 로우어드레스생성회로(4) 및 어드레스선택회로(5)를 포함할 수 있다.
커맨드선택전달회로(1)는 테스트플래그(TFLAG) 및 테스트종료신호(TENDB)에 응답하여 커맨드(REF)로부터 제1 내부커맨드(IREF1) 및 제2 내부커맨드(IREF2)를 생성할 수 있다. 테스트플래그(TFLAG)는 기설정된 메모리 영역에 대한 리프레쉬 동작을 수행하기 위해 순차적으로 카운팅되는 로우어드레스를 생성하는 테스트 동작을 수행하기 위해 인에이블될 수 있다. 테스트종료신호(TENDB)는 테스트 동작이 종료되는 경우 인에이블될 수 있다. 커맨드선택전달회로(1)는 테스트가 수행되는 구간동안 인에이블된 테스트플래그(TFLAG) 및 디스에이블된 테스트종료신호(TENDB)에 응답하여 리프레쉬 수행을 위해 인에이블된 커맨드(REF)를 버퍼링하여 인에이블된 제2 내부커맨드(IREF2)를 출력할 수 있다. 제1 내부커맨드(IREF1)는 제2 내부커맨드(IREF2)가 인에이블된 구간에서 디스에이블 상태를 유지할 수 있다. 커맨드선택전달회로(1)는 테스트 수행이 종료된 후 인에이블되는 테스트종료신호(TENDB)에 응답하여 리프레쉬 수행을 위해 인에이블된 커맨드(REF)를 버퍼링하여 인에이블된 제1 내부커맨드(IREF1)를 출력할 수 있다. 커맨드선택전달회로(1)는 테스트가 수행되기 전 리프레쉬 수행을 위해 인에이블된 커맨드(REF)가 입력되는 경우 인에이블되는 제1 내부커맨드(IREF1)를 생성할 수 있다. 제2 내부커맨드(IREF2)는 제1 내부커맨드(IREF1)가 인에이블된 구간에서 디스에이블 상태를 유지할 수 있다.
타겟어드레스저장회로(2)는 액티브펄스(ACTP)에 응답하여 어드레스(A<1:M>)에 의해 블럭들(미도시)이 선택되는 횟수를 카운팅하고, 기설정된 횟수 이상 선택되는 블럭(미도시)에 대한 어드레스(A<1:M>)를 타겟어드레스(TA<1:M>)로 저장 및 출력할 수 있다. 액티브펄스(ACTP)는 어드레스(A<1:M>)의 여러가지의 논리레벨조합들의 각각의 액티브동작이 수행될 때마다 발생될 수 있다. 어드레스(A<1:M>)의 논리레벨조합들에 의해 선택되는 블럭들의 위치들은 실시 예에 따라서 다양하게 설정될 수 있다. 어드레스(A<1:M>)에 포함된 비트 수(M)는 실시 예에 따라서 다양하게 설정될 수 있다.
제1 로우어드레스생성회로(3)는 제1 내부커맨드(IREF1)에 응답하여 제1 로우어드레스(RA1<1:M+N>)를 생성할 수 있다. 제1 로우어드레스생성회로(3)는 제1 내부커맨드(IREF1)가 인에이블되는 구간에서 순차적으로 카운팅되는 제1 로우어드레스(RA1<1:M+N>)를 생성할 수 있다.
제2 로우어드레스생성회로(4)는 제2 내부커맨드(IREF2)에 응답하여 타겟어드레스(TA<1:M>)로부터 제2 로우어드레스(RA2<1:M+N>)를 생성할 수 있다. 제2 로우어드레스생성회로(4)는 제2 내부커맨드(IREF2)가 인에이블되는 구간에서 타겟어드레스(TA<1:M>)에 의해 정해지는 논리레벨조합 구간 동안 순차적으로 카운팅되는 제2 로우어드레스(RA2<1:M+N>)를 생성할 수 있다. 논리레벨조합 구간이란 기설정된 시작논리레벨조합부터 기설정된 종료논리레벨조합까지의 구간으로 설정될 수 있다. 제2 로우어드레스(RA2<1:M+N>) 중 제1 비트그룹(RA2<1:M>)은 블럭에 엑세스되기 위해 구비될 수 있고, 제2 로우어드레스(RA2<1:M+N>) 중 제2 비트그룹(RA2<M+1:M+N>)은 블럭에 포함된 워드라인을 활성화하기 위해 구비될 수 있다. 제1 비트그룹(RA2<1:M>)의 수(M)와 제2 비트그룹(RA2<M+1:M+N>)의 수(N)는 실시 예에 따라서 다양하게 설정할 수 있다.
어드레스선택회로(5)는 테스트플래그(TFLAG)에 응답하여 제1 로우어드레스(RA1<1:M+N>) 또는 제2 로우어드레스(RA2<1:M+N>)를 선택로우어드레스(RA_SEL<1:M+N>)로 출력할 수 있다. 어드레스선택회로(5)는 테스트플래그(TFLAG)가 인에이블되는 경우 제1 로우어드레스(RA1<1:M+N>)를 선택로우어드레스(RA_SEL<1:M+N>)로 출력할 수 있다. 어드레스선택회로(5)는 테스트플래그(TFLAG)가 디스에이블되는 경우 제2 로우어드레스(RA2<1:M+N>)를 선택로우어드레스(RA_SEL<1:M+N>)로 출력할 수 있다.
도 2를 참고하면 커맨드선택전달회로(1)는 낸드게이트(NAND11), 인버터(IV11) 및 전달게이트들(T11, T12)을 포함할 수 있다. 낸드게이트(NAND11)는 테스트플래그(TFLAG) 및 테스트종료신호(TENDB)를 입력 받아 부정논리곱 연산을 수행하여 출력할 수 있다. 인버터(IV11)는 낸드게이트(NAND11)의 출력신호를 반전버퍼링하여 출력할 수 있다. 전달게이트(T11)는 낸드게이트(NAND11) 및 인버터(IV11)의 출력신호들에 응답하여 턴온되어 커맨드(REF)를 버퍼링하여 제1 내부커맨드(IREF1)로 출력할 수 있다. 전달게이트(T12)는 낸드게이트(NAND11) 및 인버터(IV11)의 출력신호들에 응답하여 턴온되어 커맨드(REF)를 버퍼링하여 제2 내부커맨드(IREF2)로 출력할 수 있다.
도 3을 참고하면 타겟어드레스저장회로(2)는 제1 시프트레지스터(21), 제2 시프트레지스터(22), 출력제어신호생성회로(23) 및 타겟어드레스출력회로(24)를 포함할 수 있다.
제1 시프트레지스터(21)는 액티브펄스(ACTP)에 응답하여 어드레스의 제1 비트그룹(A<1:2>)으로부터 시프트어드레스의 제1 비트그룹(SA<1:2>) 및 제1 시프팅펄스(SP1)를 생성할 수 있다. 제1 시프트레지스터(21)는 액티브펄스(ACTP)가 발생될 때마다 입력되는 어드레스의 제1 비트그룹(A<1:2>)의 논리레벨조합을 저장하고, 적어도 2회 이상 동일한 논리레벨조합을 갖는 제1 비트그룹(A<1:2>)을 시프트어드레스의 제1 비트그룹(SA<1:2>)으로 출력할 수 있다. 제1 시프트레지스터(21)는 적어도 2회 이상 동일한 논리레벨조합을 갖는 어드레스의 제1 비트그룹(A<1:2>)에 응답하여 시프트어드레스의 제1 비트그룹(SA<1:2>)의 논리레벨조합이 설정되어 출력되는 경우 제1 시프팅펄스(SP1)를 생성할 수 있다. 실시 예에 따라서 제1 시프트레지스터(21)는 적어도 K회 이상 동일한 논리레벨조합을 갖는 어드레스의 제1 비트그룹(A<1:2>)을 시프트어드레스의 제1 비트그룹(SA<1:2>)으로 출력하도록 구현할 수도 있다. 여기서, K는 3 이상의 자연수로 구성될 수 있다. 본 실시 예에서 어드레스의 제1 비트그룹(A<1:2>) 및 시프트어드레스의 제1 비트그룹(SA<1:2>)이 2비트로 구현되는 것을 예를 들어 설명하였지만 실시 예에 따라서 다른 비트 수로 구현될 수도 있다.
제2 시프트레지스터(22)는 제1 시프팅펄스(SP1)에 응답하여 어드레스의 제2 비트그룹(A<3:4>)로부터 시프트어드레스의 제2 비트그룹(SA<3:4>) 및 제2 시프팅펄스(SP2)를 생성할 수 있다. 제2 시프트레지스터(22)는 제1 시프팅펄스(SP1)가 발생될 때마다 입력되는 어드레스의 제2 비트그룹(A<3:4>)의 논리레벨조합을 저장하고, 적어도 2회 이상 동일한 논리레벨조합을 갖는 어드레스의 제2 비트그룹(A<3:4>)을 시프트어드레스의 제2 비트그룹(SA<3:4>)의 논리레벨조합으로 출력할 수 있다. 제2 시프트레지스터(22)는 적어도 2회 이상 동일한 논리레벨조합을 갖는 어드레스의 제2 비트그룹(A<3:4>)에 의해 시프트어드레스의 제2 비트그룹(SA<3:4>)의 논리레벨조합이 설정되어 출력되는 경우 제2 시프팅펄스(SP2)를 생성할 수 있다. 실시 예에 따라서 제2 시프트레지스터(22)는 적어도 K회 이상 동일한 논리레벨조합을 갖는 어드레스의 제2 비트그룹(A<3:4>)을 시프트어드레스의 제2 비트그룹(SA<3:4>)의 논리레벨조합으로 출력하도록 구현할 수도 있다. 여기서, K는 3 이상의 자연수로 구성될 수 있다. 본 실시 예에서 어드레스의 제2 비트그룹(A<3:4>) 및 시프트어드레스의 제2 비트그룹(SA<3:4>)이 2비트로 구현되는 것을 예를 들어 설명하였지만 실시 예에 따라서 다른 비트 수로 구현될 수도 있다.
출력제어신호생성회로(23)는 제2 시프팅펄스(SP2)에 응답하여 출력제어신호(OCNT)를 생성할 수 있다. 출력제어신호생성회로(23)는 적어도 2회 이상 동일한 논리레벨조합을 갖는 어드레스의 제2 비트그룹(A<3:4>)에 의해 시프트어드레스의 제2 비트그룹(SA<3:4>)의 논리레벨조합이 설정되어 제2 시프팅펄스(SP2)가 발생되는 경우 인에이블되는 출력제어신호(OCNT)를 생성할 수 있다.
타겟어드레스출력회로(24)는 출력제어신호(OCNT)에 응답하여 시프트어드레스의 제1 비트그룹(SA<1:2>) 및 시프트어드레스의 제2 비트그룹(SA<3:4>)로부터 타겟어드레스(TA<1:4>)를 생성할 수 있다. 타겟어드레스출력회로(24)는 출력제어신호(OCNT)가 인에이블되는 경우 시프트어드레스의 제1 비트그룹(SA<1:2>)의 논리레벨조합 및 시프트어드레스의 제2 비트그룹(SA<3:4>)의 논리레벨조합으로부터 타겟어드레스(TA<1:4>)의 논리레벨조합을 설정할 수 있다. 예를 들어, 타겟어드레스의 제1 비트그룹(TA<1:2>)의 논리레벨조합은 시프트어드레스의 제1 비트그룹(SA<1:2>)의 논리레벨조합으로 설정할 수 있고, 타겟어드레스의 제2 비트그룹(TA<3:4>)의 논리레벨조합은 시프트어드레스의 제2 비트그룹(SA<3:4>)의 논리레벨조합으로 설정할 수 있다. 타겟어드레스(TA<1:4>)의 논리레벨조합을 시프트어드레스의 제1 비트그룹(SA<1:2>) 및 시프트어드레스의 제2 비트그룹(SA<3:4>)로부터 추출하는 방식은 실시 예에 따라서 다양하게 설정할 수 있다.
도 4를 참고하면 도 3의 타겟어드레스저장회로(2)를 대체할 수 있는 타겟어드레스저장회로(2a)는 제1 시프트레지스터(21a), 제2 시프트레지스터(22a), 출력제어신호생성회로(23a) 및 타겟어드레스출력회로(24a)를 포함할 수 있다.
제1 시프트레지스터(21a)는 액티브펄스(ACTP)에 응답하여 어드레스의 비트그룹(A<1:3>)로부터 시프트어드레스의 비트그룹(SA<1:3>) 및 제1 시프팅펄스(SP1)를 생성할 수 있다. 제1 시프트레지스터(21a)는 액티브펄스(ACTP)가 발생될 때마다 입력되는 어드레스의 비트그룹(A<1:3>)의 논리레벨조합을 저장하고, 적어도 2회 이상 동일한 논리레벨조합을 갖는 어드레스의 비트그룹(A<1:3>)을 시프트어드레스의 비트그룹(SA<1:3>)의 논리레벨조합으로 출력할 수 있다. 제1 시프트레지스터(21a)는 적어도 2회 이상 동일한 논리레벨조합을 갖는 어드레스의 비트그룹(A<1:3>)에 의해 시프트어드레스의 비트그룹(SA<1:3>)의 논리레벨조합이 설정되어 출력되는 경우 제1 시프팅펄스(SP1)를 생성할 수 있다. 실시 예에 따라서 제1 시프트레지스터(21a)는 적어도 K회 이상 동일한 논리레벨조합을 갖는 어드레스의 비트그룹(A<1:3>)을 시프트어드레스의 비트그룹(SA<1:3>)의 논리레벨조합으로 출력하도록 구현할 수도 있다. 여기서, K는 3 이상의 자연수로 구성될 수 있다. 본 실시 예에서 어드레스의 비트그룹(A<1:3>) 및 시프트어드레스의 비트그룹(SA<1:3>)이 3비트로 구현되는 것을 예를 들어 설명하였지만 실시 예에 따라서 다른 비트 수로 구현될 수도 있다.
제2 시프트레지스터(22a)는 제1 시프팅펄스(SP1)에 응답하여 어드레스의 단위비트(A<4>)로부터 시프트어드레스의 단위비트(SA<4>) 및 제2 시프팅펄스(SP2)를 생성할 수 있다. 제2 시프트레지스터(22a)는 제1 시프팅펄스(SP1)가 발생될 때마다 입력되는 어드레스의 단위비트(A<4>)의 논리레벨을 저장하고, 적어도 2회 이상 동일한 논리레벨을 갖는 어드레스의 단위비트(A<4>)를 시프트어드레스의 단위비트(SA<4>)의 논리레벨로 출력할 수 있다. 제2 시프트레지스터(22a)는 적어도 2회 이상 동일한 논리레벨을 갖는 어드레스의 단위비트(A<4>)에 의해 시프트어드레스의 단위비트(SA<4>)의 논리레벨이 설정되어 출력되는 경우 제2 시프팅펄스(SP2)를 생성할 수 있다. 실시 예에 따라서 제2 시프트레지스터(22a)는 적어도 K회 이상 동일한 논리레벨을 갖는 어드레스의 단위비트(A<4>)를 시프트어드레스의 단위비트(SA<4>)의 논리레벨로 출력하도록 구현할 수도 있다. 여기서, K는 3 이상의 자연수로 구성될 수 있다. 본 실시 예에서 어드레스의 단위비트(A<4>) 및 시프트어드레스의 단위비트(SA<4>)가 1비트로 구현되는 것을 예를 들어 설명하였지만 실시 예에 따라서 다른 비트 수로 구현될 수도 있다.
출력제어신호생성회로(23a)는 제2 시프팅펄스(SP2)에 응답하여 출력제어신호(OCNT)를 생성할 수 있다. 출력제어신호생성회로(23a)는 적어도 2회 이상 동일한 논리레벨을 갖는 어드레스의 단위비트(A<4>)에 의해 시프트어드레스의 단위비트(SA<4>)의 논리레벨이 설정되어 제2 시프팅펄스(SP2)가 발생되는 경우 인에이블되는 출력제어신호(OCNT)를 생성할 수 있다.
타겟어드레스출력회로(24a)는 출력제어신호(OCNT)에 응답하여 시프트어드레스의 비트그룹(SA<1:3>) 및 시프트어드레스의 단위비트(SA<4>)로부터 타겟어드레스(TA<1:4>)를 생성할 수 있다. 타겟어드레스출력회로(24a)는 출력제어신호(OCNT)가 인에이블되는 경우 시프트어드레스의 비트그룹(SA<1:3>)의 논리레벨조합 및 시프트어드레스의 단위비트(SA<4>)의 논리레벨로부터 타겟어드레스(TA<1:4>)의 논리레벨조합을 설정할 수 있다. 예를 들어, 타겟어드레스의 비트그룹(TA<1:3>)의 논리레벨조합은 시프트어드레스의 비트그룹(SA<1:3>)의 논리레벨조합으로 설정할 수 있고, 타겟어드레스의 단위비트(TA<4>)의 논리레벨은 시프트어드레스의 단위비트(SA<4>)의 논리레벨로 설정할 수 있다. 타겟어드레스(TA<1:4>)의 논리레벨조합을 시프트어드레스의 비트그룹(SA<1:3>) 및 시프트어드레스의 단위비트(SA<4>)로부터 설정하는 방식은 실시 예에 따라서 다양하게 설정할 수 있다.
도 5를 참고하면 제2 로우어드레스생성회로(4)는 시작종료설정회로(41) 및 어드레스카운터(42)를 포함할 수 있다.
시작종료설정회로(41)는 제2 내부커맨드(IREF2)에 응답하여 타겟어드레스(TA<1:M>)로부터 시작어드레스(STRA<1:M+N>) 및 종료어드레스(ENDA<1:M+N>)를 생성할 수 있다. 시작종료설정회로(41)는 제2 내부커맨드(IREF2)가 발생되는 경우 타겟어드레스(TA<1:M>)에 의해 선택되는 타겟블럭에 포함된 워드라인들 또는 타겟블럭에 인접한 인접블럭에 포함된 워드라인들에 대응되는 논리레벨조합들을 갖는 시작어드레스(STRA<1:M+N>) 및 종료어드레스(ENDA<1:M+N>)를 생성할 수 있다. 시작어드레스(STRA<1:M+N>) 및 종료어드레스(ENDA<1:M+N>)의 논리레벨조합에 대응되는 워드라인이 포함된 타겟블럭 및 인접블럭은 실시 예에 따라서 다양하게 설정될 수 있다. 시작어드레스(STRA<1:M+N>) 및 종료어드레스(ENDA<1:M+N>)에 포함된 비트 수는 실시 예에 따라서 다양하게 설정될 수 있다.
어드레스카운터(42)는 시작어드레스(STRA<1:M+N>) 및 종료어드레스(ENDA<1:M+N>)에 응답하여 제2 로우어드레스(RA2<1:M+N>)를 생성할 수 있다. 어드레스카운터(42)는 시작어드레스(STRA<1:M+N>)의 논리레벨조합부터 종료어드레스(ENDA<1:M+N>)의 논리레벨조합까지 순차적으로 카운팅되는 제2 로우어드레스(RA2<1:M+N>)를 생성할 수 있다. 예를 들어, 시작어드레스(STRA<1:M+N>)의 논리레벨조합이 '001', 종료어드레스(ENDA<1:M+N>)의 논리레벨조합이 '111'로 설정된 경우 어드레스카운터(42)는 '001', '010', '011', '100', '101', '110', '111'까지 1 비트씩 업카운팅되는 제2 로우어드레스(RA2<1:M+N>)를 생성할 수 있다.
도 6에 도시된 바와 같이, 제1 블럭(BLOCK1)에 대응하는 어드레스(A<1:4>)의 논리레벨조합은 '0000'으로 설정되고, 제2 블럭(BLOCK2)에 대응하는 어드레스(A<1:4>)의 논리레벨조합은 '1000'으로 설정되며, 제3 블럭(BLOCK3)에 대응하는 어드레스(A<1:4>)의 논리레벨조합은 '0100'으로 설정되고, 제16 블럭(BLOCK16)에 대응하는 어드레스(A<1:4>)의 논리레벨조합은 '1111'로 설정된다. 본 실시예에서 제1 내지 제16 블럭(BLOCK1~BLOCK16)의 각각은 4개의 워드라인들을 포함하도록 구현되고, 각 블록 내에 포함된 4개의 워드라인들에 대응하는 어드레스들(A<5:6>)은 각각 '00', '01', '10', '11'의 논리레벨조합들을 갖도록 설정될 수 있다.
도 7을 참고하면, 도 1의 반도체장치에 포함되는 코어영역(6)은 제1 내지 제16 블럭(6<1:16>)을 포함할 수 있다. 제1 블록(6<1>)은 도 6에 도시된 제1 블럭(BLOCK1)에 대응되고, 제2 블록(6<2>)은 도 6에 도시된 제2 블럭(BLOCK2)에 대응되며, 제3 블록(6<3>)은 도 6에 도시된 제3 블럭(BLOCK3)에 대응되고, 제16 블록(6<16>)은 도 6에 도시된 제16 블럭(BLOCK16)에 대응된다.
제 1 블럭(6<1>)은 제1 내지 제4 워드라인(WL1<1:4>)을 포함할 수 있다. 제1 블럭(6<1>)에 포함된 제1 워드라인(WL1<1>)을 활성화하기 위한 어드레스(A<5:6>)의 논리레벨조합은 '00'으로 설정될 수 있다. 제1 블럭(6<1>)에 포함된 제2 워드라인(WL1<2>)을 활성화하기 위한 어드레스(A<5:6>)의 논리레벨조합은 '01'로 설정될 수 있다. 제1 블럭(6<1>)에 포함된 제3 워드라인(WL1<3>)을 활성화하기 위한 어드레스(A<5:6>)의 논리레벨조합은 '10'으로 설정될 수 있다. 제1 블럭(6<1>)에 포함된 제4 워드라인(WL1<4>)을 활성화하기 위한 어드레스(A<5:6>)의 논리레벨조합은 '11'로 설정될 수 있다.
제 2 블럭(6<2>)은 제1 내지 제4 워드라인(WL2<1:4>)을 포함할 수 있다. 제2 블럭(6<2>)에 포함된 제1 워드라인(WL2<1>)을 활성화하기 위한 어드레스(A<5:6>)의 논리레벨조합은 '00'으로 설정될 수 있다. 제2 블럭(6<2>)에 포함된 제2 워드라인(WL2<2>)을 활성화하기 위한 어드레스(A<5:6>)의 논리레벨조합은 '01'로 설정될 수 있다. 제2 블럭(6<2>)에 포함된 제3 워드라인(WL2<3>)을 활성화하기 위한 어드레스(A<5:6>)의 논리레벨조합은 '10'으로 설정될 수 있다. 제2 블럭(6<2>)에 포함된 제4 워드라인(WL2<4>)을 활성화하기 위한 어드레스(A<5:6>)의 논리레벨조합은 '11'로 설정될 수 있다.
제 3 블럭(6<3>)은 제1 내지 제4 워드라인(WL3<1:4>)을 포함할 수 있다. 제3 블럭(6<3>)에 포함된 제1 워드라인(WL3<1>)을 활성화하기 위한 어드레스(A<5:6>)의 논리레벨조합은 '00'으로 설정될 수 있다. 제3 블럭(6<3>)에 포함된 제2 워드라인(WL3<2>)을 활성화하기 위한 어드레스(A<5:6>)의 논리레벨조합은 '01'로 설정될 수 있다. 제3 블럭(6<3>)에 포함된 제3 워드라인(WL3<3>)을 활성화하기 위한 어드레스(A<5:6>)의 논리레벨조합은 '10'으로 설정될 수 있다. 제3 블럭(6<3>)에 포함된 제4 워드라인(WL3<4>)을 활성화하기 위한 어드레스(A<5:6>)의 논리레벨조합은 '11'로 설정될 수 있다.
제 16 블럭(6<16>)은 제1 내지 제4 워드라인(WL16<1:4>)을 포함할 수 있다. 제16 블럭(6<16>)에 포함된 제1 워드라인(WL16<1>)을 활성화하기 위한 어드레스(A<5:6>)의 논리레벨조합은 '00'으로 설정될 수 있다. 제16 블럭(6<16>)에 포함된 제2 워드라인(WL16<2>)을 활성화하기 위한 어드레스(A<5:6>)의 논리레벨조합은 '01'로 설정될 수 있다. 제16 블럭(6<16>)에 포함된 제3 워드라인(WL16<3>)을 활성화하기 위한 어드레스(A<5:6>)의 논리레벨조합은 '10'으로 설정될 수 있다. 제16 블럭(6<16>)에 포함된 제4 워드라인(WL16<4>)을 활성화하기 위한 어드레스(A<5:6>)의 논리레벨조합은 '11'로 설정될 수 있다.
이상 살펴본 바와 같이 구성된 반도체장치의 테스트동작을 살펴보면 다음과 같다.
테스트를 수행하기 위해 테스트플래그(TFLAG)가 인에이블되면 리프레쉬 수행을 위해 인에이블된 커맨드(REF)가 버퍼링되어 제2 내부커맨드(IREF2)로 출력된다.
제2 로우어드레스생성회로(4)는 제2 내부커맨드(IREF2)가 인에이블되는 구간에서 타겟어드레스(TA<1:M>)에 의해 정해지는 논리레벨조합 구간 동안 순차적으로 카운팅되는 제2 로우어드레스(RA2<1:M+N>)를 생성할 수 있다. 타겟어드레스(TA<1:M>)의 논리레벨조합은 액티브펄스(ACTP)에 응답하여 기설정된 횟수 이상 선택되는 타겟블럭에 대한 어드레스(A<1:M>)의 논리레벨조합으로 설정된다. 논리레벨조합 구간은 타겟블럭 또는 타겟블럭에 인접한 블럭에 포함된 논리레벨조합들에 의해로 설정될 수 있는데, 이를 도 6 및 도 7에 도시된 실시 예와 같이 16개의 블럭으로 구분되고, 각각의 블럭이 4개의 워드라인이 포함된 경우를 가정하여 살펴보면 아래와 같다. 블럭 및 워드라인의 수는 실시 예에 따라 다르게 설정될 수 있다.
일 실시예에서, 제2 로우어드레스생성회로(4)는 타겟어드레스(TA<1:4>)의 논리레벨조합이 '1000'으로 설정된 상태에서 테스트 동작을 통해 타겟어드레스(TA<1:4>)에 의해 엑세스되는 타겟블럭인 제2 블록(16<2>)에 대한 리프레쉬가 수행되도록 순차적으로 카운팅되는 제2 로우어드레스(RA2<1:6>)를 생성할 수 있다. 이 경우 제2 로우어드레스(RA2<1:6>)는 '100000', '100001', '100010', '100011'의 순서로 순차적으로 카운팅될 수 있다.
다른 실시예에서, 제2 로우어드레스생성회로(4)는 타겟어드레스(TA<1:4>)의 논리레벨조합이 '1000'으로 설정된 상태에서 테스트 동작을 통해 타겟블럭인 제2 블록(16<2>), 인접블럭들인 제1 블록(16<1>) 및 제3 블록(16<3>)에 대한 리프레쉬가 수행되도록 순차적으로 카운팅되는 제2 로우어드레스(RA2<1:6>)를 생성할 수 있다. 이 경우 제2 로우어드레스(RA2<1:6>)는 '000011', '100000', '100001', '100010', '100011', '010000'의 순서로 순차적으로 카운팅될 수 있다. 로우어드레스(RA2<1:6>)가 카운팅되기 시작하는 논리레벨조합은 '000011' 대신 '000010', '000001' 및 '000000' 중 하나로 대신 설정될 수 있다. 로우어드레스(RA2<1:6>)가 카운팅되어 종료되는 논리레벨조합은 '010000' 대신 '010001', '010010' 및 '010011' 중 하나로 대신 설정될 수 있다.
본 발명의 일 실시예에 따른 반도체장치는 리프레쉬를 수행하기 위해 타겟어드레스를 생성하는 경우를 예를 들어 설명하였지만 실시예에 따라서 반도체장치 내부의 다양한 내부동작을 수행하기 위한 타겟어드레스를 생성하는 경우데도 본 실시예를 적용할 수 있다.
앞서, 도 1 내지 도 7에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 8을 참고하면 본 발명의 일 실시 예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 8에서는 메모리컨트롤러(1002)가 하나의 블럭으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 커맨드선택전달회로 2: 타겟어드레스저장회로
3: 제1 로우어드레스생성회로 4: 제2 로우어드레스생성회로
5: 어드레스선택회로 21: 제1 시프트레지스터
22: 제2 시프트레지스터 23: 출력제어신호생성회로
24: 타겟어드레스출력회로 41: 시작종료설정회로
42: 어드레스카운터

Claims (20)

  1. 액티브펄스에 응답하여 다수의 비트들을 갖는 어드레스의 다수의 논리레벨조합들에 의해 블록들이 선택되는 횟수를 카운팅하고, 상기 블록들중 기설정된 횟수 이상 선택되는 타겟블럭에 대한 어드레스를 타겟어드레스로 저장한 후 출력하는 타겟어드레스저장회로; 및
    제1 내부커맨드에 응답하여 상기 타겟어드레스로부터 순차적으로 카운팅되는 제1 로우어드레스를 생성하는 제1 로우어드레스생성회로를 포함하는 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 타겟어드레스저장회로는
    상기 어드레스를 제1 비트그룹과 제2 비트그룹로 구분하고,
    상기 어드레스에 포함된 상기 제1 비트그룹의 논리레벨조합들 중 상기 액티브펄스에 응답하여 상기 기설정된 횟수 이상 입력되는 제1 논리레벨조합을 감지하며,
    상기 어드레스에 포함된 상기 제2 비트그룹의 논리레벨조합들 중 상기 액티브펄스에 응답하여 상기 기설정된 횟수 이상 입력되는 제2 논리레벨조합을 감지하고,
    상기 어드레스에 포함된 상기 제1 비트그룹의 상기 제1 논리레벨조합과 상기 어드레스에 포함된 상기 제2 비트그룹의 상기 제2 논리레벨조합으로부터 상기 타겟어드레스의 논리레벨조합을 설정하는 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 타겟어드레스저장회로는 제1 시프트레지스터를 포함하고,
    상기 제1 시프트레지스터는 상기 어드레스에 포함된 제1 비트그룹의 논리레벨조합들 중 상기 액티브펄스에 응답하여 상기 기설정된 횟수 이상 입력되는 제1 논리레벨조합을 제1 시프트어드레스에 포함된 비트그룹의 논리레벨조합으로 설정하고, 상기 제1 시프트어드레스에 포함된 상기 비트그룹의 상기 논리레벨조합이 출력되는 경우 제1 시프팅펄스를 생성하는 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 타겟어드레스저장회로는 제2 시프트레지스터를 더 포함하고,
    상기 제2 시프트레지스터는 상기 어드레스에 포함된 제2 비트그룹의 논리레벨조합들 중 상기 제1 시프팅펄스에 응답하여 상기 기설정된 횟수 이상 입력되는 제2 논리레벨조합을 제2 시프트어드레스에 포함된 비트그룹의 논리레벨조합으로 설정하고, 상기 제2 시프트어드레스에 포함된 상기 비트그룹의 상기 논리레벨조합이 출력되는 경우 제2 시프팅펄스를 생성하는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 타겟어드레스저장회로는 출력제어신호생성회로를 더 포함하고,
    상기 출력제어신호생성회로는 상기 제2 시프팅펄스에 응답하여 출력제어신호를 생성하는 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 타겟어드레스저장회로는 타겟어드레스출력회로를 더 포함하고,
    상기 타겟어드레스출력회로는 상기 제1 시프트어드레스에 포함된 상기 비트그룹의 상기 논리레벨조합과 상기 제2 시프트어드레스에 포함된 상기 비트그룹의 상기 논리레벨조합으로부터 상기 타겟어드레스의 논리레벨조합을 설정하고 상기 타겟어드레스의 상기 논리레벨조합을 출력하는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 타겟어드레스저장회로는
    상기 어드레스를 비트그룹과 단위비트로 구분하고,
    상기 어드레스에 포함된 상기 비트그룹의 논리레벨조합들 중 상기 액티브펄스에 응답하여 상기 기설정된 횟수 이상 입력되는 논리레벨조합을 감지하며,
    상기 어드레스에 포함된 상기 단위비트의 논리레벨들 중 상기 액티브펄스에 응답하여 상기 기설정된 횟수 이상 입력되는 논리레벨을 감지하고,
    상기 어드레스에 포함된 상기 비트그룹의 감지된 논리레벨조합과 상기 어드레스에 포함된 상기 단위비트의 감지된 논리레벨로부터 상기 타겟어드레스의 논리레벨조합을 설정하는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 타겟어드레스는 제1 비트그룹 및 제2 비트그룹을 포함하고,
    상기 타겟어드레스의 상기 제1 비트그룹은 상기 블럭들중 어느 하나를 선택하기 위하여 제공되고,
    상기 타겟어드레스의 상기 제2 비트그룹은 상기 선택된 블럭에 포함된 워드라인들중 어느 하나를 활성화하기 위해 제공되는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 로우어드레스는 상기 타겟어드레스에 의해 설정되는 논리레벨조합 구간동안 순차적으로 카운팅되고,
    상기 논리레벨조합 구간은 기설정된 시작논리레벨조합부터 기설정된 종료논리레벨조합으로 설정되는 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 기설정된 시작논리레벨조합 및 상기 기설정된 종료논리레벨조합은 상기 타겟어드레스에 의해 엑세스되는 상기 타겟블럭에 포함된 워드라인들 또는 상기 타겟블럭과 상기 타겟블럭에 인접한 인접블럭에 포함된 워드라인들을 활성화하기 위해 설정되는 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 로우어드레스생성회로는
    상기 제1 내부커맨드에 응답하여 상기 타겟어드레스로부터 시작어드레스 및 종료어드레스의 논리레벨조합을 생성하는 시작종료설정회로; 및
    상기 시작어드레스의 논리레벨조합부터 상기 종료어드레스의 논리레벨조합까지 순차적으로 카운팅되는 상기 제1 로우어드레스를 출력하는 어드레스카운터를 포함하는 반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    테스트플래그에 응답하여 커맨드를 상기 제1 내부커맨드 또는 제2 내부커맨드로 전달하는 커맨드선택전달회로를 더 포함하는 반도체장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제2 내부커맨드에 응답하여 제2 로우어드레스를 생성하는 제2 로우어드레스생성회로를 더 포함하는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    테스트가 수행되는 경우 상기 제1 로우어드레스를 선택로우어드레스로 출력하고, 상기 테스트가 수행되지 않는 경우 제2 내부커맨드에 응답하여 생성된 제2 로우어드레스를 상기 선택로우어드레스로 출력하는 어드레스선택회로를 더 포함하는 반도체장치.
  15. 테스트플래그에 응답하여 커맨드를 제1 내부커맨드 또는 제2 내부커맨드로 전달하는 커맨드선택전달회로;
    액티브펄스에 응답하여 다수의 비트들을 갖는 어드레스의 다수의 로직레벨조합들에 의해 블록들이 선택되는 횟수를 카운팅하고, 상기 블록들중 기설정된 횟수 이상 엑세스되는 타겟블럭에 대한 어드레스를 타겟어드레스로 저장한 후 출력하는 타겟어드레스저장회로;
    상기 제1 내부커맨드에 응답하여 상기 타겟어드레스로부터 순차적으로 카운팅되는 제1 로우어드레스를 생성하는 제1 로우어드레스생성회로;
    상기 제2 내부커맨드에 응답하여 제2 로우어드레스를 생성하는 제2 로우어드레스생성회로; 및
    상기 테스트플래그에 응답하여 상기 제1 로우어드레스 또는 상기 제2 로우어드레스를 리프레쉬를 수행하기 위한 선택로우어드레스로 출력하는 어드레스선택회로를 포함하는 반도체장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 테스트플래그는 상기 타겟블럭에 대한 상기 리프레쉬를 수행하는 테스트 동작을 위해 인에이블되는 반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 테스트플래그는 상기 타겟블럭 및 상기 타겟블럭에 인접한 인접블럭에 대한 리프레쉬를 수행하는 테스트 동작을 위해 인에이블되는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 커맨드선택전달회로는
    상기 테스트플래그가 인에이블되는 경우 상기 커맨드를 상기 제1 내부커맨드로 전달하고,
    상기 테스트플래그가 디스에이블되는 경우 상기 커맨드를 상기 제2 내부커맨드로 전달하는 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 어드레스선택회로는
    상기 테스트플래그가 인에이블되는 경우 상기 제1 로우어드레스를 상기 선택로우어드레스로 출력하고,
    상기 테스트플래그가 디스에이블되는 경우 상기 제2 로우어드레스를 상기 선택로우어드레스로 출력하는 반도체장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 타겟어드레스저장회로는
    상기 어드레스를 제1 비트그룹과 제2 비트그룹로 구분하고,
    상기 어드레스에 포함된 상기 제1 비트그룹의 논리레벨조합들 중 상기 액티브펄스에 응답하여 상기 기설정된 횟수 이상 입력되는 제1 논리레벨조합을 감지하며,
    상기 어드레스에 포함된 상기 제2 비트그룹의 논리레벨조합들 중 상기 액티브펄스에 응답하여 상기 기설정된 횟수 이상 입력되는 제2 논리레벨조합을 감지하고,
    상기 어드레스에 포함된 상기 제1 비트그룹의 상기 제1 논리레벨조합과 상기 어드레스에 포함된 상기 제2 비트그룹의 상기 제2 논리레벨조합으로부터 상기 타겟어드레스의 논리레벨조합을 설정하는 반도체장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190068198A (ko) * 2017-12-08 2019-06-18 에스케이하이닉스 주식회사 메모리 장치 및 그의 테스트 방법
KR20210103746A (ko) * 2020-02-14 2021-08-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US11881246B2 (en) * 2020-12-14 2024-01-23 SK Hynix Inc. Memory device for performing smart refresh operation and memory system including the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080239853A1 (en) 2007-03-29 2008-10-02 Hynix Semiconductor Inc. Semiconductor memory device
US20120106283A1 (en) 2010-11-02 2012-05-03 Samsung Electronics Co., Ltd. Row Address Control Circuit Semiconductor Memory Device Including The Same And Method Of Controlling Row Address

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9141534B2 (en) 2012-12-14 2015-09-22 Sandisk Technologies Inc. Tracking read accesses to regions of non-volatile memory
KR102086460B1 (ko) 2013-06-28 2020-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그의 리프레쉬 방법
KR20150041393A (ko) 2013-10-08 2015-04-16 에스케이하이닉스 주식회사 카운터 회로 및 그를 포함하는 반도체 장치
KR102432701B1 (ko) * 2015-11-18 2022-08-16 에스케이하이닉스 주식회사 리프레시 액티브 제어회로 및 이를 포함하는 메모리 장치
KR102405054B1 (ko) * 2015-11-27 2022-06-08 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080239853A1 (en) 2007-03-29 2008-10-02 Hynix Semiconductor Inc. Semiconductor memory device
US20120106283A1 (en) 2010-11-02 2012-05-03 Samsung Electronics Co., Ltd. Row Address Control Circuit Semiconductor Memory Device Including The Same And Method Of Controlling Row Address

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