KR20210131813A - 반도체장치 및 이를 이용한 리프레쉬방법 - Google Patents

반도체장치 및 이를 이용한 리프레쉬방법 Download PDF

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Abstract

반도체장치는 커맨드에 의해 스마트리프레쉬동작에 진입하고, 상기 스마트리프레쉬동작 구간 동안 타겟어드레스로부터 래치어드레스를 생성하며, 상기 래치어드레스를 글로벌입출력라인을 통해 출력하는 페리회로 및 상기 래치드레스에 대한 가산연산 및 감산연산을 연속적으로 수행하여 제1 및 제2 내부어드레스를 생성하고, 상기 제1 및 제2 내부어드레스에 따라 제1 및 제2 뱅크에 대한 상기 스마트리프레쉬동작을 수행하는 코어회로를 포함한다.

Description

반도체장치 및 이를 이용한 리프레쉬방법{SEMICONDUCTOR DEVICE AND REFRESH METHOD USING THE SAME}
본 발명은 타겟어드레스에 대한 추가 스마트리프레쉬를 수행하는 반도체장치에 관한 것이다.
반도체장치는 데이터를 저장하기 위한 다수의 셀어레이들을 구비하고 있으며, 다수의 셀어레이 각각은 다수의 셀들을 구비하고 있다. 셀 각각은 셀 커패시터(capacitor)와 셀 트랜지스터(transistor)로 구성된다. 반도체장치는 셀 커패시터에 전하를 충전하거나 방전하는 동작을 통해 데이터를 저장하며, 셀 커패시터에 저장된 전하량은 이상적으로 항상 일정해야만 한다. 하지만, 실질적으로 주변 회로와의 전압 차이로 인하여 셀 커패시터에 저장된 전하량이 변하게 된다. 셀 커패시터가 충전된 상태에서 전하가 유출되거나 셀 커패시터가 방전된 상태에서 전하가 유입될 수 있다. 이와 같이 셀 커패시터의 전하량이 변화된다는 것은 셀 커패시터에 저장된 데이터가 변화됨을 의미하며, 이는 저장된 데이터의 유실을 의미한다. 반도체장치는 이와 같이 데이터가 유실되는 현상을 방지하기 위하여 리프레쉬(refresh) 동작을 수행한다.
한편, 공정 기술이 발달함에 따라 반도체장치의 집적도는 점점 증가하고 있으며, 반도체장치의 집적도 증가는 뱅크의 크기에도 영향을 미치고 있다. 뱅크의 크기가 점점 줄어든다는 것은 셀 간의 간격이 줄어듦을 의미하며, 이는 곧 인접한 셀들 각각에 연결되어 있는 워드라인(word line) 간의 간격이 줄어듦을 의미한다. 기존에는 워드라인 간의 간격과 관련하여 별다른 문제가 발생하지 않았지만, 최근에는 워드라인 간의 간격이 좁아지면서 기존에 문제시되지 않았던 새로운 문제점들이 야기되고 있다. 그 중 하나가 인접한 워드라인 사이에 발생하는 간섭 효과이다. 인접한 워드라인 사이에 간섭 효과가 발생하게 되면 해당 워드라인에 연결되어 있는 셀은 저장된 데이터를 유지하기 어려운 상태가 될 수 있다. 즉, 데이터가 유실될 수 있는 확률이 증가한다.
최근 반도체장치는 엑세스(access)가 집중되는 타겟 워드라인(target word line)에 인접한 인접 워드라인에 대해 스마트리프레쉬 동작을 수행하게 된다. 스마트리프레쉬동작을 수행하기 위해서는 타겟 워드라인(target word line)에 인접한 2 개의 워드라인을 액세스하기 위한 어드레스의 가산동작 및 감산동작을 수행하여야 하며, 가산동작 및 감산동작이 수행되어 생성되는 어드레스를 글로벌입출력라인(GIO:Global Input Output line)을 통해 코어회로로 순차적으로 출력하여 스마트리프레쉬 동작을 수행한다.
본 발명은 페리회로에서 스마트리프레쉬 동작 시 타겟어드레스로부터 래치어드레스를 생성하고, 래치어드레스를 글로벌라인을 통해 코어회로로 출력하며, 코어회로에서 내부적으로 래치어드레스를 가산연산 및 감산연산을 순차적으로 수행하여 2개의 워드라인들을 순차적으로 활성화하여 스마트리프레쉬동작을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 커맨드에 의해 스마트리프레쉬동작에 진입하고, 상기 스마트리프레쉬동작 구간 동안 타겟어드레스로부터 래치어드레스를 생성하며, 상기 래치어드레스를 글로벌입출력라인을 통해 출력하는 페리회로 및 상기 래치드레스에 대한 가산연산 및 감산연산을 연속적으로 수행하여 제1 및 제2 내부어드레스를 생성하고, 상기 제1 및 제2 내부어드레스에 따라 제1 및 제2 뱅크에 대한 상기 스마트리프레쉬동작을 수행하는 코어회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 스마트리프레쉬동작에 진입하여 타겟어드레스로부터 래치어드레스를 생성하고, 상기 래치어드레스를 글로벌입출력라인을 통해 출력하는 어드레스입력회로, 제1 및 제2 뱅크액티브어드레스 및 제1 및 제2 뱅크리프레쉬어드레스에 의해 상기 래치어드레스에 대한 가산연산 및 감산연산을 수행하여 제1 및 제2 내부어드레스를 생성하고, 상기 제1 및 제2 내부어드레스를 로컬입출력라인을 통해 출력하는 내부어드레스생성회로 및 제1 뱅크 및 제2 뱅크를 포함하고, 상기 제1 내부어드레스에 의해 상기 제1 뱅크의 상기 스마트리프레쉬동작을 수행하며, 상기 제2 내부어드레스에 의해 상기 제2 뱅크의 상기 스마트리프레쉬동작을 수행하는 코어회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 스마트리프레쉬동작에 진입하여 어드레스로부터 뱅크액티브어드레스 및 뱅크리프레쉬어드레스를 생성하는 뱅크어드레스생성단계, 상기 스마트리프레쉬 구간 동안 타겟어드레스로부터 래치어드레스를 생성하는 래치어드레스생성단계 및 상기 뱅크액티브어드레스 및 상기 뱅크리프레쉬어드레스에 따라 활성화된 뱅크에 대한 상기 스마트리프레쉬동작을 수행하기 위하여 상기 래치어드레스에 포함된 특정 비트의 로직레벨에 따라 가산연산 및 감산연산을 연속적으로 수행하여 상기 내부어드레스를 생성하는 내부어드레스생성단계를 포함하는 리프레쉬방법을 제공한다.
본 발명에 의하면 페리회로에서 스마트리프레쉬 동작 시 타겟어드레스로부터 래치어드레스를 생성하고, 래치어드레스를 글로벌라인을 통해 코어회로로 출력하며, 코어회로에서 내부적으로 래치어드레스를 가산연산 및 감산연산을 순차적으로 수행하여 2개의 워드라인들을 순차적으로 활성화하여 스마트리프레쉬동작을 수행할 수 있는 효과가 있다.
또한, 본 발명에 의하면 페리회로에서 스마트리프레쉬 동작 시 타겟어드레스로부터 래치어드레스를 생성하고, 래치어드레스를 글로벌라인을 통해 코어회로로 출력하며, 코어회로에서 내부적으로 래치어드레스를 가산연산 및 감산연산을 순차적으로 수행함으로써 가산연산을 수행하기 위한 래치어드레스가 입력되는 글로벌라인과 감산연산을 수행하기 위한 래치어드레스가 입력되는 글로벌라인이 별도로 구비될 필요가 없어 면적을 감소할 수 있는 효과가 있다.
또한, 본 발명에 의하면 가산연산 및 감산연산을 수행하기 위한 래치어드레스가 입력되는 글로벌라인이 구별될 필요가 없어 가산연산 및 감산연산의 오류를 방지하여 효율적인 스마트리프레쉬동작을 수행할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 페리회로에 포함된 뱅크어드레스생성회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 뱅크어드레스생성회로에 포함된 뱅크액티브어드레스생성회로의 구성을 도시한 회로도이다.
도 4는 도 2에 도시된 뱅크어드레스생성회로에 포함된 뱅크리프레쉬어드레스생성회로의 구성을 도시한 회로도이다.
도 5는 도 1에 도시된 페리회로에 포함된 어드레스입력회로의 구성을 도시한 도면이다.
도 6은 도 1에 도시된 코어회로에 포함된 내부어드레스생성회로의 구성을 도시한 블럭도이다.
도 7은 도 6에 도시된 내부어드레스생성회로에 포함된 펄스생성회로의 구성을 도시한 회로도이다.
도 8은 도 6에 도시된 내부어드레스생성회로에 포함된 제어신호생성회로의 구성을 도시한 회로도이다.
도 9 및 10은 도 6에 도시된 내부어드레스생성회로에 포함된 제1 어드레스전달회로의 구성을 도시한 회로도이다.
도 11 및 12는 본 발명의 일 실시예에 따른 반도체장치의 동작을 설명하기 위한 타이밍도이다.
도 13은 본 발명의 일 실시예에 따른 스마트리프레쉬방법을 설명하기 위한 순서도이다.
도 14는 도 1 내지 도 12에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체장치(1)는 페리회로(10) 및 코어회로(20)를 포함할 수 있다.
페리회로(10)는 커맨드디코더(100), 뱅크어드레스생성회로(200), 타겟어드레스생성회로(300) 및 어드레스입력회로(400)를 포함할 수 있다.
커맨드디코더(100)는 커맨드(CMD)를 디코딩하여 액티브신호(ACT) 및 리프레쉬신호(SR)를 생성할 수 있다. 커맨드디코더(100)는 커맨드(CMD)를 디코딩하여 스마트리프레쉬에 진입하기 위해 인에이블되는 액티브신호(ACT)를 생성할 수 있다. 커맨드디코더(100)는 커맨드(CMD)를 디코딩하여 스마트리프레쉬 동작 중 순차적으로 발생하는 제1 펄스 및 제2 펄스를 포함하는 리프레쉬신호(SR)를 생성할 수 있다. 커맨드디코더(100)는 커맨드(CMD)를 디코딩하여 노멀동작에 진입하기 위해 인에이블되는 액티브신호(ACT)를 생성할 수 있다. 커맨드디코더(100)는 커맨드(CMD)를 디코딩하여 노멀동작 중 디스에이블되는 리프레쉬신호(SR)를 생성할 수 있다. 커맨드(CMD)는 하나의 신호로 도시되어 있지만 다수의 비트를 포함하는 신호로 설정될 수 있다.
뱅크어드레스생성회로(200)는 액티브신호(ACT) 및 리프레쉬신호(SR)가 입력되는 경우 제M+1 및 제M+2 어드레스(ADD<M+1,M+2>)를 입력 받아 제1 내지 제4 뱅크액티브어드레스(BK_A<1:4>) 및 제1 내지 제4 뱅크리프레쉬어드레스(BK_R<1:4>)를 생성할 수 있다. 뱅크어드레스생성회로(200)는 액티브신호(ACT)가 인에이블되고 제M+1 및 제M+2 어드레스(ADD<M+1,M+2>)의 로직레벨에 따라 선택적으로 인에이블되는 제1 내지 제4 뱅크액티브어드레스(BK_A<1:4>)를 생성할 수 있다. 뱅크어드레스생성회로(200)는 리프레쉬신호(SR)가 인에이블되고 제M+1 및 제M+2 어드레스(ADD<M+1,M+2>)의 로직레벨에 따라 선택적으로 인에이블되는 제1 내지 제4 뱅크리프레쉬어드레스(BK_R<1:4>)를 생성할 수 있다. 제M+1 및 제M+2 어드레스(ADD<M+1,M+2>)는 메모리영역(20)에 포함된 제1 내지 제4 뱅크(21~24)를 선택하기 위한 비트로 설정될 수 있다.
타겟어드레스생성회로(300)는 리프레쉬신호(SR)가 입력되는 경우 제1 내지 제M 타겟어드레스(RH_ADD<1:M>)를 생성할 수 있다. 타겟어드레스생성회로(300)는 레지스터로 구현되어 리프레쉬신호(SR)가 입력되는 경우 내부에 저장된 제1 내지 제M 타겟어드레스(RH_ADD<1:M>)를 출력할 수 있다. 제1 내지 제M 타겟어드레스(RH_ADD<1:M>)는 제1 내지 제4 뱅크(21~24)에 포함된 워드라인 중 기 설정된 횟수 이상 활성화된 워드라인의 위치 정보를 포함하는 신호로 설정될 수 있다. 기 설정된 횟수는 인접한 워드라인의 데이터가 유실될 정도의 횟수로 설정될 수 있고, 기 설정된 횟수는 실시예에 따라 다양하게 설정될 수 있다. 만약, 워드라인 간의 간격이 줄어들수록 기 설정된 횟수가 적어질 수 있다.
어드레스입력회로(400)는 제1 내지 제4 뱅크액티브어드레스(BK_A<1:4>)가 입력되는 경우 제1 내지 제M 어드레스(ADD<1:M>)로부터 제1 내지 제M 래치어드레스(LADD<1:M>)를 생성할 수 있다. 어드레스입력회로(400)는 리프레쉬신호(SR) 및 제1 내지 제4 뱅크리프레쉬어드레스(BK_R<1:4>)가 입력되는 경우 제1 내지 제M 타겟어드레스(RH_ADD<1:M>)로부터 제1 내지 제M 래치어드레스(LADD<1:M>)를 생성할 수 있다. 제1 내지 제M 어드레스(ADD<1:M>)는 스마트리프레쉬 동작 중 입력되지 않도록 설정될 수 있다.
제1 내지 제4 뱅크액티브어드레스(BK_A<1:4>), 제1 내지 제4 뱅크리프레쉬어드레스(BK_R<1:4>) 및 제1 내지 제M 래치어드레스(LADD<1:M>)는 제1 내지 제K 글로벌입출력라인(GIO<1:K>)를 통해 코어회로(20)로 출력될 수 있다. 제1 내지 제4 뱅크액티브어드레스(BK_A<1:4>)는 제1 내지 제4 글로벌입출력라인(GIO<1:4>)을 통해 코어회로(20)로 출력될 수 있다. 제1 내지 제4 뱅크리프레쉬어드레스(BK_R<1:4>)는 제5 내지 제8 글로벌입출력라인(GIO<5:8>)을 통해 코어회로(20)로 출력될 수 있다. 제1 내지 제M 래치어드레스(LADD<1:M>)는 제9 내지 제K 글로벌입출력라인(GIO<9:K>)을 통해 코어회로(20)로 출력될 수 있다. 제1 내지 제K 글로벌입출력라인(GIO<1:K>)의 수 K는 제1 내지 제4 뱅크액티브어드레스(BK_A<1:4>), 제1 내지 제4 뱅크리프레쉬어드레스(BK_R<1:4>) 및 제1 내지 제M 래치어드레스(LADD<1:M>)들의 합과 동일하게 설정될 수 있다. 예를 들어, 래치어드레스가 제1 내지 제8 래치어드레스(LADD<1:8>)로 설정되는 경우 제1 내지 제K 글로벌입출력라인(GIO<1:K>)의 수 K는 16으로 설정될 수 있다.
페리회로(10)는 반도체장치(1)의 코어회로(20)의 동작을 제어하기 위한 제어회로들이 구비되는 회로로 설정될 수 있다. 페리회로(10)는 코어회로(20)의 동작을 제어하기 위한 다양한 신호를 제1 내지 제K 글로벌입출력라인(GIO<1:K>)을 통해 출력할 수 있다.
이와 같은 페리회로(10)는 커맨드(CMD)에 의해 스마트리프레쉬동작에 진입하고, 스마트리프레쉬동작 구간 동안 제1 내지 제M+2 어드레스(ADD<1:M+2>)와 제1 내지 제M 타겟어드레스(RH_ADD<1:M>)로부터 제1 내지 제4 뱅크액티브어드레스(BK_A<1:4>), 제1 내지 제4 뱅크리프레쉬어드레스(BK_R<1:4>) 및 제1 내지 제M 래치어드레스(LADD<1:M>)를 생성할 수 있다. 페리회로(10)는 제1 내지 제4 뱅크액티브어드레스(BK_A<1:4>), 제1 내지 제4 뱅크리프레쉬어드레스(BK_R<1:4>) 및 제1 내지 제M 래치어드레스(LADD<1:M>)를 제1 내지 제K 글로벌입출력라인(GIO<1:K>)을 통해 코어회로(20)로 출력할 수 있다.
코어회로(20)는 내부어드레스생성회로(500), 제1 뱅크(600), 제2 뱅크(700), 제3 뱅크(800) 및 제4 뱅크(900)를 포함할 수 있다.
내부어드레스생성회로(500)는 제1 어드레스전달회로(540), 제2 어드레스전달회로(550), 제3 어드레스전달회로(560) 및 제4 어드레스전달회로(570)를 포함할 수있다.
내부어드레스생성회로(500)는 액티브신호(ACT) 및 리프레쉬신호(SR)가 입력되는 경우 제1 내지 제4 뱅크액티브어드레스(BK_A<1:4>), 제1 내지 제4 뱅크리프레쉬어드레스(BK_R<1:4>) 및 제1 내지 제M 래치어드레스(LADD<1:M>)로부터 제1 내지 제4 내부어드레스(BK1_ADD<1:N>,BK2_ADD<1:N>,BK3_ADD<1:N>,BK4_ADD<1:N>)를 생성할 수 있다. 내부어드레스생성회로(500)는 액티브신호(ACT) 및 리프레쉬신호(SR)에 의해 스마트리프레쉬동작 구간 동안 제1 내지 제4 뱅크액티브어드레스(BK_A<1:4>), 제1 내지 제4 뱅크리프레쉬어드레스(BK_R<1:4>) 및 제1 내지 제M 래치어드레스(LADD<1:M>)에 대한 가산연산 및 감산연산을 연속적으로 수행하여 제1 내지 제4 내부어드레스(BK1_ADD<1:N>,BK2_ADD<1:N>,BK3_ADD<1:N>,BK4_ADD<1:N>)를 생성할 수 있다. 리프레쉬제어회로(10)는 액티브신호(ACT) 및 리프레쉬신호(SR)에 의해 노멀동작 구간 동안 제1 내지 제4 뱅크액티브어드레스(BK_A<1:4>), 제1 내지 제4 뱅크리프레쉬어드레스(BK_R<1:4>) 및 제1 내지 제M 래치어드레스(LADD<1:M>)로부터 제1 내지 제4 내부어드레스(BK1_ADD<1:N>,BK2_ADD<1:N>,BK3_ADD<1:N>,BK4_ADD<1:N>)를 생성할 수 있다.
제1 내지 제4 내부어드레스(BK1_ADD<1:N>,BK2_ADD<1:N>,BK3_ADD<1:N>,BK4_ADD<1:N>)는 제1 내지 제L 로컬입출력라인(LIO<1:L>)을 통해 제1 내지 제4 뱅크(600~900)로 출력될 수 있다. 제1 내부어드레스(BK1_ADD<1:N>)는 제1 내지 제N 로컬입출력라인(LIO<1:N>)을 통해 제1 뱅크(600)로 출력될 수 있다. 제2 내부어드레스(BK2_ADD<1:N>)는 제N+1 내지 제2N 로컬입출력라인(LIO<N+1:2N>)을 통해 제2 뱅크(700)로 출력될 수 있다. 제3 내부어드레스(BK3_ADD<1:N>)는 제2N+1 내지 제3N 로컬입출력라인(LIO<2N+1:3N>)을 통해 제3 뱅크(800)로 출력될 수 있다. 제4 내부어드레스(BK4_ADD<1:N>)는 제3N+1 내지 제L 로컬입출력라인(LIO<3N+1:L>)을 통해 제4 뱅크(900)로 출력될 수 있다. 제1 내지 제L 로컬입출력라인(LIO<1:L>)의 수 L은 제1 내지 제4 내부어드레스(BK1_ADD<1:N>,BK2_ADD<1:N>,BK3_ADD<1:N>,BK4_ADD<1:N>)들의 합과 동일하게 설정될 수 있다. 예를 들어, 제1 내지 제4 내부어드레스(BK1_ADD<1:N>,BK2_ADD<1:N>,BK3_ADD<1:N>,BK4_ADD<1:N>)들의 수 N이 각각 8로 설정되는 경우 제1 내지 제L 로컬입출력라인(LIO<1:L>)의 수 L은 32로 설정될 수 있다.
제1 어드레스전달회로(540), 제2 어드레스전달회로(550), 제3 어드레스전달회로(560) 및 제4 어드레스전달회로(570)의 내부 구성 및 동작은 후술하는 도 6을 통해 보다 구체적으로 설명하도록 한다.
제1 뱅크(600)는 제1 내지 제N 워드라인(WL<1:N>)을 포함하도록 구현될 수 있다. 제1 뱅크(600)에 포함된 제1 내지 제N 워드라인(WL<1:N>)은 제1 내부어드레스(BK1_ADD<1:N>)에 의해 활성화될 수있다. 제1 뱅크(600)는 제1 내부어드레스(BK1_ADD<1:N>)에 의해 제1 내지 제N 워드라인(WL<1:N>)이 활성화되어 스마트리프레쉬동작을 수행할 수 있다. 제1 내부어드레스(BK1_ADD<1:N>)가 N비트로 설정되는 경우 제1 뱅크(600)에 포함되는 제1 내지 제N 워드라인(WL<1:N>)의 수는 N으로 설정될 수 있다.
제2 뱅크(700)는 제1 내지 제N 워드라인(WL<1:N>)을 포함하도록 구현될 수 있다. 제2 뱅크(700)에 포함된 제1 내지 제N 워드라인(WL<1:N>)은 제2 내부어드레스(BK2_ADD<1:N>)에 의해 활성화될 수있다. 제2 뱅크(700)는 제2 내부어드레스(BK2_ADD<1:N>)에 의해 제1 내지 제N 워드라인(WL<1:N>)이 활성화되어 스마트리프레쉬동작을 수행할 수 있다. 제2 내부어드레스(BK2_ADD<1:N>)가 N비트로 설정되는 경우 제2 뱅크(22)에 포함된 제1 내지 제N 워드라인(WL<1:N>)의 수는 N으로 설정될 수 있다.
제3 뱅크(800)는 제1 내지 제N 워드라인(WL<1:N>)을 포함하도록 구현될 수 있다. 제3 뱅크(800)에 포함된 제1 내지 제N 워드라인(WL<1:N>)은 제3 내부어드레스(BK3_ADD<1:N>)에 의해 활성화될 수있다. 제3 뱅크(800)는 제3 내부어드레스(BK3_ADD<1:N>)에 의해 제1 내지 제N 워드라인(WL<1:N>)이 활성화되어 스마트리프레쉬동작을 수행할 수 있다. 제3 내부어드레스(BK3_ADD<1:N>)가 N비트로 설정되는 경우 제3 뱅크(23)에 포함된 제1 내지 제N 워드라인(WL<1:N>)의 수는 N으로 설정될 수 있다.
제4 뱅크(900)는 제1 내지 제N 워드라인(WL<1:N>)을 포함하도록 구현될 수 있다. 제4 뱅크(900)에 포함된 제1 내지 제N 워드라인(WL<1:N>)은 제4 내부어드레스(BK4_ADD<1:N>)에 의해 활성화될 수있다. 제4 뱅크(900)는 제4 내부어드레스(BK4_ADD<1:N>)에 의해 제1 내지 제N 워드라인(WL<1:N>)이 활성화되어 스마트리프레쉬동작을 수행할 수 있다. 제4 내부어드레스(BK4_ADD<1:N>)가 N비트로 설정되는 경우 제4 뱅크(24)에 포함된 제1 내지 제N 워드라인(WL<1:N>)의 수는 N으로 설정될 수 있다.
코어회로(20)는 다수의 메모리셀로 구현되는 뱅크들을 포함하는 일반적인 메모리회로로 구현될 수 있다.
이와 같은 코어회로(20)는 스마트리프레쉬동작 구간 동안 제1 내지 제4 뱅크액티브어드레스(BK_A<1:4>), 제1 내지 제4 뱅크리프레쉬어드레스(BK_R<1:4>) 및 제1 내지 제M 래치어드레스(LADD<1:M>)에 대하여 가산연산 및 감산연산을 연속적으로 수행하여 제1 내지 제4 내부어드레스(BK1_ADD<1:N>,BK2_ADD<1:N>,BK3_ADD<1:N>,BK4_ADD<1:N>)를 생성할 수 있다. 코어회로(20)는 스마트리프레쉬동작 구간 동안 가산연산 및 감산연산이 연속적으로 수행된 제1 내지 제4 내부어드레스(BK1_ADD<1:N>,BK2_ADD<1:N>,BK3_ADD<1:N>,BK4_ADD<1:N>)에 의해 타겟어드레스에 인접하게 배치된 2개의 워드라인을 활성화하는 스마트리프레쉬동작을 수행할 수 있다. 코어회로(20)는 노멀동작 구간 동안 제1 내지 제4 뱅크액티브어드레스(BK_A<1:4>), 제1 내지 제4 뱅크리프레쉬어드레스(BK_R<1:4>) 및 제1 내지 제M 래치어드레스(LADD<1:M>)로부터 제1 내지 제4 내부어드레스(BK1_ADD<1:N>,BK2_ADD<1:N>,BK3_ADD<1:N>,BK4_ADD<1:N>)를 생성할 수 있다.
도 2를 참고하면, 뱅크어드레스생성회로(200)는 뱅크액티브어드레스생성회로(210) 및 뱅크리프레쉬어드레스생성회로(220)를 포함할 수 있다.
뱅크액티브어드레스생성회로(210)는 액티브신호(ACT)가 입력되는 경우 제M+1 및 제M+2 어드레스(ADD<M+1,M+2>)를 입력 받아 제1 내지 제4 뱅크액티브어드레스(BK_A<1:4>)를 생성할 수 있다. 뱅크액티브어드레스생성회로(210)는 액티브신호(ACT)가 입력되는 경우 제M+1 및 제M+2 어드레스(ADD<M+1,M+2>)의 로직레벨에 따라 선택적으로 인에이블되는 제1 내지 제4 뱅크액티브어드레스(BK_A<1:4>)를 생성할 수 있다. 제1 내지 제4 뱅크액티브어드레스(BK_A<1:4>)를 생성하기 위한 제M+1 및 제M+2 어드레스(ADD<M+1,M+2>)의 로직레벨은 후술하는 도 3을 참고하여 구체적으로 설명하도록 한다.
뱅크리프레쉬어드레스생성회로(220)는 리프레쉬신호(SR)가 입력되는 경우 제M+1 및 제M+2 어드레스(ADD<M+1,M+2>)를 입력 받아 제1 내지 제4 뱅크리프레쉬어드레스(BK_R<1:4>)를 생성할 수 있다. 뱅크리프레쉬어드레스생성회로(220)는 리프레쉬신호(SR)가 입력되는 경우 제M+1 및 제M+2 어드레스(ADD<M+1,M+2>)의 로직레벨에 따라 선택적으로 인에이블되는 제1 내지 제4 뱅크리프레쉬어드레스(BK_R<1:4>)를 생성할 수 있다. 제1 내지 제4 뱅크리프레쉬어드레스(BK_R<1:4>)를 생성하기 위한 제M+1 및 제M+2 어드레스(ADD<M+1,M+2>)의 로직레벨은 후술하는 도 4를 참고하여 구체적으로 설명하도록 한다.
도 3을 참고하면, 뱅크액티브어드레스생성회로(210)는 제1 뱅크액티브어드레스생성회로(211), 제2 뱅크액티브어드레스생성회로(212), 제3 뱅크액티브어드레스생성회로(213) 및 제4 뱅크액티브어드레스생성회로(214)를 포함할 수 있다.
제1 뱅크액티브어드레스생성회로(211)는 인버터들(IV11,IV12,IV13) 및 낸드게이트(NAND11)로 구현될 수 있다. 제1 뱅크액티브어드레스생성회로(211)는 액티브신호(ACT)가 로직하이레벨로 인에이블되고, 제M+1 어드레스(ADD<M+1>)가 로직로우레벨이며, 제M+2 어드레스(ADD<M+2>)가 로직로우레벨인 경우 로직하이레벨의 제1 뱅크액티브어드레스(BK_A<1>)를 생성할 수 있다.
제2 뱅크액티브어드레스생성회로(212)는 인버터들(IV14,IV15) 및 낸드게이트(NAND12)로 구현될 수 있다. 제2 뱅크액티브어드레스생성회로(212)는 액티브신호(ACT)가 로직하이레벨로 인에이블되고, 제M+1 어드레스(ADD<M+1>)가 로직하이레벨이며, 제M+2 어드레스(ADD<M+2>)가 로직로우레벨인 경우 로직하이레벨의 제2 뱅크액티브어드레스(BK_A<2>)를 생성할 수 있다.
제3 뱅크액티브어드레스생성회로(213)는 인버터들(IV16,IV17) 및 낸드게이트(NAND13)로 구현될 수 있다. 제3 뱅크액티브어드레스생성회로(213)는 액티브신호(ACT)가 로직하이레벨로 인에이블되고, 제M+1 어드레스(ADD<M+1>)가 로직로우레벨이며, 제M+2 어드레스(ADD<M+2>)가 로직하이레벨인 경우 로직하이레벨의 제3 뱅크액티브어드레스(BK_A<3>)를 생성할 수 있다.
제4 뱅크액티브어드레스생성회로(214)는 낸드게이트(NAND14) 및 인버터(IV18)로 구현될 수 있다. 제4 뱅크액티브어드레스생성회로(214)는 액티브신호(ACT)가 로직하이레벨로 인에이블되고, 제M+1 어드레스(ADD<M+1>)가 로직하이레벨이며, 제M+2 어드레스(ADD<M+2>)가 로직하이레벨인 경우 로직하이레벨의 제4 뱅크액티브어드레스(BK_A<4>)를 생성할 수 있다.
도 4를 참고하면, 뱅크리프레쉬어드레스생성회로(220)는 제1 뱅크리프레쉬어드레스생성회로(221), 제2 뱅크리프레쉬어드레스생성회로(222), 제3 뱅크리프레쉬어드레스생성회로(223) 및 제4 뱅크리프레쉬어드레스생성회로(224)를 포함할 수 있다.
제1 뱅크리프레쉬어드레스생성회로(221)는 인버터들(IV21,IV22,IV23) 및 낸드게이트(NAND21)로 구현될 수 있다. 제1 뱅크리프레쉬어드레스생성회로(221)는 리프레쉬신호(SR)가 로직하이레벨로 인에이블되고, 제M+1 어드레스(ADD<M+1>)가 로직로우레벨이며, 제M+2 어드레스(ADD<M+2>)가 로직로우레벨인 경우 로직하이레벨의 제1 뱅크리프레쉬어드레스(BK_R<1>)를 생성할 수 있다.
제2 뱅크리프레쉬어드레스생성회로(222)는 인버터들(IV24,IV25) 및 낸드게이트(NAND22)로 구현될 수 있다. 제2 뱅크리프레쉬어드레스생성회로(222)는 리프레쉬신호(SR)가 로직하이레벨로 인에이블되고, 제M+1 어드레스(ADD<M+1>)가 로직하이레벨이며, 제M+2 어드레스(ADD<M+2>)가 로직로우레벨인 경우 로직하이레벨의 제2 뱅크리프레쉬어드레스(BK_R<2>)를 생성할 수 있다.
제3 뱅크리프레쉬어드레스생성회로(223)는 인버터들(IV26,IV27) 및 낸드게이트(NAND23)로 구현될 수 있다. 제3 뱅크리프레쉬어드레스생성회로(223)는 리프레쉬신호(SR)가 로직하이레벨로 인에이블되고, 제M+1 어드레스(ADD<M+1>)가 로직로우레벨이며, 제M+2 어드레스(ADD<M+2>)가 로직하이레벨인 경우 로직하이레벨의 제3 뱅크리프레쉬어드레스(BK_R<3>)를 생성할 수 있다.
제4 뱅크리프레쉬어드레스생성회로(224)는 낸드게이트(NAND24) 및 인버터들(IV28)로 구현될 수 있다. 제4 뱅크리프레쉬어드레스생성회로(224)는 리프레쉬신호(SR)가 로직하이레벨로 인에이블되고, 제M+1 어드레스(ADD<M+1>)가 로직하이레벨이며, 제M+2 어드레스(ADD<M+2>)가 로직하이레벨인 경우 로직하이레벨의 제4 뱅크리프레쉬어드레스(BK_R<4>)를 생성할 수 있다.
도 5를 참고하면, 내부어드레스생성회로(400)는 제1 입력회로(410), 제2 입력회로(420), 제3 입력회로(430), 제4 입력회로(440) 및 래치회로(450)를 포함할 수 있다.
제1 입력회로(410)는 제1 뱅크액티브어드레스(BK_A<1>)가 입력되는 경우 제1 내지 제M 어드레스(ADD<1:M>)로부터 제1 내지 제M 입력어드레스(IN_A<1:M>)를 생성할 수 있다. 제1 입력회로(410)는 리프레쉬신호(SR) 및 제1 뱅크리프레쉬어드레스(BK_R<1>)가 입력되는 경우 제1 내지 제M 타겟어드레스로(RH_ADD<1:M>)로부터 제1 내지 제M 입력어드레스(IN_A<1:M>)를 생성할 수 있다.
제2 입력회로(420)는 제2 뱅크액티브어드레스(BK_A<2>)가 입력되는 경우 제1 내지 제M 어드레스(ADD<1:M>)로부터 제1 내지 제M 입력어드레스(IN_A<1:M>)를 생성할 수 있다. 제2 입력회로(420)는 리프레쉬신호(SR) 및 제2 뱅크리프레쉬어드레스(BK_R<2>)가 입력되는 경우 제1 내지 제M 타겟어드레스로(RH_ADD<1:M>)로부터 제1 내지 제M 입력어드레스(IN_A<1:M>)를 생성할 수 있다.
제3 입력회로(430)는 제3 뱅크액티브어드레스(BK_A<3>)가 입력되는 경우 제1 내지 제M 어드레스(ADD<1:M>)로부터 제1 내지 제M 입력어드레스(IN_A<1:M>)를 생성할 수 있다. 제3 입력회로(430)는 리프레쉬신호(SR) 및 제3 뱅크리프레쉬어드레스(BK_R<3>)가 입력되는 경우 제1 내지 제M 타겟어드레스로(RH_ADD<1:M>)로부터 제1 내지 제M 입력어드레스(IN_A<1:M>)를 생성할 수 있다.
제4 입력회로(440)는 제4 뱅크액티브어드레스(BK_A<4>)가 입력되는 경우 제1 내지 제M 어드레스(ADD<1:M>)로부터 제1 내지 제M 입력어드레스(IN_A<1:M>)를 생성할 수 있다. 제4 입력회로(440)는 리프레쉬신호(SR) 및 제4 뱅크리프레쉬어드레스(BK_R<4>)가 입력되는 경우 제1 내지 제M 타겟어드레스로(RH_ADD<1:M>)로부터 제1 내지 제M 입력어드레스(IN_A<1:M>)를 생성할 수 있다.
래치회로(450)는 인버터들(IV33,IV34)로 구현될 수 있다. 래치회로(450)는 제1 내지 제M 입력어드레스(IN_A<1:M>)를 래치하고, 래치된 제1 내지 제M 입력어드레스(IN_A<1:M>)를 반전 버퍼링하여 제1 내지 제M 래치어드레스(LADD<1:M>)를 생성할 수 있다.
여기서, 제1 입력회로(410)의 구성 및 동작을 좀더 구체적으로 설명하면 다음과 같다.
제1 입력회로(410)는 인버터들(IV31,IV32), 앤드게이트(AND31) 및 전달게이트들(T31,T32)로 구현될 수 있다.
제1 입력회로(410)는 제1 뱅크액티브어드레스(BK_A<1>)가 로직하이레벨로 입력되는 경우 제1 내지 제M 어드레스(ADD<1:M>)를 제1 내지 제M 입력어드레스(IN_A<1:M>)로 출력할 수 있다.
제1 입력회로(410)는 리프레쉬신호(SR)가 로직하이레벨로 입력되고 제1 뱅크리프레쉬어드레스(BK_R<1>)가 로직하이레벨로 입력되는 경우 제1 내지 제M 타겟어드레스로(RH_ADD<1:M>)를 제1 내지 제M 입력어드레스(IN_A<1:M>)로 출력할 수 있다.
한편, 제2 내지 제4 입력회로(420~440)는 제1 입력회로(410)와 입출력 신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 6을 참고하면, 내부어드레스생성회로(500)는 펄스생성회로(510), 제어신호생성회로(520), 어드레스디코더(530), 제1 어드레스전달회로(540), 제2 어드레스전달회로(550), 제3 어드레스전달회로(560) 및 제4 어드레스전달회로(570)를 포함할 수 있다.
펄스생성회로(510)는 제어신호(SCON)가 입력되지 않는 경우 제1 내지 제4 뱅크액티브어드레스(BK_A<1:4>) 및 제1 내지 제4 뱅크리프레쉬어드레스(BK_R<1:4>) 중 어느 하나로부터 발생하는 펄스를 포함하는 제1 내지 제4 커맨드펄스(CMP<1:4>)를 생성할 수 있다. 펄스생성회로(510)는 제어신호(SCON)가 입력되는 경우 제1 내지 제4 뱅크액티브어드레스(BK_A<1:4>) 및 제1 내지 제4 뱅크리프레쉬어드레스(BK_R<1:4>)에 관계없이 디스에이블되는 제1 내지 제4 커맨드펄스(CMP<1:4>)를 생성할 수 있다.
제어신호생성회로(520)는 리셋신호(RST)가 입력되는 경우 디스에이블되는 제어신호(SCON)를 생성할 수 있다. 제어신호생성회로(520)는 액티브신호(ACT) 및 리프레쉬신호(SR)에 의해 인에이블되는 제어신호(SCON)를 생성할 수 있다. 제어신호생성회로(520)는 액티브신호(ACT)가 입력되고 리프레쉬신호(SR)의 제1 펄스가 디스에이블되는 경우 인에이블되는 제어신호(SCON)를 생성할 수 있다. 리셋신호(RST)는 반도체장치(1)의 초기화 동작 시 발생하는 로직하이레벨의 펄스를 포함하는 신호로 설정될 수 있다.
어드레스디코더(530)는 제1 내지 제M 래치어드레스(LADD<1:M>)를 디코딩하여 선택적으로 인에이블되는 제1 내지 제N 디코딩신호(DEC<1:N>)를 생성할 수 있다. 어드레스디코더(530)는 M비트의 신호를 입력 받아 N비트의 신호를 생성하는 일반적인 디코더로 구현될 수 있다.
제1 어드레스전달회로(540)는 리프레쉬신호(SR)가 디스에이블되는 경우 리셋신호(RST), 제1 커맨드펄스(CMDP<1>) 및 제1 내지 제N 디코딩신호(DEC<1:N>)의 로직레벨에 따라 제1 내부어드레스(BK1_ADD<1:N>)를 생성할 수 있다. 제1 어드레스전달회로(540)는 리프레쉬신호(SR)가 인에이블되는 경우 제어신호(SCON)에 의해 제1 커맨드펄스(CMDP<1>) 및 제1 내지 제N 디코딩신호(DEC<1:N>)의 로직레벨에 따라 가산연상 및 감산연산을 수행하여 제1 내부어드레스(BK1_ADD<1:N>)를 생성할 수 있다. 제1 어드레스전달회로(540)는 제1 내부어드레스(BK1_ADD<1:N>)를 제1 내지 제N 로컬입출력라인(LIO<1:N>)을 통해 제1 뱅크(600)로 출력할 수 있다.
제2 어드레스전달회로(550)는 리프레쉬신호(SR)가 디스에이블되는 경우 리셋신호(RST), 제2 커맨드펄스(CMDP<2>) 및 제1 내지 제N 디코딩신호(DEC<1:N>)의 로직레벨에 따라 제2 내부어드레스(BK2_ADD<1:N>)를 생성할 수 있다. 제2 어드레스전달회로(550)는 리프레쉬신호(SR)가 인에이블되는 경우 제어신호(SCON)에 의해 제2 커맨드펄스(CMDP<2>) 및 제1 내지 제N 디코딩신호(DEC<1:N>)의 로직레벨에 따라 가산연상 및 감산연산을 수행하여 제2 내부어드레스(BK2_ADD<1:N>)를 생성할 수 있다. 제2 어드레스전달회로(550)는 제2 내부어드레스(BK2_ADD<1:N>)를 제N+1 내지 제2N 로컬입출력라인(LIO<N+1:2N>)을 통해 제2 뱅크(700)로 출력할 수 있다.
제3 어드레스전달회로(560)는 리프레쉬신호(SR)가 디스에이블되는 경우 리셋신호(RST), 제3 커맨드펄스(CMDP<3>) 및 제1 내지 제N 디코딩신호(DEC<1:N>)의 로직레벨에 따라 제3 내부어드레스(BK3_ADD<1:N>)를 생성할 수 있다. 제3 어드레스전달회로(560)는 리프레쉬신호(SR)가 인에이블되는 경우 제어신호(SCON)에 의해 제3 커맨드펄스(CMDP<3>) 및 제1 내지 제N 디코딩신호(DEC<1:N>)의 로직레벨에 따라 가산연상 및 감산연산을 수행하여 제3 내부어드레스(BK3_ADD<1:N>)를 생성할 수 있다. 제3 어드레스전달회로(560)는 제3 내부어드레스(BK3_ADD<1:N>)를 제2N+1 내지 제3N 로컬입출력라인(LIO<2N+1:3N>)을 통해 제3 뱅크(800)로 출력할 수 있다.
제4 어드레스전달회로(570)는 리프레쉬신호(SR)가 디스에이블되는 경우 리셋신호(RST), 제4 커맨드펄스(CMDP<4>) 및 제1 내지 제N 디코딩신호(DEC<1:N>)의 로직레벨에 따라 제4 내부어드레스(BK4_ADD<1:N>)를 생성할 수 있다. 제4 어드레스전달회로(570)는 리프레쉬신호(SR)가 인에이블되는 경우 제어신호(SCON)에 의해 제4 커맨드펄스(CMDP<4>) 및 제1 내지 제N 디코딩신호(DEC<1:N>)의 로직레벨에 따라 가산연상 및 감산연산을 수행하여 제4 내부어드레스(BK4_ADD<1:N>)를 생성할 수 있다. 제4 어드레스전달회로(570)는 제4 내부어드레스(BK4_ADD<1:N>)를 제3N+1 내지 제L 로컬입출력라인(LIO<3N+1:L>)을 통해 제4 뱅크(900)로 출력할 수 있다.
도 7을 참고하면, 펄스생성회로(510)는 인버터들(IV41,IV42,IV43,IV44,IV45), 오어게이트(OR41) 및 낸드게이트(NAND41)로 구현될 수 있다.
펄스생성회로(510)는 리셋신호(RST)가 로직하이레벨로 인에이블되는 구간 동안 제1 내지 제4 뱅크액티브어드레스(BK_A<1:4>) 및 제1 내지 제4 뱅크리프레쉬어드레스(BK_R<1:4>)에 관계없이 디스에이블되는 제1 내지 제4 커맨드펄스(CMDP<1:4>)를 생성할 수 있다.
펄스생성회로(510)는 제어신호(SCON)가 로직로우레벨로 디스에이블되는 구간 동안 제1 내지 제4 뱅크액티브어드레스(BK_A<1:4>) 및 제1 내지 제4 뱅크리프레쉬어드레스(BK_R<1:4>) 중 어느 하나가 로직하이레벨로 인에이블되는 경우 발생하는 펄스를 포함하는 제1 내지 제4 커맨드펄스(CMDP<1:4>)를 생성할 수 있다.
펄스생성회로(510)는 제어신호(SCON)가 로직하이레벨로 인에이블되는 구간 동안 제1 내지 제4 뱅크액티브어드레스(BK_A<1:4>) 및 제1 내지 제4 뱅크리프레쉬어드레스(BK_R<1:4>)에 관계없이 디스에이블되는 제1 내지 제4 커맨드펄스(CMDP<1:4>)를 생성할 수 있다.
한편, 도 7에는 펄스생성회로(510)가 하나의 회로로 구현되어 있지만, 제1 내지 제4 커맨드펄스(CMDP<1:4>)의 비트 수인 4개의 회로로 구현될 수 있다.
도 8을 참고하면, 제어신호생성회로(520)는 전달제어신호생성회로(521) 및 신호전달회로(522)를 포함할 수 있다.
전달제어신호생성회로(521)는 낸드게이트(NAND51) 및 인버터(IV51)로 구현될 수 있다. 전달제어신호생성회로(521)는 액티브신호(ACT)가 로직하이레벨이고 리프레쉬신호(SR)가 로직하이레벨인 경우 로직하이레벨의 전달제어신호(TCON)를 생성할 수 있다. 전달제어신호생성회로(521)는 액티브신호(ACT)가 로직하이레벨이고 리프레쉬신호(SR)가 로직로우레벨인 경우 로직로우레벨의 전달제어신호(TCON)를 생성할 수 있다.
신호전달회로(522)는 인버터들(IV52,IV53,IV54,IV55,IV56,IV57), 노어게이트(NOR51), 낸드게이트(NAND51) 및 전달게이트(T51)로 구현될 수 있다. 신호전달회로(522)는 리셋신호(RST)가 로직하이레벨로 입력되는 경우 로직로우레벨로 디스에이블되는 제어신호(SCON)를 생성할 수 있다. 신호전달회로(522)는 전달제어신호(TCON)가 인에이블된 이후 디스에이블되는 경우 리셋신호(RST)에 의해 디스에이블된 제어신호(SCON)를 반전하여 인에이블되는 제어신호(SCON)를 생성할 수 있다. 신호전달회로(522)는 전달제어신호(TCON)가 로직하이레벨에서 로직로우레벨로 생성되는 경우 로직하이레벨로 인에이블되는 제어신호(SCON)를 생성할 수 있다.
도 9 및 10을 참고하면, 제1 어드레스전달회로(540)는 제1 내지 제N 연산회로(541~544)를 포함할 수 있다.
제1 연산회로(541)는 제1 가감산신호생성회로(5411) 및 제1 선택전달회로(5412)를 포함할 수 있다.
제1 가감산신호생성회로(5411)는 PMOS 트랜지스터(P61), NMOS 트랜지스터들(N61,N62), 인버터들(IV60,IV61,IV62,IV63) 및 앤드게이트들(AND61,AND62)로 구현될 수 있다. 제1 가감산신호생성회로(5411)는 리셋신호(RST)가 로직하이레벨로 인에이블되는 경우 로직로우레벨의 제1 전치워드라인신호(PWI<1>)를 생성할 수 있다. 제1 가감산신호생성회로(5411)는 제1 커맨드펄스(CMDP<1>)가 로직하이레벨로 인에이블되고 제1 디코딩신호(DEC<1>)가 로직하이레벨인 경우 로직하이레벨의 제1 전치워드라인신호(PWI<1>)를 생성할 수 있다. 제1 가감산신호생성회로(5411)는 제1 커맨드펄스(CMDP<1>)가 로직하이레벨로 인에이블되고 제1 디코딩신호(DEC<1>)가 로직로우레벨인 경우 로직로우벨의 제1 전치워드라인신호(PWI<1>)를 생성할 수 있다. 제1 가감산신호생성회로(5411)는 제어신호(SCON)가 로직하이레벨로 인에이블되는 경우 제1 전치워드라인신호(PWI<1>)를 반전 버퍼링하여 제1 감산신호(MN<1>)를 생성할 수 있다. 제1 가감산신호생성회로(5411)는 제어신호(SCON)가 로직하이레벨로 인에이블되는 경우 제1 전치워드라인신호(PWI<1>)를 버퍼링하여 제1 가산신호(MP<1>)를 생성할 수 있다.
제1 선택전달회로(5412)는 인버터들(IV64,IV65,IV66,IV67,IV68) 및 전달게이트들(T61,T62)로 구현될 수 있다. 제1 선택전달회로(5412)는 리프레쉬신호(SR)가 로직하이레벨로 인에이블되는 경우 제1 전치워드라인신호(PWI<1>)를 버퍼링하여 제1 뱅크어드레스의 제1 비트(BK1_ADD<1>)를 생성할 수 있다. 제1 선택전달회로(5412)는 리프레쉬신호(SR)가 로직로우레벨로 디스에이블되는 경우 제1 전치워드라인신호(PWI<1>)를 반전 버퍼링하여 제1 뱅크어드레스의 제1 비트(BK1_ADD<1>)를 생성할 수 있다.
제2 연산회로(542)는 제2 가감산신호생성회로(5421) 및 제2 선택전달회로(5422)를 포함할 수 있다.
제2 가감산신호생성회로(5421)는 PMOS 트랜지스터(P71), NMOS 트랜지스터들(N71,N72), 인버터들(IV70,IV71,IV72) 및 앤드게이트들(AND71,AND72)로 구현될 수 있다. 제2 가감산신호생성회로(5421)는 리셋신호(RST)가 로직하이레벨로 인에이블되는 경우 로직로우레벨의 제2 전치워드라인신호(PWI<2>)를 생성할 수 있다. 제2 가감산신호생성회로(5421)는 제1 커맨드펄스(CMDP<1>)가 로직하이레벨로 인에이블되고 제2 디코딩신호(DEC<2>)가 로직하이레벨인 경우 로직하이레벨의 제2 전치워드라인신호(PWI<2>)를 생성할 수 있다. 제2 가감산신호생성회로(5421)는 제1 커맨드펄스(CMDP<1>)가 로직하이레벨로 인에이블되고 제2 디코딩신호(DEC<2>)가 로직로우레벨인 경우 로직로우벨의 제2 전치워드라인신호(PWI<2>)를 생성할 수 있다. 제2 가감산신호생성회로(5421)는 제1 감산신호(MN<1>)가 로직하이레벨로 인에이블되는 경우 제2 전치워드라인신호(PWI<2>)를 버퍼링하여 제2 감산신호(MN<2>)를 생성할 수 있다. 제2 가감산신호생성회로(5421)는 제1 가산신호(MP<1>)가 로직하이레벨로 인에이블되는 경우 제2 전치워드라인신호(PWI<2>)를 버퍼링하여 제2 가산신호(MP<2>)를 생성할 수 있다.
제2 선택전달회로(5422)는 인버터들(IV73,IV74,IV75,IV76,IV77,IV78), 오어게이트(OR71), 및 전달게이트들(T71,T72,T73)로 구현될 수 있다. 제2 선택전달회로(5422)는 제2 가산신호(MP<2>)가 로직하이레벨로 인에이블되는 경우 제3 연산회로(543)에서 생성되는 제3 전치워드라인신호(PWI<3>)를 반전 버퍼링하여 제1 뱅크어드레스의 제2 비트(BK1_ADD<2>)를 생성할 수 있다. 제2 선택전달회로(5422)는 제2 감산신호(MN<2>)가 로직하이레벨로 인에이블되는 경우 제1 연산회로(541)에서 생성되는 제1 전치워드라인신호(PWI<1>)를 반전 버퍼링하여 제1 뱅크어드레스의 제2 비트(BK1_ADD<2>)를 생성할 수 있다. 제2 선택전달회로(5422)는 리프레쉬신호(SR) 또는 제2 전치워드라인신호(PWI<2>) 중 어느 하나가 로직로우레벨로 생성되는 경우 제2 전치워드라인신호(PWI<2>)를 반전 버퍼링하여 제1 뱅크어드레스의 제2 비트(BK1_ADD<2>)를 생성할 수 있다.
제3 연산회로(543)는 제3 가감산신호생성회로(5431) 및 제3 선택전달회로(5432)를 포함할 수 있다.
제3 가감산신호생성회로(5431)는 PMOS 트랜지스터(P81), NMOS 트랜지스터들(N81,N82), 인버터들(IV80,IV81,IV82) 및 앤드게이트들(AND81,AND82)로 구현될 수 있다. 제3 가감산신호생성회로(5431)는 리셋신호(RST)가 로직하이레벨로 인에이블되는 경우 로직로우레벨의 제3 전치워드라인신호(PWI<3>)를 생성할 수 있다. 제3 가감산신호생성회로(5431)는 제1 커맨드펄스(CMDP<1>)가 로직하이레벨로 인에이블되고 제3 디코딩신호(DEC<3>)가 로직하이레벨인 경우 로직하이레벨의 제3 전치워드라인신호(PWI<3>)를 생성할 수 있다. 제3 가감산신호생성회로(5431)는 제1 커맨드펄스(CMDP<1>)가 로직하이레벨로 인에이블되고 제3 디코딩신호(DEC<3>)가 로직로우레벨인 경우 로직로우벨의 제3 전치워드라인신호(PWI<3>)를 생성할 수 있다. 제3 가감산신호생성회로(5431)는 제2 감산신호(MN<2>)가 로직하이레벨로 인에이블되는 경우 제3 전치워드라인신호(PWI<3>)를 버퍼링하여 제3 감산신호(MN<3>)를 생성할 수 있다. 제3 가감산신호생성회로(5431)는 제2 가산신호(MP<2>)가 로직하이레벨로 인에이블되는 경우 제3 전치워드라인신호(PWI<3>)를 버퍼링하여 제3 가산신호(MP<3>)를 생성할 수 있다.
제3 선택전달회로(5432)는 인버터들(IV83,IV84,IV85,IV86,IV87,IV88), 오어게이트(OR81), 및 전달게이트들(T81,T82,T83)로 구현될 수 있다. 제3 선택전달회로(5432)는 제3 가산신호(MP<3>)가 로직하이레벨로 인에이블되는 경우 제4 연산회로(미도시)에서 생성되는 제4 전치워드라인신호(PWI<4>)를 반전 버퍼링하여 제1 뱅크어드레스의 제3 비트(BK1_ADD<3>)를 생성할 수 있다. 제3 선택전달회로(5432)는 제3 감산신호(MN<3>)가 로직하이레벨로 인에이블되는 경우 제2 연산회로(542)에서 생성되는 제2 전치워드라인신호(PWI<2>)를 반전 버퍼링하여 제1 뱅크어드레스의 제3 비트(BK1_ADD<3>)를 생성할 수 있다. 제3 선택전달회로(5432)는 리프레쉬신호(SR) 또는 제3 전치워드라인신호(PWI<3>) 중 어느 하나가 로직로우레벨로 생성되는 경우 제3 전치워드라인신호(PWI<3>)를 반전 버퍼링하여 제1 뱅크어드레스의 제3 비트(BK1_ADD<3>)를 생성할 수 있다.
제N 연산회로(544)는 제N 가감산신호생성회로(5441) 및 제N 선택전달회로(5442)를 포함할 수 있다.
제N 가감산신호생성회로(5441)는 PMOS 트랜지스터(P91), NMOS 트랜지스터들(N91,N92), 인버터들(IV90,IV91,IV92) 및 앤드게이트들(AND91,AND92)로 구현될 수 있다. 제N 가감산신호생성회로(5441)는 리셋신호(RST)가 로직하이레벨로 인에이블되는 경우 로직로우레벨의 제N 전치워드라인신호(PWI<N>)를 생성할 수 있다. 제N 가감산신호생성회로(5441)는 제1 커맨드펄스(CMDP<1>)가 로직하이레벨로 인에이블되고 제N 디코딩신호(DEC<N>)가 로직하이레벨인 경우 로직하이레벨의 제N 전치워드라인신호(PWI<N>)를 생성할 수 있다. 제N 가감산신호생성회로(5441)는 제1 커맨드펄스(CMDP<1>)가 로직하이레벨로 인에이블되고 제N 디코딩신호(DEC<N>)가 로직로우레벨인 경우 로직로우벨의 제N 전치워드라인신호(PWI<N>)를 생성할 수 있다. 제N 가감산신호생성회로(5441)는 제N-1 감산신호(MN<N-1>)가 로직하이레벨로 인에이블되는 경우 제N 전치워드라인신호(PWI<N>)를 버퍼링하여 제N 감산신호(MN<N>)를 생성할 수 있다. 제N 가감산신호생성회로(5441)는 제N-1 가산신호(MP<N-1>)가 로직하이레벨로 인에이블되는 경우 제N 전치워드라인신호(PWI<N>)를 버퍼링하여 제N 가산신호(MP<N>)를 생성할 수 있다.
제N 선택전달회로(5442)는 인버터들(IV93,IV94,IV95,IV96,IV97,IV98), 오어게이트(OR91), 및 전달게이트들(T91,T92,T93)로 구현될 수 있다. 제N 선택전달회로(5442)는 제N 가산신호(MP<N>)가 로직하이레벨로 인에이블되는 경우 제1 연산회로(541)에서 생성되는 제1 전치워드라인신호(PWI<1>)를 반전 버퍼링하여 제1 뱅크어드레스의 제N 비트(BK1_ADD<N>)를 생성할 수 있다. 제N 선택전달회로(5442)는 제N 감산신호(MN<N>)가 로직하이레벨로 인에이블되는 경우 제N-1 연산회로(미도시)에서 생성되는 제N-1 전치워드라인신호(PWI<N-1>)를 반전 버퍼링하여 제1 뱅크어드레스의 제N 비트(BK1_ADD<N>)를 생성할 수 있다. 제N 선택전달회로(5442)는 리프레쉬신호(SR) 또는 제N 전치워드라인신호(PWI<N>) 중 어느 하나가 로직로우레벨로 생성되는 경우 제N 전치워드라인신호(PWI<N>)를 반전 버퍼링하여 제1 뱅크어드레스의 제N 비트(BK1_ADD<N>)를 생성할 수 있다.
한편, 도 6에 도시된 제2 내지 제4 어드레스전달회로(550~570)는 도 9 및 도 10에 도시된 제1 어드레스전달회로(540)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 11를 참고하여 본 발명의 일 실시예에 따른 반도체장치(1)에서 제1 뱅크(500)에 대한 스마트리프레쉬동작을 예를 들어 설명하면 다음과 같다.
T1 시점에 커맨드디코더(100)는 커맨드(CMD)를 디코딩하여 로직하이레벨의 액티브신호(ACT)를 생성한다.
T2 시점에 커맨드디코더(100)는 커맨드(CMD)를 디코딩하여 로직하이레벨의 제1 펄스를 포함하는 리프레쉬신호(SR)를 생성한다.
뱅크어드레스생성회로(200)는 로직하이레벨의 액티브신호(ACT) 및 로직하이레벨의 리프레쉬신호(SR)에 의해 제M+1 및 제M+2 어드레스(ADD<M+1,M+2>)를 입력 받아 로직하이레벨의 제1 뱅크리프레쉬어드레스(BK_R<1>)를 생성한다. 제1 뱅크리프레쉬어드레스(BK_R<1>)는 제2 글로벌입출력라인(GIO<2>)을 통해 출력된다.
타겟어드레스생성회로(300)는 로직하이레벨의 리프레쉬신호(SR)에 의해 제1 내지 제M 타겟어드레스(RH_ADD<1:M>)를 생성한다.
어드레스입력회로(400)는 리프레쉬신호(SR) 및 제1 뱅크리프레쉬어드레스(BK_R<1>)에 의해 제1 내지 제M 타겟어드레스(RH_ADD<1:M>)를 입력 받아 제1 내지 제M 래치어드레스(LADD<1:M>)를 생성한다. 제1 내지 제M 래치어드레스(LADD<1:M>)는 제9 내지 제K 글로벌입출력라인(GIO<9:K>)을 통해 출력된다.
내부어드레스생성회로(500)의 제1 어드레스전달회로(540)는 제1 커맨드펄스(CMDP<1>) 및 제1 내지 제N 디코딩신호(DEC<1:N>)의 로직레벨에 따라 제1 내지 제N 전치워드라인신호(PWI<1:N>)를 생성하고, 제1 내지 제N 전치워드라인신호(PWI<1:N>)의 가산연산(WL+1)을 수행하여 제1 내부어드레스(BK1_ADD<1:N>)를 생성한다.
제1 뱅크(600)는 제1 내부어드레스(BK1_ADD<1:N>)에 의해 제1 내지 제N 워드라인(WL<1:N>) 중 하나가 활성화된다. 이때, 활성화되는 워드라인은 제1 내지 제N 타겟어드레스(RH_ADD<1:M>)에 의해 활성화되는 워드라인의 다음 워드라인(WL+1)을 의미한다.
T3 시점에 제어신호생성회로(520)는 액티브신호(ACT)가 로직하이레벨로 입력되고 리프레쉬신호(SR)의 제1 펄스가 디스에이블되어 로직하이레벨로 인에이블되는 제어신호(SCON)를 생성한다.
내부어드레스생성회로(500)의 제1 어드레스전달회로(540)는 제1 커맨드펄스(CMDP<1>) 및 제1 내지 제N 디코딩신호(DEC<1:N>)의 로직레벨에 따라 제1 전치워드라인신호(PWI<1:N>)를 생성하고, 제1 전치워드라인신호(PWI<1:N>)의 감산연산(WL-1)을 수행하여 제1 내부어드레스(BK1_ADD<1:N>)를 생성한다.
제1 뱅크(600)는 제1 내부어드레스(BK1_ADD<1:N>)에 의해 제1 내지 제N 워드라인(WL<1:N>) 중 하나가 활성화된다. 이때, 활성화되는 워드라인은 제1 내지 제N 타겟어드레스(RH_ADD<1:M>)에 의해 활성화되는 워드라인의 이전 워드라인(WL-1)을 의미한다.
이와 같이 구성되는 본 발명의 일 실시예에 따른 반도체장치(1)는 페리회로(10)에서 스마트리프레쉬 동작 시 타겟어드레스로부터 래치어드레스를 생성하고, 래치어드레스를 글로벌라인을 통해 코어회로로 출력하며, 코어회로(20)에서 내부적으로 래치어드레스를 가산연산 및 감산연산을 순차적으로 수행함으로써 가산연산을 수행하기 위한 래치어드레스가 입력되는 글로벌라인과 감산연산을 수행하기 위한 래치어드레스가 입력되는 글로벌라인이 별도로 구비될 필요가 없어 면적을 감소할 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체장치(1)는 가산연산 및 감산연산을 수행하기 위한 래치어드레스가 입력되는 글로벌라인이 구별될 필요가 없어 가산연산 및 감산연산의 오류를 방지하여 효율적인 스마트리프레쉬동작을 수행할 수 있다.
도 12를 참고하여 본 발명의 일 실시예에 따른 반도체장치(1)에서 제1 뱅크(500)에 대한 스마트리프레쉬동작을 예를 들어 설명하면 다음과 같다.
T11 시점에 커맨드디코더(100)는 커맨드(CMD)를 디코딩하여 로직하이레벨의 액티브신호(ACT)를 생성한다.
T12 시점에 커맨드디코더(100)는 커맨드(CMD)를 디코딩하여 로직하이레벨의 제1 펄스를 포함하는 리프레쉬신호(SR)를 생성한다.
뱅크어드레스생성회로(200)는 로직하이레벨의 액티브신호(ACT) 및 로직하이레벨의 리프레쉬신호(SR)에 의해 제M+1 및 제M+2 어드레스(ADD<M+1,M+2>)를 입력 받아 로직하이레벨의 제1 뱅크리프레쉬어드레스(BK_R<1>)를 생성한다. 제1 뱅크리프레쉬어드레스(BK_R<1>)는 제2 글로벌입출력라인(GIO<2>)을 통해 출력된다.
타겟어드레스생성회로(300)는 로직하이레벨의 리프레쉬신호(SR)에 의해 제1 내지 제M 타겟어드레스(RH_ADD<1:M>)를 생성한다.
어드레스입력회로(400)는 리프레쉬신호(SR) 및 제1 뱅크리프레쉬어드레스(BK_R<1>)에 의해 제1 내지 제M 타겟어드레스(RH_ADD<1:M>)를 입력 받아 제1 내지 제M 래치어드레스(LADD<1:M>)를 생성한다. 제1 내지 제M 래치어드레스(LADD<1:M>)는 제9 내지 제K 글로벌입출력라인(GIO<9:K>)을 통해 출력된다.
내부어드레스생성회로(500)의 제1 어드레스전달회로(540)는 제1 커맨드펄스(CMDP<1>) 및 제1 내지 제N 디코딩신호(DEC<1:N>)의 로직레벨에 따라 제1 내지 제N 전치워드라인신호(PWI<1:N>)를 생성하고, 제1 내지 제N 전치워드라인신호(PWI<1:N>)의 감산연산(WL-1)을 수행하여 제1 내부어드레스(BK1_ADD<1:N>)를 생성한다.
제1 뱅크(600)는 제1 내부어드레스(BK1_ADD<1:N>)에 의해 제1 내지 제N 워드라인(WL<1:N>) 중 하나가 활성화된다. 이때, 활성화되는 워드라인은 제1 내지 제N 타겟어드레스(RH_ADD<1:M>)에 의해 활성화되는 워드라인의 이전 워드라인(WL-1)을 의미한다.
T13 시점에 제어신호생성회로(520)는 액티브신호(ACT)가 로직하이레벨로 입력되고 리프레쉬신호(SR)의 제1 펄스가 디스에이블되어 로직하이레벨로 인에이블되는 제어신호(SCON)를 생성한다.
내부어드레스생성회로(500)의 제1 어드레스전달회로(540)는 제1 커맨드펄스(CMDP<1>) 및 제1 내지 제N 디코딩신호(DEC<1:N>)의 로직레벨에 따라 제1 전치워드라인신호(PWI<1:N>)를 생성하고, 제1 전치워드라인신호(PWI<1:N>)의 가산연산(WL+1)을 수행하여 제1 내부어드레스(BK1_ADD<1:N>)를 생성한다.
제1 뱅크(600)는 제1 내부어드레스(BK1_ADD<1:N>)에 의해 제1 내지 제N 워드라인(WL<1:N>) 중 하나가 활성화된다. 이때, 활성화되는 워드라인은 제1 내지 제N 타겟어드레스(RH_ADD<1:M>)에 의해 활성화되는 워드라인의 다음 워드라인(WL+1)을 의미한다.
이와 같이 구성되는 본 발명의 일 실시예에 따른 반도체장치(1)는 페리회로(10)에서 스마트리프레쉬 동작 시 타겟어드레스로부터 래치어드레스를 생성하고, 래치어드레스를 글로벌라인을 통해 코어회로로 출력하며, 코어회로(20)에서 내부적으로 래치어드레스를 가산연산 및 감산연산을 순차적으로 수행함으로써 가산연산을 수행하기 위한 래치어드레스가 입력되는 글로벌라인과 감산연산을 수행하기 위한 래치어드레스가 입력되는 글로벌라인이 별도로 구비될 필요가 없어 면적을 감소할 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체장치(1)는 가산연산 및 감산연산을 수행하기 위한 래치어드레스가 입력되는 글로벌라인이 구별될 필요가 없어 가산연산 및 감산연산의 오류를 방지하여 효율적인 스마트리프레쉬동작을 수행할 수 있다.
도 13을 참고하여 본 발명의 일 실시예에 따른 스마트리프레쉬방법을 설명하면 다음과 같다.
커맨드디코더(100)는 외부로부터 입력되는 커맨드(CMD)를 디코딩하여 스마트리프레쉬동작에 진입하기 위해 인에이블되는 액티브신호(ACT)를 생성하고, 스마트리프레쉬동작 중 발생하는 제1 펄스를 포함하는 리프레쉬신호(SR)를 생성하여 스마트리프레쉬동작진입단계(S1)를 수행할 수 있다.
뱅크어드레스생성회로(200)는 액티브신호(ACT) 및 리프레쉬신홀(SR)의 제1 펄스에 의해 제M+1 및 제M+2 어드레스(ADD<M+1:M+2>)를 입력 방아 제1 내지 제4 뱅크리프레쉬어드레스(BK_R<1:4>)를 생성하는 뱅크어드레스생성단계(S2)를 수행할 수 있다.
타겟어드레스생성회로(300)는 리프레쉬신호(SR)의 제1 펄스에 의해 제1 내지 제M 타겟어드레스(RH_ADD<1:M>)를 생성할 수 있다.
어드레스입력회로(400)는 리프레쉬신호(SR)의 제1 펄스와 제1 내지 제4 뱅크리프레쉬어드레스(BK_R<1:4>)에 의해 제1 내지 제M 타겟어드레스(RH_ADD<1:M>)로부터 제1 내지 제M 래치어드레스(LADD<1:M>)를 생성할 수 있다.
내부어드레스생성회로(500)는 액티브신호(ACT) 및 리프레쉬신혼(SR)의 제1 펄스에 의해 제1 내지 제M 래치어드레스(LADD<1:M>)의 로직레벨을 감지하는 래치어드레스감지단계(S31)를 수행할 수 있다.
내부어드레스생성회로(500)는 제1 내지 제M 래치어드레스(LADD<1:M>)에 의해 생성되는 제1 내지 제N 디코딩신호(DEC<1:N>)의 로직레벨에 포함된 비트가 로직하이레벨인 경우 가산연산(S32)을 수행할 수 있다. 내부어드레스생성회로(500)는 제1 내지 제N 디코딩신호(DEC<1:N>)를 가산연산(S32)을 수행하여 제1 내지 제4 내부어드레스(BK1_ADD<1:N>,BK2_ADD<1:N>,BK3_ADD<1:N>,BK4_ADD<1:N>)를 생성하는 어드레스전달단계(S34)를 수행할 수 있다. 또한, 내부어드레스생성회로(500)는 제1 내지 제M 래치어드레스(LADD<1:M>)에 의해 생성되는 제1 내지 제N 디코딩신호(DEC<1:N>)의 로직레벨에 포함된 비트가 로직로우레벨인 경우 감산연산(S33)을 수행할 수 있다.
코어회로(20)는 가산연산(S32)이 수행되어 생성되는 제1 내지 제4 내부어드레스(BK1_ADD<1:N>,BK2_ADD<1:N>,BK3_ADD<1:N>,BK4_ADD<1:N>)에 의해 스마트리프레쉬수행단계(S35)를 수행할 수 있다. 또한, 코어회로(20)는 감산연산(S33)이 수행되어 생성되는 제1 내지 제4 내부어드레스(BK1_ADD<1:N>,BK2_ADD<1:N>,BK3_ADD<1:N>,BK4_ADD<1:N>)에 의해 스마트리프레쉬수행단계(S35)를 수행할 수 있다.
한편, 래치어드레스감지단계(S31), 가산연산(S32), 감산연산(S33), 어드레스전달단계(S34) 및 스마트리프레쉬동작수행단계(S35)는 내부어드레스생성단계(S3)로 설정될 수 있다.
커맨드디코더(100)는 외부로부터 입력되는 커맨드(CMD)를 디코딩하여 스마트리프레쉬동작에 진입하기 위해 인에이블되는 액티브신호(ACT)와 디스에이블되는 리프레쉬신호(SR)를 생성할 수 있다.
내부어드레스생성회로(500)는 액티브신호(ACT) 및 리프레쉬신호(SR)를 입력받아 로직하이레벨로 인에이블되는 제어신호(SCON)를 생성할 수 있다. 내부어드레스생성회로(500)는 로직하이레벨로 인에이블되는 제어신호(SCON)에 의해 제1 내지 제M 래치어드레스(LADD<1:M>)의 로직레벨을 감지하여 래치어드레스감진단계(S31)를 재 수행할 수 있다. 내부어드레스생성회로(500)는 제1 내지 제N 디코딩신호(DEC<1:N>)를 감산연산(S33)을 수행할 수 있다. 내부어드레스생성회로(500)는 제1 내지 제N 디코딩신호(DEC<1:N>)를 감산연산(S33)을 수행하여 제1 내지 제4 내부어드레스(BK1_ADD<1:N>,BK2_ADD<1:N>,BK3_ADD<1:N>,BK4_ADD<1:N>)를 생성하는 어드레스전달단계(S34)를 재 수행할 수 있다. 만약, 내부어드레스생성회로(500)는 앞서 감산연산(S33)이 먼저 수행되는 경우 가산연산(S32)을 수행할 수 있다.
코어회로(20)는 감산연산(S32)이 수행되어 생성되는 제1 내지 제4 내부어드레스(BK1_ADD<1:N>,BK2_ADD<1:N>,BK3_ADD<1:N>,BK4_ADD<1:N>)에 의해 스마트리프레쉬수행단계(S35)를 재 수행할 수 있다.
이와 같이 구성되는 본 발명의 일 실시예에 따른 반도체장치(1)는 페리회로(10)에서 스마트리프레쉬 동작 시 타겟어드레스로부터 래치어드레스를 생성하고, 래치어드레스를 글로벌라인을 통해 코어회로로 출력하며, 코어회로(20)에서 내부적으로 래치어드레스를 가산연산 및 감산연산을 순차적으로 수행함으로써 가산연산을 수행하기 위한 래치어드레스가 입력되는 글로벌라인과 감산연산을 수행하기 위한 래치어드레스가 입력되는 글로벌라인이 별도로 구비될 필요가 없어 면적을 감소할 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체장치(1)는 가산연산 및 감산연산을 수행하기 위한 래치어드레스가 입력되는 글로벌라인이 구별될 필요가 없어 가산연산 및 감산연산의 오류를 방지하여 효율적인 스마트리프레쉬동작을 수행할 수 있다.
앞서, 도 1 내지 도 12에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 14를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치(1)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 14에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital card; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro Secure Digital card; micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1. 반도체장치 10. 페리회로
20. 코어회로 100. 커맨드 디코더
200. 뱅크어드레스생성회로 210. 뱅크액티브어드레스생성회로
211. 제1 뱅크액티브어드레스생성회로
212. 제2 뱅크액티브어드레스생성회로
213. 제3 뱅크액티브어드레스생성회로
214. 제4 뱅크액티브어드레스생성회로
220. 뱅크리프레쉬어드레스생성회로
221. 제1 뱅크리프레쉬어드레스생성회로
222. 제2 뱅크리프레쉬어드레스생성회로
223. 제3 뱅크리프레쉬어드레스생성회로
224. 제4 뱅크리프레쉬어드레스생성회로
300. 타겟어드레스생성회로 400. 어드레스입력회로
410. 제1 입력회로 420. 제2 입력회로
430. 제3 입력회로 440. 제4 입력회로
450. 래치회로 500. 내부어드레스생성회로
510. 펄스생성회로 520. 제어신호생성회로
521. 전달제어신호생성회로 522. 신호전달회로
530. 어드레스디코더 540. 제1 어드레스전달회로
550. 제2 어드레스전달회로 560. 제3 어드레스전달회로
570. 제4 어드레스전달회로

Claims (22)

  1. 커맨드에 의해 스마트리프레쉬동작에 진입하고, 상기 스마트리프레쉬동작 구간 동안 타겟어드레스로부터 래치어드레스를 생성하며, 상기 래치어드레스를 글로벌입출력라인을 통해 출력하는 페리회로; 및
    상기 래치드레스에 대한 가산연산 및 감산연산을 연속적으로 수행하여 제1 및 제2 내부어드레스를 생성하고, 상기 제1 및 제2 내부어드레스에 따라 제1 및 제2 뱅크에 대한 상기 스마트리프레쉬동작을 수행하는 코어회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 스마트리프레쉬동작은 상기 타겟어드레스에 의해 선택되는 워드라인에 인접하게 배치되는 2개의 워드라인을 활성화하는 동작인 반도체장치.
  3. 제 1 항에 있어서, 상기 가산연산 및 상기 감산연산은 상기 타겟어드레스에 포함된 비트의 로직레벨에 따라 우선순위가 결정되는 반도체장치.
  4. 제 1 항에 있어서, 상기 타겟어드레스는 상기 제1 및 제2 뱅크에 포함된 워드라인 중 기 설정된 횟수 이상 활성화된 상기 워드라인의 위치 정보를 포함하는 신호인 반도체장치.
  5. 제 1 항에 있어서, 상기 페리회로는
    상기 커맨드를 디코딩하여 액티브신호 및 리프레쉬신호를 생성하는 커맨드디코더;
    상기 액티브신호 및 상기 리프레쉬신호가 입력되는 경우 어드레스를 입력 받아 제1 및 제2 뱅크액티브어드레스 및 제1 및 제2 뱅크리프레쉬어드레스를 생성하는 뱅크어드레스생성회로;
    상기 리프레쉬신호가 입력되는 경우 상기 타겟어드레스를 생성하는 타겟어드레스생성회로; 및
    상기 제1 및 제2 뱅크액티브어드레스가 입력되는 경우 상기 어드레스로부터 래치어드레스를 생성하고, 상기 리프레쉬신호 및 상기 제1 및 제2 뱅크리프레쉬어드레스가 입력되는 경우 상기 타겟어드레스를 입력 받아 상기 래치어드레스를 생성하는 어드레스입력회로를 포함하는 반도체장치.
  6. 제 5 항에 있어서, 상기 뱅크어드레스생성회로는
    상기 액티브신호가 입력되는 경우 상기 어드레스를 입력 받아 상기 제1 및 제2 뱅크액티브어드레스를 생성하는 뱅크액티브어드레스생성회로; 및
    상기 리프레쉬신호가 입력되는 경우 상기 어드레스를 입력 받아 상기 제1 및 제2 뱅크리프레쉬어드레스를 생성하는 뱅크리프레쉬어드레스생성회로를 포함하는 반도체장치.
  7. 제 1 항에 있어서, 상기 코어회로는
    상기 스마트리프레쉬동작에 진입하여 상기 래치어드레스에 대한 가산연산 및 감산연산을 연속적으로 수행하여 상기 제1 및 제2 내부어드레스를 생성하는 내부어드레스생성회로를 포함하는 반도체장치.
  8. 제 7 항에 있어서, 상기 내부어드레스생성회로는
    제어신호가 입력되지 않는 경우 상기 제1 및 제2 뱅크액티브어드레스 및 상기 제1 및 제2 뱅크리프레쉬어드레스 중 어느 하나로부터 발생하는 펄스를 포함하는 제1 및 제2 커맨드펄스를 생성하는 펄스생성회로;
    리셋신호가 입력되는 경우 디스에이블되고, 상기 액티브신호 및 상기 리프레쉬신호에 의해 인에이블되는 상기 제어신호를 생성하는 제어신호생성회로;
    상기 래치어드레스를 디코딩하여 선택적으로 인에이블되는 디코딩신호를 생성하는 어드레스디코더;
    상기 리셋신호가 입력되는 경우 디스에이블되고, 상기 제어신호가 디스에이블되는 구간 동안 상기 제1 커맨드펄스 및 상기 디코딩신호의 로직레벨에 따라 상기 제1 내부어드레스를 생성하고, 상기 제어신호가 인에이블되는 구간 동안 상기 리프레쉬신호, 상기 제1 커맨드펄스 및 상기 디코딩신호의 로직레벨에 따라 상기 가산연산 및 상기 감산연산을 수행하여 상기 제1 내부어드레스를 생성하는 제1 어드레스전달회로; 및
    상기 리셋신호가 입력되는 경우 디스에이블되고, 상기 제어신호가 디스에이블되는 구간 동안 상기 제2 커맨드펄스 및 상기 디코딩신호의 로직레벨에 따라 상기 제2 내부어드레스를 생성하고, 상기 제어신호가 인에이블되는 구간 동안 상기 리프레쉬신호, 상기 제2 커맨드펄스 및 상기 디코딩신호의 로직레벨에 따라 상기 가산연산 및 상기 감산연산을 수행하여 상기 제2 내부어드레스를 생성하는 제2 어드레스전달회로를 포함하는 반도체장치.
  9. 제 8 항에 있어서, 상기 제어신호생성회로는
    상기 액티브신호 및 상기 리프레쉬신호가 입력되는 경우 인에이블되는 전달제어신호를 생성하는 전달제어신호생성회로; 및
    상기 리셋신호가 입력되는 경우 디스에이블되고, 상기 전달제어신호가 인에이블되는 경우 인에이블되는 상기 제어신호를 생성하는 신호전달회로를 포함하는 반도체장치.
  10. 제 9 항에 있어서, 상기 신호전달회로는
    상기 전달제어신호가 인에이블된 이후 디스에이블되는 경우 상기 리셋신호에 의해 디스에이블된 상기 제어신호를 반전하여 인에이블되는 상기 제어신호를 생성하는 반도체장치.
  11. 스마트리프레쉬동작에 진입하여 타겟어드레스로부터 래치어드레스를 생성하고, 상기 래치어드레스를 글로벌입출력라인을 통해 출력하는 어드레스입력회로;
    제1 및 제2 뱅크액티브어드레스 및 제1 및 제2 뱅크리프레쉬어드레스에 의해 상기 래치어드레스에 대한 가산연산 및 감산연산을 수행하여 제1 및 제2 내부어드레스를 생성하고, 상기 제1 및 제2 내부어드레스를 로컬입출력라인을 통해 출력하는 내부어드레스생성회로; 및
    제1 뱅크 및 제2 뱅크를 포함하고, 상기 제1 내부어드레스에 의해 상기 제1 뱅크의 상기 스마트리프레쉬동작을 수행하며, 상기 제2 내부어드레스에 의해 상기 제2 뱅크의 상기 스마트리프레쉬동작을 수행하는 코어회로를 포함하는 반도체장치.
  12. 제 11 항에 있어서, 상기 스마트리프레쉬동작은 상기 타겟어드레스에 의해 선택되는 워드라인에 인접하게 배치되는 2개의 워드라인을 활성화하는 동작인 반도체장치.
  13. 제 11 항에 있어서, 상기 가산연산 및 상기 감산연산은 상기 래치어드레스에 포함된 비트의 로직레벨에 따라 우선순위가 결정되는 반도체장치.
  14. 제 11 항에 있어서, 상기 타겟어드레스는 상기 제1 및 제2 뱅크에 포함된 워드라인 중 기 설정된 횟수 이상 활성화된 상기 워드라인의 위치 정보를 포함하는 신호인 반도체장치.
  15. 제 11 항에 있어서, 상기 어드레스입력회로는
    상기 제1 뱅크액티브어드레스가 입력되는 경우 어드레스로부터 입력어드레스를 생성하고, 리프레쉬신호 및 상기 제1 뱅크리프레쉬어드레스가 입력되는 경우 상기 타겟어드레스로부터 상기 입력어드레스를 생성하는 제1 입력회로;
    상기 제2 뱅크액티브어드레스가 입력되는 경우 상기 어드레스로부터 상기 입력어드레스를 생성하고, 상기 리프레쉬신호 및 상기 제2 뱅크리프레쉬어드레스가 입력되는 경우 상기 타겟어드레스로부터 상기 입력어드레스를 생성하는 제2 입력회로; 및
    상기 입력어드레스를 래치하고, 래치된 상기 입력어드레스로부터 상기 래치어드래스를 생성하는 래치회로를 포함하는 반도체장치.
  16. 제 11 항에 있어서, 상기 내부어드레스생성회로는
    제어신호가 입력되지 않는경우 상기 제1 및 제2 뱅크액티브어드레스 및 상기 제1 및 제2 뱅크리프레쉬어드레스 중 어느 하나로부터 발생하는 펄스를 포함하는 제1 및 제2 커맨드펄스를 생성하는 펄스생성회로;
    리셋신호가 입력되는 경우 디스에이블되고, 액티브신호 및 리프레쉬신호에 의해 인에이블되는 상기 제어신호를 생성하는 제어신호생성회로;
    상기 래치어드레스를 디코딩하여 선택적으로 인에이블되는 디코딩신호를 생성하는 어드레스디코더;
    상기 리셋신호가 입력되는 경우 디스에이블되고, 상기 제어신호가 디스에이블되는 구간 동안 상기 제1 커맨드펄스 및 상기 디코딩신호의 로직레벨에 따라 상기 제1 내부어드레스를 생성하고, 상기 제어신호가 인에이블되는 구간 동안 상기 리프레쉬신호, 상기 제1 커맨드펄스 및 상기 디코딩신호의 로직레벨에 따라 상기 가산연산 및 상기 감산연산을 수행하여 상기 제1 내부어드레스를 생성하는 제1 어드레스전달회로; 및
    상기 리셋신호가 입력되는 경우 디스에이블되고, 상기 제어신호가 디스에이블되는 구간 동안 상기 제2 커맨드펄스 및 상기 디코딩신호의 로직레벨에 따라 상기 제2 내부어드레스를 생성하고, 상기 제어신호가 인에이블되는 구간 동안 상기 리프레쉬신호, 상기 제2 커맨드펄스 및 상기 디코딩신호의 로직레벨에 따라 상기 가산연산 및 상기 감산연산을 수행하여 상기 제2 내부어드레스를 생성하는 제2 어드레스전달회로를 포함하는 반도체장치.
  17. 제 16 항에 있어서, 상기 제어신호생성회로는
    상기 액티브신호 및 상기 리프레쉬신호가 입력되는 경우 인에이블되는 전달제어신호를 생성하는 전달제어신호생성회로; 및
    상기 리셋신호가 입력되는 경우 디스에이블되고, 상기 전달제어신호가 인에이블되는 경우 인에이블되는 상기 제어신호를 생성하는 신호전달회로를 포함하는 반도체장치.
  18. 제 17 항에 있어서, 상기 신호전달회로는
    상기 전달제어신호가 인에이블된 이후 디스에이블되는 경우 상기 리셋신호에 의해 디스에이블된 상기 제어신호를 반전하여 인에이블되는 상기 제어신호를 생성하는 반도체장치.
  19. 스마트리프레쉬동작에 진입하여 어드레스로부터 뱅크액티브어드레스 및 뱅크리프레쉬어드레스를 생성하는 뱅크어드레스생성단계;
    상기 스마트리프레쉬 구간 동안 타겟어드레스로부터 래치어드레스를 생성하는 래치어드레스생성단계; 및
    상기 뱅크액티브어드레스 및 상기 뱅크리프레쉬어드레스에 따라 활성화된 뱅크에 대한 상기 스마트리프레쉬동작을 수행하기 위하여 상기 래치어드레스에 포함된 특정 비트의 로직레벨에 따라 가산연산 및 감산연산을 연속적으로 수행하여 상기 내부어드레스를 생성하는 내부어드레스생성단계를 포함하는 리프레쉬방법.
  20. 제 19 항에 있어서, 상기 뱅크액티브어드레스 및 상기 뱅크리프레쉬어드레스는 상기 뱅크를 활성화 하기 위한 상기 어드레스의 특정 비트로부터 생성되는 리프레쉬방법.
  21. 제 19 항에 있어서, 상기 타겟어드레스는 상기 제1 및 제2 뱅크에 포함된 워드라인 중 기 설정된 횟수 이상 활성화된 상기 워드라인의 위치 정보를 포함하는 신호인 리프레쉬방법.
  22. 제 19 항에 있어서, 상기 스마트리프레쉬동작 중 상기 래치어드레스에 포함된 특정 비트가 제1 로직레벨인 경우 상기 가산연산이 먼저 수행된 이후 상기 감산연산이 수행되고, 상기 래치어드레스에 포함된 특정 비트가 제2 로직레벨인 경우 상기 감산연산이 먼저 수행된 이후 상기 가산연산이 수행되는 리프레쉬방법.
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US11922061B2 (en) 2020-08-31 2024-03-05 Micron Technology, Inc. Adaptive memory refresh control
US11783885B2 (en) * 2020-10-30 2023-10-10 Micron Technology, Inc. Interactive memory self-refresh control
KR20220121406A (ko) * 2021-02-25 2022-09-01 삼성전자주식회사 메모리 장치 및 그 동작방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160011015A (ko) 2014-07-21 2016-01-29 에스케이하이닉스 주식회사 어드레스 생성회로 및 이를 포함하는 메모리 장치
KR20160063726A (ko) * 2014-11-27 2016-06-07 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20160138690A (ko) * 2015-05-26 2016-12-06 에스케이하이닉스 주식회사 메모리 장치

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