KR20220121406A - 메모리 장치 및 그 동작방법 - Google Patents

메모리 장치 및 그 동작방법 Download PDF

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Abstract

메모리 장치의 동작방법이 제공된다. 메모리 장치의 동작방법은 액티베이션-리프레시 커맨드를 수신하는 단계 및 액티베이션-리프레시 커맨드에 기초하여, 타겟 주소에서 액티베이션 동작을 수행하는 동안 리프레시 주소에서 리프레시 동작을 수행하는 단계를 포함한다.

Description

메모리 장치 및 그 동작방법{Memory Device and Operating Method thereof}
본 발명은 메모리 장치에 관한 것으로서, 더욱 상세하게는 효율적인 리프레쉬 동작을 수행하는 메모리 장치, 그 동작방법 및 이를 포함하는 메모리 시스템에 관한 것이다.
데이터를 저장하기 위한 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 대별될 수 있다. 셀 커패시터의 충전 또는 방전에 의해 데이터가 저장되는 디램(DRAM: Dynamic Random Access Memory) 등의 휘발성 메모리 장치는 전원이 인가되는 동안에는 저장된 데이터가 유지되지만 전원이 차단되면 저장된 데이터가 손실된다. 한편, 비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리로 사용되고, 비휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로 사용되고 있다.
DRAM 등의 휘발성 메모리 장치에서는 누설 전류에 의해 메모리 셀에 저장된 셀 전하가 소실될 수 있다. 셀 전하가 소실되어 데이터가 완전히 손상되기 전에 다시 메모리 셀의 전하를 재충전해야 하고, 이러한 셀 전하의 재충전을 리프레시 동작이라고 한다. 이러한 리프레시 동작은 셀 전하가 소실되기 전에 반복적으로 수행된다.
집적도의 증가와 같은 공정 기술의 발전에 따라 디램(DRAM)의 셀 간 간격은 점차 좁아지고 있다. 그리고 셀 간 간격의 축소로 인하여 인접한 셀이나 워드 라인에 의한 간섭이 점점 중요한 데이터 신뢰성(Data Integrity) 요인으로 작용하고 있다. 특정 셀에 간섭이 집중되더라도, 디램(DRAM)과 같은 랜덤 액세스 메모리에서는 특정 어드레스에 대한 접근을 제한하기 어려운 실정이다. 따라서, 특정 셀에 대한 간섭(Disturbance)이 발생할 수 있고, 이러한 셀에 대한 리프레쉬 특성에도 영향을 미친다.
본 발명이 해결하고자 하는 기술적 과제는 점차적으로 집적화되는(shrink) 메모리 장치에서의 로우-해머 현상에 대해 데이터 신뢰성이 향상된 메모리 장치 및 그 동작방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 액티베이션 동작과 리프레시 동작을 동시에 수행함으로써 제품 성능이 향상되는 메모리 장치 및 그 동작방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 메모리 장치의 동작 방법은 메모리 컨트롤러로부터 액티베이션-리프레시 커맨드를 수신하는 단계, 액티베이션-리프레시 커맨드로부터 타겟 주소 및 내부 커맨드를 디코딩하는 단계 및 타겟 주소에 대해 내부 커맨드에 기초한 액티베이션 동작을 수행하고, 타겟 주소가 속하지 않은 적어도 하나의 블록에 대해 리프레시 동작을 수행하는 단계를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 메모리 장치는 메모리 컨트롤러로부터 수신한 액티베이션-리프레시 커맨드에 기초한 타겟 주소에 대해 액티베이션 동작을 수행하기 위한 제1 제어 신호를 생성하는 메모리 제어 로직, 타겟 주소가 속한 제1 블록 및 상기 타겟 주소가 속하지 않는 복수의 제2 블록을 포함하는 적어도 하나의 뱅크 어레이, 제2 블록에 대한 리프레시 동작을 수행하기 위한 제2 제어 신호를 생성하는 리프레시 컨트롤러, 타겟 주소가 속한 상기 뱅크 어레이를 활성화하는 뱅크 제어 신호를 출력하는 뱅크 제어 로직 및 제1 제어신호, 제2 제어 신호 및 뱅크 제어 신호에 기초하여 선택되어 적어도 하나가 활성화되는 복수의 뱅크 로우 선택 디코더를 포함하고, 활성화되는 뱅크 로우 선택 디코더는 액티베이션 구간에서 타겟 주소의 워드라인에 액티베이션 구동 전압을 인가하고, 리프레시 주소의 워드라인에 대해 리프레시 구동 전압을 동시에 인가하고, 리프레시 주소는 복수의 제2 블록 중 적어도 하나의 블록에 속할 수 있다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 메모리 컨트롤러는 자체 동작을 제어하거나 메모리 장치에 대한 액티베이션 커맨드, 리프레시 커맨드, RFM(Refresh Management) 커맨드 및 액티베이션-리프레시 커맨드 중 어느 하나를 선택적으로 전송하는 컨트롤러 제어 유닛 및 메모리 장치의 복수의 뱅크 어레이 각각에 매핑되어, 각각이 복수의 블록 카운트를 포함하는 복수의 뱅크 카운터를 포함하고, 액티베이션 커맨드 또는 액티베이션-리프레시 커맨드를 메모리 장치로 전송하면, 타겟주소가 속한 제1 블록에 상응하는 제1 블록 카운터의 카운트 값이 증가될 수 있다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 메모리 시스템은 메모리 컨트롤러가 메모리 장치로 액티베이션-리프레시 커맨드를 전송하는 단계 및 메모리 장치가 제1 블록의 타겟 주소에서 액티베이션 동작을 수행하는 동안 제2 블록에서 리프레시 동작을 수행하는 단계를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 메모리 시스템을 나타낸 블록도이다.
도 2는 몇몇 실시예에 따른 메모리 장치를 나타낸 블록도이다.
도 3은 도 1의 메모리 시스템에 포함되는 메모리 컨트롤러의 일 실시예를 나타낸 블록도이다.
도 4는 도 3의 메모리 컨트롤러에 포함되는 뱅크 카운터를 나타낸 도면이다.
도 5은 몇몇 실시예에 따른 메모리 장치의 동작방법을 설명하기 위한 개념도이다.
도 6은 몇몇 실시예에 따른 메모리 장치의 동작방법을 설명하기 위한 개념도이다.
도 7은 몇몇 실시예에 따른 메모리 셀 어레이를 나타낸 개념도이다.
도 8은 몇몇 실시예에 따른 메모리 장치의 동작방법을 설명하기 위한 타이밍도이다.
도 9는 몇몇 실시예에 따른 메모리 컨트롤러의 동작방법을 설명하기 위한 커맨드 타이밍도이다.
도 10은 몇몇 실시예에 따른 메모리 컨트롤러의 동작방법을 설명하기 위한 개념도이다.
도 11은 몇몇 실시예에 따른 메모리 장치의 동작방법을 설명하기 위해 단위블럭의 카운터를 나타낸 도면이다.
도 12a 내지 도 12d는 몇몇 실시예에 따른 메모리 장치의 동작방법을 설명하기 위한 개념도이다.
도 13은 몇몇 실시예에 따른 메모리 장치의 동작방법을 설명하기 위한 타이밍도이다.
도 14는 몇몇 실시예에 따른 메모리 시스템의 레이아웃을 설명하기 위한 도면이다.
도 15는 몇몇 실시예에 따른 메모리 모듈을 설명하기 위한 도면이다.
도 16은 몇몇 실시예에 따른 전자 장치를 설명하기 위한 블록도이다.
본 명세서에서 비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 메모리 시스템을 나타낸 블록도이고, 도 2는 도 1의 메모리 시스템에 포함되는 메모리 장치의 일 실시예를 나타낸 블록도이다. 도 3은 도 1의 메모리 시스템에 포함되는 메모리 컨트롤러의 일 실시예를 나타낸 블록도이고, 도 4는 도 3의 메모리 컨트롤러에 포함되는 뱅크 카운터를 나타낸 도면이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(20) 및 메모리 장치(100)를 포함한다. 메모리 컨트롤러(20)와 메모리 장치(100)의 각각은 상호간의 통신을 위한 인터페이스를 각각 포함한다. 상기 인터페이스들은 커맨드(CMD), 어드레스(ADDR), 클록 신호(CLK) 등을 전송하기 위한 콘트롤 버스(11) 및 데이터를 전송하기 위한 데이터 버스(12)를 통하여 연결될 수 있다. 커맨드(CMD)는 어드레스(ADDR)를 포함하는 것으로 간주될 수 있다. 메모리 컨트롤러(20)는 메모리 장치(100)를 제어하기 위한 커맨드 신호(CMD)를 발생하고, 메모리 컨트롤러(20)의 제어에 따라서 메모리 장치(100)에 데이터(DATA)가 기입되거나 메모리 장치(100)로부터 데이터(DATA)가 독출될 수 있다. 메모리 장치(100)는 데이터 버스(12)를 통해 메모리 셀에서 독출되는 데이터, 메모리 장치의 상태 정보 등을 전송할 수 있다.
도 2를 참조하면, 몇몇 실시예에 따라 메모리 장치(100)는 메모리 제어 로직(300), 어드레스 레지스터(120), 뱅크 제어 로직(130), 로우 선택 회로(140), 컬럼 디코더(160), 메모리 셀 어레이(110), 센스 앰프부(150), 입출력 게이팅 회로(170), 데이터 입출력 버퍼(180) 및 리프레시 컨트롤러(200)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 뱅크들, 즉 복수의 뱅크 어레이들(110a~110h)을 포함할 수 있다. 로우 선택 회로(140)는 복수의 뱅크 어레이들(110a~110h)에 각각 연결된 복수의 뱅크 로우 선택 회로들(140a~140h)을 포함하고, 컬럼 디코더(160)는 복수의 뱅크 어레이들(110a~110h)에 각각 연결된 복수의 컬럼 디코더들(160a~160h)을 포함하며, 센스 앰프부(150)는 복수의 뱅크 어레이들(110a~110h)에 각각 연결된 복수의 센스 앰프들(150a~150h)을 포함할 수 있다.
뱅크 어레이(110a~110h) 각각은 복수의 블록(BLK0~BLKn)을 포함할 수 있다. 예를 들어 어느 하나의 활성화된 뱅크 어레이(예를 들어 110a)는 액티베이션 동작이 수행될 타겟 주소가 속하는 제1 블록(예를 들어 BLK0), 타겟 주소가 속하지 않는 적어도 하나의 제2 블록(BLK0를 제외한 나머지 블록)을 포함할 수 있다. 제1 블록과 제2 블록은 각각 별개의 비트라인 센싱 영역에 연결되어, 제1 블록의 타겟 로우에 구동전압이 인가되고, 제2 블록의 어느 하나의 워드라인(예를 들어 리프레시 주소)에 리프레시 전압이 인가될 수 있다.
어드레스 레지스터(120)는 메모리 컨트롤러로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADD)를 수신할 수 있다. 어드레스 레지스터(120)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(130)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 선택 회로(140)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 디코더(160)에 제공할 수 있다.
뱅크 제어 로직(130)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 복수의 뱅크 로우 선택 회로들(140a~140h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 선택 회로가 활성화되고, 복수의 뱅크 컬럼 디코더들(160a~160h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
어드레스 레지스터(220)로부터 출력된 로우 어드레스(ROW_ADDR)는 뱅크 로우 선택 회로들(140a~140h)에 각각 인가될 수 있다. 뱅크 로우 선택 회로들(140a~140h) 중 뱅크 제어 로직(130)에 의해 활성화된 뱅크 로우 선택 회로는 로우 어드레스(ROW_ADDR)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 선택 회로는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다. 예를 들어 상기 활성화된 뱅크 로우 선택 회로(140a)는 타겟 주소의 워드 라인에 대해서는 액티베이션 구동 전압을 인가하고, 리프레시 주소의 워드 라인에 대해서는 리프레시 구동 전압을 인가할 수 있다.
컬럼 디코더(160)는 컬럼 어드레스 래치를 포함할 수 있다. 컬럼 어드레스 래치는 어드레스 레지스터(120)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치는, 버스트 모드(burst mode)에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 뱅크 컬럼 디코더들(160a~160h)에 각각 인가할 수 있다.
뱅크 컬럼 디코더들(160a~160h) 중 뱅크 제어 로직(130)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(170)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(170)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 뱅크 어레이들(110a~110h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 뱅크 어레이들(110a~110h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
뱅크 어레이들(110a~110h) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프(150a~150h 중 하나)에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(180)를 통하여 메모리 컨트롤러에 제공될 수 있다. 뱅크 어레이들(110a~110h) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(180)에 제공될 수 있다. 데이터 입출력 버퍼(180)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
리프레시 컨트롤러(200)는 프리 차지 구간(tPRE) 또는 액티베이션 액세스 동작을 위한 로우(Row) 활성화 시간(tRAS) 동안에 리프레쉬 동작을 수행하도록 메모리 장치(100)의 뱅크 로우 선택 회로를 제어할 수 있다. 예를 들어, 리프레시 컨트롤러(200)는 노말 리프레시 커맨드 또는 RFM 커맨드에 기초하여 프리차지 구간(tREF)에 뱅크 제어 로직(130)에 의해 활성화된 어느 하나의 뱅크 어레이(110a)에 대해 리프레시 동작을 수행하도록 메모리 장치(100)의 뱅크 로우 선택 회로를 제어할 수 있다. 예를 들어 리프레시 컨트롤러(200)는 액티베이션-리프레시 커맨드(ACTR)에 기초하여, 액티베이션 구간(tRAS)에 타겟 주소가 속하지 않는 제2 블록에 대해 리프레시 동작을 수행하도록 메모리 장치(100)의 뱅크 로우 선택 회로를 제어할 수 있다.
메모리 제어 로직(300)은 메모리 장치(100)의 동작을 전반적으로 제어할 수 있다. 몇몇 실시예에 따라 메모리 제어 로직(300)은 메모리 장치(100)에 액티베이션 동작, 예를 들어 기입 동작 또는 독출 동작이 수행되도록 제1 제어 신호들을 생성할 수 있다. 몇몇 실시예에 따라 메모리 제어 로직(300)은 메모리 장치(100)에 리프레시 동작이 수행되도록 리프레시 컨트롤러 제어신호로 리프레시 컨트롤러(200)를 제어할 수 있다.
메모리 제어 로직(300)은 커맨드 디코더(310) 및 모드 레지스터 세트(MRS: mode register set)(320)를 포함한다. 몇몇 실시예에 따라 커맨드 디코더(310)는 메모리 컨트롤러(20)로부터 수신되는 커맨드(CMD)를 디코딩하고, 모드 레지스터 세트(320)는 메모리 장치(100)의 동작을 제어하기 위한 값들을 저장할 수 있다. 몇몇 실시예에 따라 커맨드 디코더(310)는 메모리 컨트롤러(20)로부터 수신되는 커맨드(CMD)를 디코딩하면서 모드 레지스터 세트(320)에 저장된 값들을 참조하여 내부 커맨드를 생성할 수 있다. 몇몇 실시예에 따라 모드 레지스터 세트(320)는 RAAIMT(Rolling Accumulated Act Initial Management Threshold) 카운트 및 RAAMMT(Rolling Accumulated Act Maxium Management Threshold) 카운트를 저장할 수 있다. 모드 레지스터 세트(320)는 메모리 컨트롤러(20)로 RAAIMT 카운트 및 RAAMMT 카운트를 전송할 수 있다. 모드 레지스터 세트(320)는 예를 들어 메모리 컨트롤러(20)로부터 모드 레지스터 리드 커맨드(Mode Register Read CMD)에 기초하거나, 다른 예에 따라 메모리 장치의 초기 시스템 설정시이거나 또는, 또다른 예에 따라 메모리 제어 로직(300)의 자체 결정에 따라 RAAIMT 카운트 및 RAAMMT 카운트를 메모리 컨트롤러(20)로 전송할 수 있다.
예를 들어, 액티베이션 커맨드(ACT CMD)가 수신되면, 메모리 제어 로직(300)은 타겟 주소와 내부 커맨드를 디코딩하여, 상기 액티베이션 동작을 수행하기 위한 제1 제어신호를 생성할 수 있다. 제1 제어신호는 액티베이션 커맨드를 수행하기 위해 필요한 메모리 장치(100)내 구성요소들 각각에 대한 적어도 하나 이상의 제어신호를 포함할 수 있다.
다른 예를 들어 액티베이션-리프레시 커맨드(ACTR CMD)가 수신되면, 메모리 제어 로직(300)은 타겟 주소와 내부 커맨드를 디코딩하고, 액티베이션 동작을 위한 제1 제어신호, 리프레시 동작을 위한 리프레시 컨트롤러 제어신호를 생성할 수 있다. 리프레시 컨트롤러(200)는 리프레시 컨트롤러 제어신호에 기초하여, 행 활성화 시간(tRAS) 동안 리프레시 주소에 대한 리프레시 동작을 수행하기 위한 제2 제어신호를 생성할 수 있다.
또다른 예에 따라 리프레시 커맨드(REF CMD)가 수신되면, 메모리 제어 로직(300)은 리프레시 컨트롤러 제어 신호를 생성할 수 있고, 리프레시 컨트롤러(200)는 리프레시 컨트롤러 제어신호에 기초하여 프리차지 시간(tRP) 동안에 리프레시 주소에 대한 리프레시 동작을 수행하기 위한 제2 제어신호를 생성할 수 있다.
도 2에는 메모리 제어 로직(300)과 어드레스 레지스터(120)가 별개의 구성 요소들인 것으로 도시되어 있으나, 메모리 제어 로직(300)과 어드레스 레지스터(120)는 불가분적인 하나의 구성 요소로 구현될 수도 있다. 또한 도 2에는 커맨드(CMD) 및 어드레스(ADDR)가 별개의 신호로 각각 제공되는 것으로 도시되어 있으나, LPDDR5 표준 등에 제시되는 바와 같이 어드레스는 커맨드에 포함되는 것으로 간주될 수 있다.
리프레시 컨트롤러(200)는 메모리 장치(100)의 리프레쉬 동작을 제어하기 위한 제2 제어 신호들을 발생한다. 앞서 설명한 바와 같이 실시예들에 따라서 리프레시 컨트롤러(200)는 액세스 동작을 위한 행 활성화 시간(tRAS) 동안 또는 프리차지 시간(tRP) 동안에 리프레쉬 동작을 수행하도록 로우 선택 회로(140)를 제어할 수 있다.
몇몇 실시예에 따라 메모리 컨트롤러(20)는 도 3과 같이 컨트롤러 제어 로직(21) 및 뱅크 카운터(400)를 포함할 수 있다.
메모리 컨트롤러(20)는 외부 장치(미도시)로부터 메모리 장치(100)에 대한 액세스 요청을 수신하면, 컨트롤러 제어 로직(21)을 통해 상기 액세스 요청과 관련된 커맨드(CMD)를 결정한다. 메모리 컨트롤러(20)는 메모리 장치(100)로 커맨드(CMD)를 전송하여 메모리 장치(100)에 대한 전반적인 동작을 제어할 수 있다.
뱅크 카운터(400)는 복수의 뱅크 어레이(110a~110h) 각각에 매핑되는 복수의 뱅크 카운터(410a~410h)일 수 있다. 하나의 뱅크 카운터(예를 들어 410a)는 복수의 블록 카운터(421, 422)를 포함할 수 있다.
일 예로, 하나의 뱅크 카운터(예를 들어 410a)는 도 4와 같이, 액티베이션 동작이 수행되는 타겟 주소가 속한 제1 블록(예를 들어 BLK0) 카운터(321), 타겟 주소가 속하지 않은 제2 블록(예를 들어 BLK1) 카운터(322)를 포함할 수 있다. 도시된 예에서는 하나의 뱅크 어레이가 2개의 블록을 포함하는 경우의 뱅크 카운터 내 블록 카운터를 예시로 도시한 것이나, 다양한 실시예에 따라 하나의 뱅크 어레이에 포함된 블록의 수만큼 블록 카운터가 포함될 수 있다. 예를 들어 하나의 뱅크 어레이에 4개의 블록이 포함되는 경우, 뱅크 카운터는 4개의 블록 카운터를 포함할 수 있고, 하나의 뱅크 어레이에 7개의 블록이 포함되는 경우, 뱅크 카운트는 7개의 블록 카운터를 포함할 수 있다.
예를 들어 메모리 컨트롤러(20)는 액티베이션 커맨드(ACT CMD)를 통해 메모리 장치(100)의 타겟 주소에 데이터를 기입하거나, 저장된 데이터를 독출하는 등의 액티베이션 동작을 수행하도록 제어할 수 있다.
메모리 컨트롤러(20)는, 리프레시 커맨드를 통해 메모리 장치(100)가 리프레시 동작을 하도록 제어할 수도 있다. 예를 들어 컨트롤러 제어 로직(21)은 몇몇 실시예에 따라 노말 리프레시 커맨드 또는 RFM(Refresh Management) 커맨드로 메모리 장치(100)가 리프레시 동작을 하도록 제어할 수 있다. 노말 리프레시 커맨드는 예를 들면, 기설정된 주기로 메모리 장치(100)로 전송되고, RFM 커맨드는 예를 들면, 뱅크 카운터(400)의 카운트값을 RAAIMT 및 RAAMMT 또는 기설정된 임계 카운트와 비교하고 비교 결과에 따라 메모리 장치(100)로 전송될 수 있다.
또는 컨트롤러 제어 로직(21)은 액티베이션-리프레시 커맨드(ACTR CMD)를 통해 메모리 장치(100)가 타겟 주소에 액티베이션 동작을 수행하면서 리프레시 동작을 동시에 하도록 제어할 수도 있다. 리프레시 동작은 예를 들어 메모리 장치(100)가 메모리 셀 어레이에 대한 모니터링 결과에 따라 결정한 리프레시 주소에서 수행될 수 있다.
몇몇 실시예에 따라 메모리 컨트롤러(20)는 메모리 장치(100)의 모드 레지스터(320)로부터 RAAIMT(Rolling Accumulated Act Initial Management Threshold) 카운트 및 RAAMMT(Rolling Accumulated Act Maxium Management Threshold) 카운트를 수신할 수 있다. 컨트롤러 제어 로직(21)은 수신된 RAAIMT 카운트, RAAMMT 카운트를 커맨드를 전송할 때마다 업데이트되는 카운트값과 비교하여, 비교 결과에 따라 액티베이션 커맨드(ACT), 액티베이션-리프레시 커맨드(ACTR), 리프레시 매니지먼트 커맨드(RFM) 또는 리프레시 커맨드(REF) 중 어느 하나를 선택하고, 메모리 장치(100)로 전송할 수 있다.
몇몇 실시예에 따라 메모리 컨트롤러(20)는 액티베이션 커맨드(ACT CMD)를 메모리 장치(100)로 전송할 때마다 해당 액티베이션 동작이 수행될 타겟 주소가 속한 블록(BLK)의 카운트값, 예를 들면 RAA(Rolling Accumulated ACT)를 증가시킨다. 메모리 컨트롤러(20)는 액티베이션-리프레시 커맨드(ACTR CMD)를 메모리 장치(100)로 전송할 때, 타겟 주소가 속한 블록(예를 들어 BLK0)에 대해서는 카운트값을 증가시키고, 타겟 주소가 속하지 않은 블록(BLK0를 제외한 나머지 블록)에 대해서는 리프레시 동작 수행에 따라 기설정된 임의의 카운트값을 감소시킨다. 메모리 컨트롤러(20)는 리프레시 커맨드를 메모리 장치(100)로 전송할 때, 메모리 장치(100)가 결정한 리프레시 주소가 속한 블록의 카운트값을 감소시킨다.
즉, 컨트롤러 제어 로직(21)는 리프레시 카운터(23)에 따라, 메모리 장치(100)로 액티베이션-리프레시 커맨드(ACTR), 리프레시 매니지먼트 커맨드(RFM) 또는 리프레시 커맨드(REF)를 전송할 수 있다. 구체적인 내용은 도 9 및 도 10에서 설명한다.
도 5는 몇몇 실시예에 따른 메모리 장치의 동작방법을 설명하기 위한 개념도이고, 도 6은 몇몇 실시예에 따른 메모리 장치의 동작방법을 설명하기 위한 개념도이며, 도 7은 몇몇 실시예에 따른 뱅크 어레이를 나타낸 개념도이다.
도 5를 참조하면, 몇몇 실시예에 따라 메모리 장치(100)에 액티베이션-리프레쉬 커맨드(ACTR)가 들어오면, 메모리 제어 로직(300)은 액티베이션 동작을 수행할 타겟 주소(ADD1)와 내부 커맨드를 디코딩하고, 제1 제어신호를 생성할 수 있다. 또한 메모리 제어 로직(300)은 리프레시 컨트롤러 제어신호를 생성할 수 있다.
리프레시 컨트롤러(200)는 리프레시 컨트롤러 제어신호에 기초하여 리프레시 동작을 수행하기 위한 제2 제어신호를 생성할 수 있다.
리프레시 동작이 수행될 리프레시 주소(ADD2)의 워드라인은, 타겟 주소(ADD1)의 워드라인과 다른 워드라인이다. 리프레시 주소(ADD2)는 메모리 장치(100)가 복수의 뱅크 어레이 각각에 속한 복수의 워드 라인 중 기설정된 방법에 의해 설정되는 어느 하나의 워드 라인의 주소일 수 있다. 예를 들어 리프레시 주소(ADD2)는 타겟 주소(ADD1)가 속한 뱅크 어레이 내에서 선택되는 어느 하나의 워드 라인 주소일 수 있다. 또는 상기 뱅크 어레이 내 각 블록에 속하는 복수의 워드 라인 중 선택되는 어느 하나의 워드 라인 주소일 수 있다. 예를 들어 리프레시 주소(ADD2)는 각 뱅크 어레이 내에서 워드라인의 상태(예를 들어 로우 해머 상태를 반영한)에 기초하여 리프레시 우선순위가 가장 높은, 어느 하나의 워드 라인 주소일 수 있다.
예를 들어 제1 블록(BLK 0)에 속한 타겟 주소의 워드라인에 대해 액티베이션 구동 전압이 인가되는 동안, 제2 블록(BLK 1)이 속한 리프레시 주소의 워드라인에는 리프레시 구동 전압이 인가될 수 있다. 이때 제2 블록(BLK 1)은 하나의 뱅크 어레이 내에서 액티베이션 동작(RD/WR)으로 사용하는 제1 블록(BLK 0)을 제외한 나머지 블록일 수 있다.
몇몇 실시예에 따라 하나의 뱅크 어레이 내에서 복수의 블록 각각은 적어도 하나의 MSB 비트로 구분할 수 있다. 도 5에 도시된 예는 하나의 뱅크 어레이가 2개로 구분되는 경우로서 제1 블록은 MSB [0], 제2 블록은 MSB [1]로 구분될 수 있다. 다양한 실시예에 따라, 복수의 블록은 블록의 개수에 따라 2 이상의 MSB 비트로 구분될 수 있다.
예를 들어 도 6을 참조하면, 하나의 뱅크 어레이는 2 이상의 블록을 포함할 수 있다. 도 5와 달리 도 6의 뱅크 어레이(110a')는 4개의 블록(BLK0 ~ BLK3)을 포함할 수 있다. 이 경우, 각 블록은 워드라인 주소에서 2이상의 최상위비트 MSB로 각 블록을 구분할 수 있다.
도시된 예에서 블록 BLK 0은 MSB[00]으로, 블록 BLK 1 는 MSB[01]으로, 블록 BLK 2 는 MSB[10]으로, 블록 BLK 3 은 MSB[11]로 각각 구분될 수 있다.
예를 들어 타겟 주소가 블록 BLK 0에 속하여, 블록 BLK0에서 액티베이션 동작이 수행되면, 나머지 블록 BLK1 내지 블록 BLK3 중 적어도 하나는 리프레시 동작을 수행할 수 있다.
몇몇 실시예에 따라 블록 BLK1 내지 블록 BLK3이 모두 리프레시 동작을 수행할 수 있다. 이 경우 블록 BLK1 내지 블록 BLK3은 서로 인접하는 다른 블록과 비트라인 센싱 영역을 공유하지 않을 수 있다. 또는 몇몇 실시예에 따라 블록 BLK0에 인접한 블록 BLK1은 제외하고 나머지 블록 BLK2, 블록 BLK3이 리프레시 동작을 수행할 수 있다. 이 경우 블록 BLK1과 블록 BLK0은 일 예로 비트라인 센싱 영역을 공유하는 블록일 수도 있고 다른 예로 비트라인 센싱 영역을 공유하지 않는 블록일 수도 있다. 또는 몇몇 실시예에 따라 블록 BLK0은 액티베이션 동작을 수행하고 블록 BLK2만 리프레시 동작을 수행할 수도 있다. 이 경우 블록 BLK0 내지 블록 BLK3은 일 예로 비트라인 센싱 영역을 공유하는 블록일 수도 있고 다른 예로 비트라인 센싱 영역을 공유하지 않는 블록일 수도 있다.
도 7을 참조하여 비트라인 센싱 영역의 공유하는 것을 구체적으로 설명하면, 메모리 장치(100)는 복수의 뱅크 어레이(110)를 포함하고, 각각의 뱅크 어레이(110a~110h)는 복수의 블록을 포함할 수 있다.
몇몇 실시예에 따라 타겟 주소(ADD1)는 뱅크 어드레스(ADDR) 및 로우 어드레스(ROW ADDR)를 포함하고, 복수의 뱅크 로우 선택 회로(140)는 타겟 주소의 뱅크 어드레스 및 로우 어드레스에 기초하여 어느 하나의 뱅크 로우 선택 회로(예를 들어 140a)가 활성화될 수 있다.
활성화된 뱅크 로우 선택 회로(140a)에 연결된 어느 하나의 뱅크 어레이(110a)에서, 타겟 주소는 제1 블록(BLK 0)에 속할 수 있고 리프레시 주소는 제2 블록(BLK 1)에 속할 수 있다. 즉, 타겟 주소(ADD1)와 리프레시 주소(ADD2)는 동일한 뱅크 어레이 내에서 서로 다른 블록에 속한다. 다만, 제1 블록과 제2 블록은 비트라인 센싱 회로(BLSA)가 공유되지 않는다. 즉, 제1 블록은 제1 비트라인 센싱 회로에 연결되고 제2 블록은 제2 비트라인 센싱 회로에 연결된다.
하나의 뱅크 어레이(110a)는 복수의 블록(Area 1~ Area6)을 포함할 수 있다. 각각의 블록은 적어도 하나의 비트라인 센싱 회로(BLSA)를 포함할 수 있다. 몇몇 실시예에 따라 복수의 블록 각각은 비트라인 센싱 영역을 독립적으로 포함할 수도 있고, 또는 몇몇 실시예에 따라 적어도 둘의 제1 측면으로 인접한 블록은 하나의 비트라인 센싱 영역을 공유하나 제1 측면에 반대방향인 제2 측면으로 인접한 블록과는 비트라인 센싱 영역을 공유하지 않을 수 있다.
예를 들어 도시된 일 실시예에서 블록 Area1은 양단에 비트라인 센싱회로 BLSA11, BLSA12를 포함할 수 있다. 또는 다른 예로 블록 Area 1은 일단에 비트라인 센싱회로를 포함할 수도 있다.
또는 또다른 예로, 서로 인접한 블록 Area 1과 블록 Area 3은 비트라인 센싱회로를 공유하고 다른 블록 Area 5는 블록 Area 1과 비트라인 센싱회로를 공유하지 않을 수 있다. 이경우 타겟주소는 Area 1에 속하고 리프레시 주소는 Area 5에 속할 수 있다.
본 명세서에서 비트라인 센싱회로를 공유한다는 것은 비트라인 센싱회로가 전기적으로 연결된다는 것을 의미한다. 예를 들어 서로 인접한 블록 Area 1과 블록 Area 3은 비트라인 센싱회로를 공유하는 것은 하나의 비트라인 센싱회로(예를 들어 BLSA A)로 블록 Area 1과 블록 Area 3가 각각 전기적으로 연결되되, 비트라인 센싱회로(BLSA A)가 블록 Area 1의 제1 데이터와 블록 Area 3의 제2 데이터를 동시에 읽지 못하고 제1 데이터만 센싱하거나 제2 데이터만 센싱할 수 있는 것을 의미한다.
도 8은 몇몇 실시예에 따른 메모리 시스템의 동작방법을 설명하기 위한 타이밍도이다.
도 8을 참조하면, 콘트롤 버스(11)를 통해 T1에서 액티베이션-리프레시 커맨드(ACTR CMD)를 수신하면, 메모리 장치(100)는 액티베이션-리프레시 커맨드(ACTR CMD)를 디코딩하여 타겟 주소 및 내부 커맨드를 추출한다.
내부 커맨드는 내부 액티베이션 커맨드, 예를 들어 독출 동작이면 RD CMD, 기입 동작이면 WR CMD에 기초하여 제1 제어신호를 생성한다.또한 내부 커맨드는 리프레시 컨트롤러(200)를 제어하기 위한 리프레시 컨트롤러 제어 신호를 포함할 수 있다.
리프레시 컨트롤러(200)는 리프레시 컨트롤러 제어 신호를 기초로 인에이블되어 리프레시 주소에 대해 리프레시 동작을 수행하기 위한 제2 제어신호를 생성한다.
제1 제어신호를 기초로, 메모리 장치(100)는 프리차지 커맨드에 기초한 프리차지 동작을 수행하기 전까지(T2 내지 T4) 행 활성화 시간(tRAS) 동안 타겟 주소(ADD1)의 워드 라인(WL_ADD1)에 액티베이션 구동 전압을 인가할 수 있다. 예를 들어, 내부 커맨드에 기초한 공통 센싱 라인(Common Sensing Line; CSL)신호를 T3에 활성화하여, 독출 동작 또는 기입 동작을 수행할 수 있다. 제2 제어신호를 기초로, 메모리 장치(100)는 리프레시 주소(ADD2)의 워드 라인(WL_ADD2)에 리프레시 구동 전압을 인가할 수 있다. 이때 리프레시 구동 전압은 타겟 주소(ADD1)에 액티베이션 동작을 수행하는 동안(tRAS_ADD1), 즉, T2 내지 T4 시간 동안에 동시에 인가될 수 있다(tRP_ADD2=tRAS_ADD1).
도 9는 몇몇 실시예에 따른 메모리 컨트롤러의 동작방법을 설명하기 위한 커맨드 타이밍도이다.
도 9를 참조하면, 메모리 시스템(10)은 메모리 장치(100)에 데이터를 기입하고 독출하는 동작, 즉 액티베이션 동작을 활발히 할 수 있다. 메모리 컨트롤러(20)는 P1 구간에서 메모리 장치(100)에 대해 액티베이션 커맨드(ACT CMD)를 전송하여 메모리 장치(100)로부터 데이터를 독출하거나 메모리 장치(100)에 데이터를 기입하는, 액티베이션 동작을 수시로 할 수 있다.
다만, 메모리 장치(100)의 특성상 특정 워드라인에 짧은 시간에 반복적으로 접근하는 로우 해머(Row Hammer)가 발생하는 경우, 메모리 장치는 데이터 신뢰성을 위해 리프레시 동작을 수행한다. 로우 해머 현상은 하나의 로우, 즉 워드 라인에 반복적으로 접근하는 경우, 이웃하는 로우(Row)에 연결된 셀들의 전하에 간섭(Disturbance)이 발생하여 충전된 전하가 일부 소실되는 현상을 말한다.
리프레시 동작은 노말 리프레시 커맨드, 또는 RFM(Refresh Management) 커맨드 또는 액티베이션-리프레시 커맨드 중 어느 하나에 의해 수행된다. 일 예로 메모리 컨트롤러(20)는 기설정된 조건에 기초하여 주기적으로 P2 구간에서 노말 리프레시 커맨드(REF CMD)를 전송하여, 메모리 장치가 로우 해머가 발생한 워드라인에 대해 리프레시 동작을 수행하도록 제어할 수 있다. P2 구간에서의 노말 리프레시 커맨드(REF CMD)는 메모리 컨트롤러(20)가 주도적으로 메모리 장치(100)의 상태에 기초하여 리프레시 동작을 수행하도록 하는 것이고, 이 경우 별도의 액티베이션 동작을 동시에 수행하지 않는다.
다른 예로 메모리 컨트롤러(20)는 RAA 카운트를 기설정된 조건과 비교한 결과 비주기적으로 P1 구간에서 RFM 커맨드를 전송하여, 메모리 장치가 로우 해머가 발생한 워드라인에 대해 리프레시 동작을 수행하도록 제어할 수 있다. 이 경우 액티베이션 동작은 수행하지 않는다. 이 경우 메모리 컨트롤러(20)는 뱅크 카운터(400)에 저장된 뱅크 카운트값에 기초하여, 기설정된 리프레시 임계치를 초과하면, RFM 커맨드를 전송할 수 있다.
그러나 리프레시 커맨드(REF CMD) 또는 RFM 커맨드가 오랫동안 들어오지 않고 액티베이션 동작만 계속 수행하게 되면, 로우 해머 완화(Row Hammer Mitigation) 동작이 제한되고 이에 따라 데이터 신뢰성이 떨어질 수 있다. 한편 데이터 신뢰성 향상을 위해 노말 리프레시 커맨드(REF CMD) 또는 리프레시 매니지먼트 커맨드(RFM CMD)를 자주 전송하게 되면, 액티베이션 동작을 멈추고 리프레시 동작을 수행하기 때문에 메모리 장치의 동작 속도에 영향을 줄 수 있고, 노말 리프레시 커맨드는 전체 메모리 셀에 대한 리프레시 동작을 수행하기 때문에 리프레시 동작 시간(tREF)이 길어질 수 있다.
따라서 메모리 컨트롤러(20)로부터 노말 리프레시 커맨드(REF CMD)가 들어오지 않는 P1 구간에서, 메모리 컨트롤러는 액티베이션-리프레시 커맨드(ACTR)를 전송할 수 있다. 이 경우 메모리 컨트롤러(20)는 뱅크 카운터(400)에 저장된 뱅크 카운트값 및 블록 카운트값에 기초하여, 기설정된 리프레시 임계치를 초과하면, 액티베이션-리프레시 커맨드를 전송할 수 있다.
액티베이션-리프레시 커맨드는 액티베이션 동작시 타겟 주소가 속한 하나의 제1 블록만 활성화시키므로, 메모리 장치 내부적으로 나머지 제2 블록들에 대해서 동시에 리프레시 동작을 수행하여, 메모리 장치(100)의 데이터 신뢰성 및 동작 속도를 향상시킬 수 있다.
메모리 컨트롤러(20)는 도 9에 도시된 바와 같이 카운터(400)에 저장된 카운트값에 기초하여 노말 액티베이션 커맨드(ACT)와 액티베이션-리프레시 커맨드(ACTR)를 선택적으로 전송할 수 있다. 노말 액티베이션 커맨드(ACT)는 타겟 주소에 대한 액티베이션 동작만 수행하고, 액티베이션-리프레시 커맨드(ACTR)는 타겟 주소에 대한 액티베이션 동작과 다른 블록에 대한 리프레시 동작을 동시에 수행할 수 있다.
메모리 컨트롤러(20)가 노말 액티베이션 커맨드(ACT)와 액티베이션-리프레시 커맨드(ACTR), 리프레시 매니지먼트 커맨드((RFM CMD), 노말 리프레시 커맨드(REF)를 선택적으로 전송하는 기준에 대해서는 도 10에서 구체적으로 설명한다.
도 10은 몇몇 실시예에 따른 메모리 컨트롤러의 동작방법을 설명하기 위한 개념도이다.
도 10을 참조하면, 메모리 컨트롤러(20)는 커맨드를 메모리 장치(100)로 전송할 때마다 RAA 카운트값을 업데이트한다. 메모리 컨트롤러(20)는 초기에 수신된 RAAIMT 카운트, RAAMMT 카운트를 RAA 카운트와 비교하여, 어떤 커맨드를 메모리 장치(100)로 전송할지 결정할 수 있다.
RAA 카운트는 액티베이션 동작이 전혀 수행되지 않은 시점부터 메모리 셀의 최고 수명 사이에서 증감될 수 있다. RAAIMT(Rolling Accumulated ACT Initial Management Threshold)는 최초로 리프레시 동작을 수행해야 하는 최소 RAA카운트값이고, RAAMMT(Rolling Accumulated ACT Maximum Management Threshold)는 RAA 카운트의 최대값이자, 메모리 셀의 최고 수명을 지칭할 수 있다. RAAIMT와 RAAMMT 카운트는 메모리 장치(100)의 모드 레지스터 세트(320)에 기설정되어 저장되는 초기설정값이다.
몇몇 실시예에 따라 메모리 컨트롤러(20)는 액티베이션 커맨드(ACT)를 전송하는 경우, 타겟 주소의 제1 블록에 대한 블록 카운터(421)에 저장되는 RAA 카운트를 1만큼 증가시킨다. 또는 몇몇 실시예에 따라 메모리 컨트롤러(20)는 액티베이션-리프레시 커맨드(ACTR)를 전송하는 경우, 타겟 주소의 제1 블록에 대한 블록 카운터(421)에 저장되는 RAA 카운트를 1만큼 증가시키고, 제2 블록에 대한 블록 카운터(422)에 대한 RAA 카운트는 기설정된 임계값(Th2)만큼 감소시킨다. 또는 몇몇 실시예에 따라 메모리 컨트롤러(20)는 노말 리프레시 커맨드(REF) 또는 RFM 커맨드를 전송하는 경우, 뱅크 어레이 전체에 대한 뱅크 카운터(400)에 저장되는 RAA 카운트를 기설정된 임계값(Th1)만큼 감소시킨다. 액티베이션-리프레시 커맨드에 의해 감소되는 임계값과 RFM 커맨드에 의해 감소되는 임계값은 다양한 실시예에 따라 같을 수도 있고 다를 수도 있다. 또는 몇몇 실시예에 따라 액티베이션-리프레시 커맨드에 의해 감소되는 임계값은 노말 리프레시 커맨드에 의해 감소되는 임계값보다 작을 수도 있고 같을 수도 있다.
몇몇 실시예에 따라 메모리 컨트롤러(20)는 액티베이션-리프레시 커맨드(ACTR)를 발생하기 위한 기설정된 제1 리프레시 임계치를 포함하여, 현재 특정 블록 카운터의 RAA 카운트가 제1 리프레시 임계치를 초과하면, 액티베이션-리프레시 커맨드(ACTR)을 발생한다.
몇몇 실시예에 따라 메모리 컨트롤러(20)는 RFM 커맨드를 발생하기 위한 기설정된 제2 리프레시 임계치를 포함하여, 현재 특정 블록 카운터의 RAA 카운트가 제2 리프레시 임계치를 초과하면, RFM 커맨드를 발생한다. 몇몇 실시예에 따라 제2 리프레시 임계치는 제1 리프레시 임계치보다 작을 수 있다.
예를 들어 도 5에 도시된 바와 같이 하나의 뱅크 어레이가 2개의 블록을 포함한 경우, 2개의 블록 카운트가 존재할 수 있다. 제1 블록에서 액티베이션 동작이 수행되면, 제1 블록의 제1 블록 카운트는 증가하나, 제2 블록에서 리프레시 동작을 수행하여 제2 블록의 제2 블록 카운트는 기설정된 임계값(Th2) 만큼 감소할 수 있다.
도 11은 몇몇 실시예에 따른 메모리 장치의 동작방법을 설명하기 위해 나타낸 개념도이다.
도 11을 참고하면, 메모리 장치(100)는 복수의 뱅크 어레이 각각에 속하여 블록별로 매핑되는 복수의 레지스터(REG)를 포함할 수 있다. 레지스터(REG)는 몇몇 실시예에 따라 메모리 제어 로직(300)내 모드 레지스터 세트(320)에 포함될 수도 있고, 몇몇 실시예에 따라 리프레시 컨트롤러(200) 내에 포함될 수도 있고, 몇몇 실시예에 따라 리프레시 컨트롤러(200)와 별개로 구성될 수도 있다.
레지스터(REG)는 매핑된 블록의 리프레시 주소를 저장한다. 블록(BLK) 각각은 복수의 워드라인에 연결되어 있으므로, 리프레시 컨트롤러(200)는 각 블록별(BLK 0, BLK 1)로 로우-해머 상태를 모니터링하여 복수의 워드라인 중 어느 하나의 워드라인에 대한 주소 정보를 레지스터REG(0), REG(1)에 각각 저장할 수 있다.
몇몇 실시예에 따라 리프레시 컨트롤러(200)가 레지스터(REG)에 저장하는 리프레시 주소는 메모리 장치(100)가 프리 차지 동작을 수행하는 동안 다음 액티베이션 동작 구간에서 리프레시 동작을 수행하기 위한, 다음 리프레시 주소일 수 있다. 예를 들어, 블록에 속한 복수의 워드 라인에서 모니터링된 로우-해머 상태 중 가장 나쁜 로우-해머 상태를 갖는 어느 하나의 워드 라인의 주소가 레지스터(REG)에 저장될 수 있다. 레지스터(REG)에 저장되는 리프레시 주소는 모니터링되는 로우-해머 상태에 따라 업데이트될 수 있다.
각 레지스터(REG)는 로우 어드레스 버스(RA BUS)에 연결되어, 액티베이션 커맨드에 기초한 타겟 주소(ACT address), 리프레시 컨트롤러(200)가 결정한블록별 리프레시 주소(MSB[0] Ref address, MSB[1] Ref address)를 수신할 수 있다. 리프레시 컨트롤러(200)는 레지스터(REG)에 저장된 리프레시 주소와 로우 어드레스 버스를 통해 수신되는 주소를 비교하여, 비교 결과에 따라 리프레시 동작을 수행하거나 수행하지 않을 수 있다. 구체적인 사항은 이하 도 12a 내지 12d에서 설명한다.
도 12a 내지 도 12d는 몇몇 실시예에 따른 메모리 장치의 동작방법을 설명하기 위한 개념도이다.
도 12a을 참조하면, 메모리 장치(100)가 제1 프리차지 동작을 수행하는 동안(PRECHARGE 1), 리프레시 컨트롤러(200)는 블록 각각의 메모리 상태 정보에 기초한 리프레시 주소 REF addr(1)를 레지스터 REG(0), REG(1)에 각각 저장한다.
도 12b 및 도 12c를 참조하면, 메모리 장치(100)가 액티베이션-리프레시 커맨드에 기초하여 액티베이션 동작을 수행할 타겟 주소(ACT addr) 디코딩하여 RA Bus로 전송하고, 레지스터 REG(0), REG(1)는 저장된 리프레시 주소와 타겟 주소를 비교한다.
비교 결과, 타겟 주소가 속한 제1 블록의 경우(MSB[1]) 행 활성화 시간동안(tRAS) 액티베이션 동작을 수행하고, 타겟 주소가 속하지 않은 제2 블록의 경우(MSB[0]) 동시에 리프레시 동작을 수행한다.
도 12d를 참조하면, 메모리 장치(100)의 액티베이션 동작이 완료되고 다시 제2 프리차지 동작(PRECHARGE2)을 수행하게 되면, 리프레시 동작이 수행되었던 블록의 레지스터 REG(0)는 로우-해머 상태 정보에 기초하여 새로운 리프레시 주소 REF addr(2)를 저장한다.
몇몇 실시예에 따라 도 12a 내지 도 12d에서 모니터링되는 로우-해머 상태 정보는 메모리 컨트롤러(20)에 도 10에서 설명한 RAA 카운터값으로 저장될 수 있고, 메모리 컨트롤러(20)는 RAA 카운터값을 MR 비트 등으로 수신할 수 있다. 메모리 컨트롤러(20)는 MR 비트를 기초로 이후 액티베이션 커맨드, 액티베이션-리프레시 커맨드 또는 리프레시 커맨드 중 어느 하나를 선택적으로 전송한다.
도 13은 몇몇 실시예에 따른 메모리 시스템의 동작방법을 설명하기 위한 타이밍도이다.
도 13을 참조하면, 메모리 장치(100)는 제1 프리차지 구간 (T0-T1) 동안 RA Bus를 통해 각 블록의 레지스터 REG[0], REG [1]에 리프레시 주소 Ref ADDR(i)를 저장할 수 있다.
메모리 장치(100)는 내부 액티베이션 커맨드(ACT)에 따라 RA BUS로 전송되는 타겟주소 ADDR(k)의 메모리 셀에 대해 T1 내지 T2의 행 활성화 시간(tRAS) 동안 액티베이션 동작을 활성화할 수 있다(ACT EN). 이때 타겟주소 ADDR(k)는 MSB[1]의 제1 블록에 대한 것이다.
메모리 장치(100)는 액티베이션 구간(T1~T2)에서 액티베이션 동작이 수행되지 않는 MSB[0]의 제2 블록에 대해 리프레시 동작을 수행한다. 리프레시 동작은 레지스터 REG[0]에 저장되어 있던 리프레시 주소 MSB[0] REF ADDR(a)에 대해 수행될 수 있다.
메모리 장치(100)는 내부 프리차지 커맨드(PRE)에 따라 T2~T4 구간에서 프리차지 동작을 수행한다. 프리차지 동작을 하는 동안 리프레시 컨트롤러(200)는 RA bus를 통해 각 블록의 레지스터에 리프레시 주소 MSB[0] Ref ADDR(i), MSB[1] Ref ADDR(i)를 전송하여 저장된 리프레시 주소를 업데이트할 수 있다.
도 14는 몇몇 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이다.
도 14를 참조하면, 메모리 장치(600)는 다수의 반도체 다이들 또는 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있다. 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 레이어이고 나머지 반도체 레이어들(LA2 내지 LAk)은 슬레이브 레이어일 수 있다.
반도체 레이어들(LA1 내지 LAk)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 레이어(LA1)는 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신할 수 있다. 마스터 레이어로서 제1 반도체 레이어(610)와 슬레이브 레이어로서 제k 반도체 레이어(620)를 중심으로 하여 반도체 메모리 장치(601)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)와 제k 반도체 레이어는 메모리 영역(Memory region, 621)을 구동하기 위한 각종 주변 회로들(622)을 구비한다. 예컨데, 주변 회로들(622)은 도 2에서 설명한 바와 같은, 각 메모리 영역의 워드 라인을 구동하기 위한 로우 드라이버(X-Driver)와, 각 메모리 영역의 비트 라인을 구동하기 위한 칼럼 드라이버(Y-Driver)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부, 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼 등을 구비할 수 있다.
제1 반도체 레이어(610)는 제어 로직을 더 포함할 수 있다. 제어 로직은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(621)에 대한 액세스를 제어하고, 메모리 영역(621)을 액세스하기 위한 제어 신호들을 생성할 수 있다.
제1 반도체 레이어(610)는 본 발명의 실시예들에 따른 리프레쉬 컨트롤러(RFCON)(100)를 포함할 수 있다. 전술한 바와 같이, 리프레시 컨트롤러(200)는 도 1 내지 도 13에서 설명한 바와 같이, 액티베이션 동작 동안에 부가적으로 리프레시 동작을 수행할 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 모듈을 설명하기 위한 도면이다.
도 15를 참고하면, 몇몇 실시예에 따라 메모리 장치(700)는 메모리 모듈 형태로 전자 장치에 장착될 수 있다. 메모리 장치(700)는 적어도 하나 이상 장착될 수 있다.
메모리 장치(700)는 복수의 휘발성 메모리(711~718), 메모리 컨트롤러(720), 및 메모리 입출력 핀들(730)을 포함할 수 있다. 메모리 장치(700)은 외부 CPU의 제어에 따라 데이터를 기입하거나 또는 기입된 데이터를 출력할 수 있다.
메모리 장치(700)가 DRAM을 포함하는 경우, CPU는 DDR(Double Data Rate), LPDDR(Low Power DDR) 등과 같은 통신 규약에 따라 메모리 장치(700)를 제어할 수 있다. 예를 들어, 메모리 장치(700)에 저장된 데이터를 읽기 위하여, CPU는 커맨드 및 어드레스를 메모리 장치(700)로 전송한다.
복수의 휘발성 메모리(711~718)는 몇몇 실시예에 따라 DRAM(Dynamic Random Access Memory), SDRAM 중 적어도 하나일 수 있다. 복수의 휘발성 메모리(711~718) 각각은 메모리 컨트롤러(720)로부터 제공된 신호에 응답하여, 통하여 데이터(DQ)를 통신할 수 있다. 몇몇 실시예에 따라 메모리 장치(700)는 데이터 통신을 위한 데이터 버퍼들(미도시)를 더 포함할 수 있으며, 데이터 버퍼들(미도시)은 데이터 스트로브 신호들(DQS)과 동기되어, 메모리 컨트롤러(720)와 데이터(DQ)를 주고받을 수 있다.
메모리 컨트롤러(720)는 몇몇 실시예에 따라 복수의 휘발성 메모리(711 내지 718)에 대해 DIMM(Dual In-line Memory Module), RDIMM(Registered DIMM), LRDIMM(Load Reduced DIMM), UDIMM등과 같은 메모리 모듈의 표준들 중 하나에 따라 통신할 수 있다.
메모리 컨트롤러(720)는 몇몇 실시예에 따라 메모리 입출력 핀들(730)을 통해 메모리 장치(700)의 커맨드/어드레스(CA) 및 클럭 신호(CK)를 수신하고, 수신된 신호들을 복수의 휘발성 메모리 장치들(711~718)에 제공할 수 있다.
도 16은 몇몇 실시예에 따른 전자 장치를 설명하기 위한 블록도이다.
도 16을 참고하면, 몇몇 실시예에 따라 전자 장치(1000)는 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 서버 컴퓨터, 넷-북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나를 포함할 수 있다.
몇몇 실시예에 따라 전자 장치(1000)는 메모리 시스템(10), CPU(1200), 시스템 관리 버스(1300)를 포함할 수 있다. 몇몇 실시예에 따라 전자 장치(1000)는 입력 장치(1400), 디스플레이 장치(1500), 네트워크 장치(1600), 스토리지 장치(1700)를 더 포함할 수도 있다.
메모리 시스템(10)는 CPU(1200)에 의해 처리되는 데이터를 저장하거나, CPU(1200)의 동작 메모리(Working Memory)로서 구동할 수 있다. 몇몇 실시예에 따라 메인 메모리 장치(100)는 DDR SDRAM(double data rate synchronous dynamic random access memory), LPDDR(low power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus DRAM) 등과 같은 DRAM이거나, 리프레쉬 동작이 필요한 임의의 휘발성 메모리(volatile memory) 장치일 수 있다.
메모리 시스템(10)는 반도체를 이용해 제조될 수 있다. 메모리 시스템(10)는 스토리지 장치(1700)에 비해서 처리 속도가 빠를 수 있다. 즉, 전원이 차단되면 기억된 내용이 상실되는 메모리일 수 있다.
CPU(Central Processing Unit, 1200)는 몇몇 실시예에 따라 다양한 임의의 프로세서일 수 있다. 전자 장치의 명령을 해독하고 산술논리연산이나 데이터 처리를 실행하는 장치일 수 있다. CPU(1200)는 몇몇 실시예에 따라 프로그램 카운터, ALU (arithmetic and logic unit, 산술논리연산부, 1210), 제어부(1220), 각종 레지스터(1230), 명령해독부, 타이밍 발생회로 등을 포함할 수 있다.
ALU(1210)는 전자 장치(1000)의 명령을 수행하기 위한 산술 논리 연산을 실행할 수 있다.
몇몇 실시예에 따라 레지스터(1230)는 전자 장치(1000)의 동작 상태와 관련한 로그들을 저장할 수 있다. 몇몇 실시예에 따라 제어부(1220)는 전자 장치(1000)의 동작을 수행하면서 실시간으로 전자 장치(1000)의 동작 상태에 대한 로그(Log)를 레지스터(1230)에 기입할 수 있다.
몇몇 실시예에 따라 CPU(1200)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(MultiCore)을 포함하여 데이터를 처리할 수 있다. 예시적으로, 중앙 처리 장치(CPU, 1200)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 몇몇 실시예에 따라 CPU(1200)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
입력 장치(1400)는 전자 장치(1000)로 데이터 또는 명령어를 입력하는 다양한 장치들을 포함한다. 예를 들어, 입력 장치(1400)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자, 온도 센서, 생체 인식 센서 등과 같은 사용자 입력 장치들일 수 있다.
디스플레이 장치(1500)는 외부로 데이터를 출력하는 다양한 장치들을 포함한다. 예를 들어, 디스플레이 장치(1500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 장치들을 포함할 수 있다.
네트워크 장치(1600)는 전자 장치(1000) 외부에 있는 장치와 통신이 가능하도록 하는 송수신 장치일 수 있다. 네트워크 장치(1600)는 몇몇 실시예에 따라 유선 연결 송수신 장치일 수도 있고, 몇몇 실시예에 따라 무선 연결 송수신 장치일 수도 있다.
스토리지 장치(1700)는 CPU(1200) 외부에 존재할 수 있다. 스토리지 장치(1700)는 메모리 시스템(10)의 한정된 기억용량을 보조하기 위해 사용될 수 있다. 스토리지 장치(1700)는 전원이 차단되어도 기억된 내용이 상실되지 않는다. 즉, 스토리지 장치(1700)는 비휘발성 메모리(Non-volatile memory)일 수 있다. 스토리지 장치(1700)는 메모리 시스템(10)에 비해서 상대적으로 속도가 느릴 수 있다. 다만, 다량의 데이터를 반영구적으로 저장할 수 있다.
스토리지 장치(1700)도 반도체를 사용할 수도 있다. 스토리지 장치(1700)는 몇몇 실시예에 따라 자기 디스크를 이용한 하드 디스크 장치(Hard Disk Drive, HDD)일 수도 있고, 몇몇 실시예에 따라 자기 디스크 대신에 반도체를 사용한 SSD(Solid State Drive)를 사용할 수 있다.
버스들(1300)은 임의의 다양한 통신 링크들일 수 있다. 몇몇 실시예에 따라 버스들(1300)은 시스템 관리 버스(SMBus), 상호 집적 회로(I2C) 버스, 지능형 플랫폼 관리 인터페이스(IPMI) 호환 버스, 모드 버스, 또는 기타 등등일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 메모리 시스템
20 : 메모리 컨트롤러 21 : 컨트롤러 제어 로직
29 : 메모리 인터페이스 100 : 메모리 장치
110 : 뱅크 어레이 120 : 어드레스 레지스터
130 : 뱅크 제어 로직 140 : 뱅크 로우 선택 디코더
150 : 감지 증폭부 160 : 컬럼 디코더
170 : 입출력 게이트 회로 180 : 데이터 입출력 버퍼
200 : 리프레시 컨트롤러 300 : 메모리 제어 로직
400 : 뱅크 카운터 421, 422 : 블록 카운터

Claims (20)

  1. 메모리 컨트롤러로부터 액티베이션-리프레시 커맨드를 수신하는 단계;
    상기 액티베이션-리프레시 커맨드로부터 타겟 주소 및 내부 커맨드를 디코딩하는 단계; 및
    상기 타겟 주소에 대해 상기 내부 커맨드에 기초한 액티베이션 동작을 수행하고, 상기 타겟 주소가 속하지 않은 적어도 하나의 블록에 대해 리프레시 동작을 수행하는 단계를 포함하는, 메모리 장치의 동작방법.
  2. 제1항에 있어서, 상기 액티베이션 동작을 수행하는 제1 블록과 상기 리프레시 동작을 수행하는 제2 블록은 비트라인 센싱 영역을 공유하지 않는 서로 다른 블록에 각각 속하는, 메모리 장치의 동작방법.
  3. 제2항에 있어서, 상기 메모리 장치는 복수의 뱅크 어레이를 포함하고,
    상기 뱅크 어레이는 각각이 적어도 하나의 상기 비트라인 센싱 영역을 포함하는 복수의 블록을 포함하며,
    상기 제1 블록과 상기 제2 블록은 하나의 뱅크 어레이에 속하는, 메모리 장치의 동작방법.
  4. 제3항에 있어서, 상기 메모리 장치는 상기 복수의 블록 각각에 매핑되는 복수의 레지스터를 포함하고,
    상기 레지스터 각각은 매핑된 블록에 속한 복수의 로우 중 리프레시 주소를 저장하는, 메모리 장치의 동작방법.
  5. 제4항에 있어서, 상기 레지스터는
    상기 메모리 장치가 프리차지 동작을 수행하는 동안 상기 리프레시 주소를 업데이트하는, 메모리 장치의 동작방법.
  6. 제4항에 있어서, 상기 레지스터에 저장되는 상기 리프레시 주소는
    상기 매핑된 블록 내에서 로우-해머 상태에 기초하여 선택되는 주소인, 메모리 장치의 동작방법.
  7. 제1항에 있어서, 상기 메모리 컨트롤러는
    상기 메모리 장치로 액티베이션 커맨드와 상기 액티베이션-리프레시 커맨드를 선택적으로 전송하는, 메모리 장치의 동작방법.
  8. 제3항에 있어서, 상기 메모리 컨트롤러는
    상기 타겟 주소가 속한 제1 블록에 대한 제1 블록 카운터; 및
    상기 타겟 주소가 속하지 않은 적어도 하나의 제2 블록 각각에 대한 적어도 하나의 제2 블록 카운터를 더 포함하고,
    상기 액티베이션-리프레시 커맨드를 전송할 때 상기 제1 블록 카운터의 카운트값은 증가시키고 및 상기 제2 블록 카운터의 카운트값은 감소시키는, 메모리 장치의 동작방법.
  9. 메모리 컨트롤러로부터 수신한 액티베이션-리프레시 커맨드에 기초한 타겟 주소에 대해 액티베이션 동작을 수행하기 위한 제1 제어 신호를 생성하는 메모리 제어 로직;
    상기 타겟 주소가 속한 제1 블록 및 상기 타겟 주소가 속하지 않는 복수의 제2 블록을 포함하는 적어도 하나의 뱅크 어레이;
    상기 제2 블록에 대한 리프레시 동작을 수행하기 위한 제2 제어 신호를 생성하는 리프레시 컨트롤러;
    상기 타겟 주소가 속한 상기 뱅크 어레이를 활성화하는 뱅크 제어 신호를 출력하는 뱅크 제어 로직; 및
    상기 제1 제어 신호, 상기 제2 제어 신호 및 상기 뱅크 제어 신호에 기초하여 선택되어 적어도 하나가 활성화되는 복수의 뱅크 로우 선택 디코더를 포함하고,
    상기 활성화되는 뱅크 로우 선택 디코더는
    액티베이션 구간에서 상기 타겟 주소의 워드라인에 액티베이션 구동 전압을 인가하고, 리프레시 주소의 워드라인에 대해 리프레시 구동 전압을 동시에 인가하고,
    상기 리프레시 주소는
    상기 복수의 제2 블록 중 적어도 하나의 블록에 속한 것인, 메모리 장치.
  10. 제9항에 있어서, 상기 제1 블록과 상기 제2 블록은
    비트라인 센싱 영역을 공유하지 않는 서로 다른 블록인, 메모리 장치.
  11. 제9항에 있어서, 상기 메모리 장치는 상기 복수의 블록 각각에 매핑되어 블록 리프레시 주소를 저장하는 복수의 레지스터를 포함하는, 메모리 장치.
  12. 제11항에 있어서, 상기 리프레시 컨트롤러는
    상기 메모리 장치가 프리차지 동작을 수행하는 동안 상기 레지스터에 저장되는 상기 블록 리프레시 주소를 업데이트하는, 메모리 장치.
  13. 제12항에 있어서, 상기 리프레시 컨트롤러는
    상기 각 블록에 속한 모든 로우의 로우-해머 상태를 모니터링하여 상기 로우-해머 상태가 가장 나쁜 로우의 주소를 상기 블록 리프레시 주소로 결정하는, 메모리 장치.
  14. 제13항에 있어서, 상기 리프레시 컨트롤러는
    동일한 액티베이션 구간에서 상기 저장된 블록 리프레시 주소와 상기 타겟 주소가 동일한 블록에 대해서는 상기 리프레시 동작을 수행하지 않는, 메모리 장치.
  15. 제9항에 있어서, 상기 메모리 제어 로직은
    선택적으로 전송되는 액티베이션 커맨드와 상기 액티베이션-리프레시 커맨드를 수신하는, 메모리 장치.
  16. 제16항에 있어서, 상기 메모리 컨트롤러는
    상기 타겟 주소가 속한 제1 블록에 대한 제1 블록 카운터; 및
    상기 타겟 주소가 속하지 않은 적어도 하나의 제2 블록에 대한 제2 블록 카운터를 포함하는 메모리 장치.
  17. 제16항에 있어서, 상기 메모리 컨트롤러는
    상기 액티베이션-리프레시 커맨드를 전송하면 상기 제1 블록 카운터의 카운트값은 증가시키고 상기 제2 블록 카운터의 카운트값은 감소시키는, 메모리 장치.
  18. 제16항에 있어서, 상기 메모리 컨트롤러는
    상기 제1 및 제2 블록 카운터의 카운트값에 기초하여, RFM 커맨드 또는 액티베이션-리프레시 커맨드를 선택적으로 전송하는, 메모리 장치.
  19. 메모리 컨트롤러에 있어서,
    상기 메모리 컨트롤러 자체의 동작을 제어하거나 메모리 장치에 대한 액티베이션 커맨드, 리프레시 커맨드, RFM(Refresh Management) 커맨드 및 액티베이션-리프레시 커맨드 중 어느 하나를 선택적으로 전송하는 컨트롤러 제어 유닛; 및
    상기 메모리 장치의 복수의 뱅크 어레이 각각에 매핑되어, 각각이 복수의 블록 카운트를 포함하는 복수의 뱅크 카운터를 포함하고,
    상기 액티베이션 커맨드 또는 상기 액티베이션-리프레시 커맨드를 상기 메모리 장치로 전송하면, 타겟주소가 속한 제1 블록에 상응하는 제1 블록 카운터의 카운트 값이 증가되는, 메모리 컨트롤러.
  20. 제19항에 있어서, 상기 메모리 컨트롤러는
    상기 액티베이션-리프레시 커맨드를 상기 메모리 장치로 전송하면,
    상기 제1 블록 이외의 적어도 하나의 제2 블록에 상응하는 제2 블록 카운터의 카운트 값을 감소시키는, 메모리 컨트롤러.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117672291A (zh) * 2022-08-30 2024-03-08 长鑫存储技术有限公司 监测电路、刷新方法及存储器
CN115357952B (zh) * 2022-10-18 2023-02-03 合肥奎芯集成电路设计有限公司 针对动态存储器的行锤攻击防御方法和装置
CN117393015B (zh) * 2023-12-11 2024-03-22 浙江力积存储科技有限公司 一种三维存储器架构及其刷新方法和存储器

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001118383A (ja) * 1999-10-20 2001-04-27 Fujitsu Ltd リフレッシュを自動で行うダイナミックメモリ回路
US7043599B1 (en) * 2002-06-20 2006-05-09 Rambus Inc. Dynamic memory supporting simultaneous refresh and data-access transactions
US6967885B2 (en) * 2004-01-15 2005-11-22 International Business Machines Corporation Concurrent refresh mode with distributed row address counters in an embedded DRAM
US20080151670A1 (en) * 2006-12-22 2008-06-26 Tomohiro Kawakubo Memory device, memory controller and memory system
US8112577B2 (en) * 2007-10-08 2012-02-07 Cisco Technology, Inc. Concurrently communicating refresh and read/write commands with a memory device
WO2012074724A1 (en) * 2010-12-03 2012-06-07 Rambus Inc. Memory refresh method and devices
KR20160023274A (ko) * 2014-08-22 2016-03-03 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR102282971B1 (ko) * 2014-12-05 2021-07-29 삼성전자주식회사 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템
KR102250622B1 (ko) * 2015-01-07 2021-05-11 삼성전자주식회사 메모리 장치의 동작 방법 및 이를 포함하는 메모리 시스템의 동작 방법
KR102299352B1 (ko) * 2015-02-02 2021-09-08 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법
KR102405241B1 (ko) * 2015-12-18 2022-06-07 에스케이하이닉스 주식회사 베이스 칩 및 이를 포함하는 반도체 패키지
US9761297B1 (en) * 2016-12-30 2017-09-12 Intel Corporation Hidden refresh control in dynamic random access memory
US10381064B1 (en) * 2018-01-19 2019-08-13 Micron Technology, Inc. Apparatuses and methods for refreshing memory of a semiconductor device
KR102544184B1 (ko) * 2018-08-09 2023-06-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 리프레쉬 방법
US10706909B2 (en) * 2018-11-27 2020-07-07 Micron Technology, Inc. Apparatuses and methods for refresh operations including multiple refresh activations
US11227649B2 (en) * 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
KR20210131813A (ko) * 2020-04-24 2021-11-03 에스케이하이닉스 주식회사 반도체장치 및 이를 이용한 리프레쉬방법
JP2022051363A (ja) * 2020-09-18 2022-03-31 キオクシア株式会社 メモリシステム
US11468938B2 (en) * 2020-11-12 2022-10-11 Micron Technology, Inc. Memory with programmable refresh order and stagger time

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