KR102282971B1 - 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템 - Google Patents

반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명의 실시예에 따른 반도체 메모리 장치는 복수의 블록들(blocks)을 포함하는 뱅크, 활성화 명령에 응답하여 상기 블록들 중 제1 블록의 로우를 활성화시키는 제1 로우 디코더, 및 상기 제1 블록의 상기 로우를 활성화시키는 동안, 리프레쉬 동작을 위해 상기 블록들 중 제2 블록의 로우를 선택적으로 활성화시키는 제2 로우 디코더를 포함한다.

Description

반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템{A SEMICONDUCTOR MEMORY DEVICE, AND A MEMORY SYSTEM INCLUDING THE SEMICONDUCTOR MEMORY DEVICE}
본 발명의 개념에 따른 실시예는 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템에 관한 것으로 보다 상세하게는, 외부의 리프레쉬 명령 없이 동작 가능한 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 비휘발성 메모리 장치(non-volatile memory device)와 휘발성 메모리 장치(volatile memory device)를 포함하는 개념이다. 상기 반도체 메모리 장치는 각각이 데이터를 저장하기 위한 복수의 메모리 셀들(memory cells)을 포함하고 있으며, 상기 메모리 셀 중 DRAM(Dynamic Random Access Memory) 셀은 상기 데이터에 대응하는 전하를 저장하는 커패시터(capacitor)을 포함한다.
상기 커패시터에 저장된 전하는 시간에 따라 누설되는 경향이 있으므로, 반도체 메모리 장치의 신호 무결성(SI;signal integrity)을 높이기 위해, 상기 DRAM 셀은 일정 주기로 리프레쉬(refresh)되어야 할 필요가 있다. 그러나, 갈수록 고속 동작이 요구되는 반도체 메모리 장치의 특성상, 리프레쉬를 위해 소요되는 시간은 반도체 메모리 장치의 동작 속도를 저하시키는 원인이 되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 리프레쉬에 소요되는 시간을 최소화하여 성능이 향상될 수 있는 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템을 제공함에 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 복수의 블록들(blocks)을 포함하는 뱅크, 활성화 명령에 응답하여 상기 블록들 중 제1 블록의 로우를 활성화시키는 제1 로우 디코더, 및 상기 제1 블록의 상기 로우를 활성화시키는 동안, 리프레쉬 동작을 위해 상기 블록들 중 제2 블록의 로우를 선택적으로 활성화시키는 제2 로우 디코더를 포함한다.
실시예에 따라, 상기 리프레쉬 동작의 완료 여부에 대한 리프레쉬 완료 신호를 카운트하고 카운트 값을 저장하는 풀인 카운터(pull-in counter)를 더 포함한다.
실시예에 따라, 상기 풀인 카운터는, 상기 카운트 값이 최대 값에 도달하면, 상기 제2 로우 디코더가 상기 리프레쉬 동작을 위해 상기 제2 블록을 활성화시키지 않도록 제어하는 최대 리프레쉬 신호를 생성한다.
실시예에 따라, 상기 제2 블록이 상기 제1 블록과 동시에 활성화될 수 없는 금지 영역(keep out zone)에 속할 경우, 상기 제2 로우 디코더는 상기 리프레쉬 동작을 위해 상기 제2 블록을 활성화시키지 않는다.
실시예에 따라, 상기 풀인 카운터는,리프레쉬 시간이 경과할 때마다 상기 카운트 값을 감소시키고, 상기 카운트 값이 최소 값에 도달하면, 셀프 리프레쉬 동작을 제어하는 셀프 리프레쉬 신호를 생성한다.
실시예에 따라, 상기 셀프 리프레쉬 동작 중 상기 뱅크에 대한 상기 활성화 명령이 수신될 경우, 에러 정보를 생성하는 에러 정보 생성기(error information generator)를 더 포함한다.
실시예에 따라, 상기 에러 정보는 상기 활성화 명령에 대해 일정한 에러 레이턴시(error latency)를 갖는다.
실시예에 따라, 상기 복수의 블록들 각각에 포함되는 로우들에 대한 로우 어드레스의 최하위 비트는 블록을 구분한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 적어도 하나의 뱅크 유닛(bank unit)을 포함하고, 상기 뱅크 유닛은, 복수의 블록들(blocks)을 포함하는 뱅크, 각각이 상기 복수의 블록들을 제어하는 제1 로우 디코더, 및 제2 로우 디코더를 포함하는 로우 디코더 블록, 및 상기 반도체 메모리 장치가 상기 블록들 중 제1 블록을 활성화시키는 활성화 명령을 수신한 경우, 상기 제1 로우 디코더가 상기 제1 블록을 활성화시키는 동안 상기 제2 로우 디코더가 리프레쉬 동작을 위해 상기 블록들 중 제2 블록을 선택적으로 활성화시키도록 제어하는 디코더 제어 블록을 포함한다.
실시예에 따라, 상기 반도체 메모리 장치는, 상기 리프레쉬 동작의 완료 여부에 대한 리프레쉬 완료 신호를 카운트하고 카운트 값을 저장하는 풀인 카운터(pull-in counter)를 더 포함한다.
실시예에 따라, 상기 풀인 카운터는, 상기 카운트 값이 최대 값에 도달하면, 상기 제2 로우 디코더가 상기 리프레쉬 동작을 위해 상기 제2 블록을 활성화시키지 않도록 제어하는 최대 리프레쉬 신호를 생성한다.
실시예에 따라, 상기 제2 블록이 상기 제1 블록과 동시에 활성화될 수 없는 금지 영역(keep out zone)에 속할 경우, 상기 제2 로우 디코더는 상기 리프레쉬 동작을 위해 상기 제2 블록을 활성화시키지 않는다.
실시예에 따라, 상기 풀인 카운터는, 리프레쉬 시간이 경과할 때마다 상기 카운트 값을 감소시키고, 상기 카운트 값이 최소 값에 도달하면, 셀프 리프레쉬 동작을 제어하는 셀프 리프레쉬 신호를 생성한다.
실시예에 따라, 상기 셀프 리프레쉬 동작 중 상기 뱅크에 대한 상기 활성화 명령이 수신될 경우, 에러 정보를 생성하는 에러 정보 생성기(error information generator)를 더 포함한다.
실시예에 따라, 상기 에러 정보는 상기 활성화 명령에 대해 일정한 에러 레이턴시(error latency)를 갖는다.
실시예에 따라, 상기 복수의 블록들 각각에 포함되는 로우들에 대한 로우 어드레스의 최하위 비트는 블록을 구분한다.
본 발명의 실시예에 따른 메모리 시스템은 적어도 하나의 뱅크 유닛(bank unit)을 포함하는 반도체 메모리 장치, 및 상기 적어도 하나의 뱅크 유닛을 활성화시키는 활성화 명령을 생성하는 메모리 컨트롤러를 포함하며, 상기 뱅크 유닛은, 복수의 블록들(blocks)을 포함하는 뱅크, 각각이 상기 복수의 블록들을 제어하는 제1 로우 디코더, 및 제2 로우 디코더를 포함하는 로우 디코더 블록, 및 상기 블록들 중 제1 블록을 활성화시키는 상기 활성화 명령이 수신된 경우, 상기 제1 로우 디코더가 상기 제1 블록을 활성화시키는 동안 상기 제2 로우 디코더가 리프레쉬 동작을 위해 상기 블록들 중 제2 블록을 선택적으로 활성화시키도록 제어하는 디코더 제어 블록을 포함한다.
실시예에 따라, 상기 반도체 메모리 장치는, 상기 리프레쉬 동작의 완료 여부에 대한 리프레쉬 완료 신호를 카운트하고 카운트 값을 저장하는 풀인 카운터를 더 포함한다.
실시예에 따라, 상기 풀인 카운터는, 리프레쉬 시간이 경과할 때마다 상기 카운트 값을 감소시키고, 상기 카운트 값이 최소 값에 도달하면, 셀프 리프레쉬 동작을 제어하는 셀프 리프레쉬 신호를 생성한다.
실시예에 따라, 상기 반도체 메모리 장치는, 상기 셀프 리프레쉬 동작 중 상기 뱅크에 대한 상기 활성화 명령이 수신될 경우, 에러 정보를 생성하는 에러 정보 생성기를 더 포함하고, 상기 메모리 컨트롤러는, 상기 에러 정보에 따라 상기 활성화 명령을 다시 상기 반도체 메모리 장치로 전송한다.
본 발명의 실시예에 따른 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템에 의하면, 상기 반도체 메모리 장치의 외부로부터 별도의 리프레쉬 명령을 수신하지 않고도 리프레쉬 동작을 수행할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템에 의하면, 활성화 명령에 따른 워드 라인 활성화 동작을 수행하는 로우 디코더와 리프레쉬 동작을 수행하는 로우 디코더가 분리되고 리프레쉬 동작이 백그라운드(background)로 진행되어 반도체 메모리 장치의 동작 속도가 향상될 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 간략히 나타내는 도면이다.
도 2는 도 1에 도시된 메모리 시스템을 보다 상세히 나타낸 블록도이다.
도 3은 도 2에 도시된 제1 뱅크 유닛을 상세히 나타낸 블록도이다.
도 4는 도 2에 도시된 반도체 메모리 장치의 액티브 리프레쉬 동작을 설명하기 위한 타이밍도이다.
도 5는 도 2에 도시된 반도체 메모리 장치의 액티브 리프레쉬 동작이 수행되지 않는 케이스를 설명하기 위한 타이밍도이다.
도 6은 도 2에 도시된 반도체 메모리 장치의 셀프 리프레쉬 동작의 일 실시예를 설명하기 위한 타이밍도이다.
도 7은 도 2에 도시된 반도체 메모리 장치의 셀프 리프레쉬 동작의 다른 실시예를 설명하기 위한 타이밍도이다.
도 8은 도 3에 도시된 뱅크의 워드라인들에 대한 어드레싱 방법을 설명하기 위한 개념도이다.
도 9는 도 2에 도시된 반도체 메모리 장치의 셀프 리프레쉬 동작을 보다 상세히 설명하기 위한 타이밍도이다.
도 10은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시 예를 나타낸다.
도 11은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다.
도 12는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 13은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 14는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 15는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 16은 도 1에 도시된 반도체 메모리 장치를 포함하는 데이터 처리 시스템의 일 실시 예를 나타낸다.
도 17은 도 1에 도시된 반도체 메모리 장치를 포함하는 멀티-칩 패키지의 일실시예를 개략적으로 나타낸 개념도이다.
도 18은 도 17에 도시된 멀티-칩 패키지의 일실시예를 입체적으로 나타낸 개념도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 간략히 나타내는 도면이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 모듈(memory module, 50) 및 메모리 컨트롤러(memory controller, 300)를 포함할 수 있다.
메모리 모듈(50)은 각각이 반도체 메모리 장치(semiconductor memory device)에 해당하는 복수의 다이들(RAM0~RAMp)을 포함할 수 있다. 메모리 모듈(50)은 SIMM(single in-line memory module) 또는 DIMM(dual in-line memory module) 형태로 구현될 수 있다.
복수의 다이들(RAM0~RAMp) 각각은 메모리 컨트롤러(300)로부터 어드레스 정보(ADD)와 커맨드 신호(CMD)를 수신하여 동작할 수 있고, 메모리 컨트롤러(300)와 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)를 송수신할 수 있다. 특히, 데이터 신호(DQ)는 메모리 컨트롤러(300)로 전송되는 에러 정보(error information;EI)를 포함할 수 있다.
메모리 컨트롤러(300)는 메모리 모듈(50)의 전반적인 동작 예컨대, 활성화(activation), 리드(read), 또는 라이트(write) 동작을 제어할 수 있으며, SoC(System on Chip)의 일부로 구현될 수 있다.
도 2는 도 1에 도시된 메모리 시스템을 보다 상세히 나타낸 블록도이다. 도 3은 도 2에 도시된 제1 뱅크 유닛을 상세히 나타낸 블록도이다.
도 1 내지 도 3을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(300)를 포함할 수 있다. 도 2는 도 1에 도시된 메모리 모듈(50)에 포함되는 하나의 다이(예컨대, RAM0)와 메모리 컨트롤러(300)를 나타낸 도면이다.
도 2와 도 3에 도시된 각 구성(예컨대, 110 내지 190)은 소프트웨어(software), 하드웨어(hardware), 또는 소프트웨어와 하드웨어의 결합 형태로 구성될 수 있다.
반도체 메모리 장치(100)는 커맨드 및 어드레스 샘플러(C/A sampler, 110), 커맨드 디코더(command decoder, 120), 로우 어드레스 버퍼(row address buffer, 130), 뱅크 활성화 로직(bank activation logic, 140), 메모리 코어(memory core, 150), 카운터 블록(counter block, 160), TCSR 유닛(Temperature Compensate Self Refresh unit, 170), 에러 정보 생성기(error information generator, 180), 및에러 정보 드라이버(error information driver, 190)를 포함할 수 있다.
커맨드 및 어드레스 샘플러(110)는 메모리 컨트롤러(300)로부터 수신되는 커맨드 및 어드레스(CMD & ADD)를 샘플링(sampling)하여, 커맨드(CMD)를 커맨드 디코더(120)로 전송하고 로우 어드레스(RA)를 로우 어드레스 버퍼(130)로 전송할 수 있다. 또한, 커맨드 및 어드레스 샘플러(110)는 뱅크 어드레스(BA)를 뱅크 활성화 로직(140)으로 전송할 수 있다.
커맨드 및 어드레스(CMD & ADD)는 커맨드(CMD)와 어드레스(ADD)가 혼합된 데이터이고, 상기 샘플링 동작은 커맨드(CMD)와 어드레스(ADD)를 분리하는 동작일 수 있다.
커맨드(CMD)는 반도체 메모리 장치(100)의 특정 동작을 요청하는 정보이며, 예컨대, 리드 커맨드(read command), 라이트 커맨드(write command), 활성화 커맨드(activation command)일 수 있다. 어드레스(ADD)는 커맨드(CMD)의 대상이 되는 메모리 셀(memory cell)의 뱅크(bank), 로우(row) 및 컬럼(column) 주소에 대한 정보이고, 로우 어드레스(RA)와 뱅크 어드레스(BA)는 각각 어드레스(ADD)에 포함된 상기 로우 주소와 상기 뱅크 주소를 의미한다.
커맨드 디코더(120)는 커맨드(CMD)를 해석하고, 커맨드(CMD)에 대응되는 동작을 제어하는 로직으로 제어 신호를 전송할 수 있다.
예컨대, 커맨드(CMD)가 활성화 명령일 경우 커맨드 디코더(120)는 활성화 인식 신호(ARS;activation recognition signal)를 뱅크 활성화 로직(140)으로 전송할 수 있다. 활성화 인식 신호(ARS)는 커맨드(CMD)의 해석 결과 활성화 명령이 포함될 경우 발생하는 신호일 수 있다. 활성화 인식 신호(ARS)는 커맨드(CMD)의 해석 결과 리드 명령 또는 라이트 명령이 포함될 경우에도 발생하는 신호일 수 있다.
또한, 커맨드 디코더(120)는 에러 정보 생성기(180)가 에러 정보(180)를 생성할 때, 에러 정보(180)의 타이밍을 제공할 수 있다.
로우 어드레스 버퍼(130)는 로우 어드레스(RA)를 임시 저장하고, 로우 어드레스(RA)를 메모리 코어(150)로 전송할 수 있다.
뱅크 활성화 로직(140)은 활성화 인식 신호(ARS)와 뱅크 어드레스(BA)에 기초하여, 메모리 코어(150)에 포함된 복수의 뱅크 유닛들(BU_A~BU_H;200A~200H) 중 적어도 하나의 뱅크 유닛을 활성화하기 위한 뱅크 활성화 신호들(BA_A~BA_H)을 생성할 수 있다. 즉, 복수의 뱅크 유닛들(200A~200H) 각각은 독립적으로 활성화 명령을 처리할 수 있으므로 복수의 뱅크 활성화 신호들(BA_A~BA_H)은 동시에 하이 레벨을 가질 수 있다.
뱅크 활성화 로직(140)은 하이 레벨의 활성화 인식 신호(ARS)를 수신한 경우, 복수의 뱅크 유닛들(200A~200H) 중 어느 뱅크 유닛을 활성화시킬지 여부를 뱅크 어드레스(BA)를 참조하여 결정할 수 있다. 예컨대, 활성화 명령에 대응하는 뱅크 어드레스(BA)가 제1 뱅크 유닛(200A)과 제2 뱅크 유닛(200B)에 대응하는 주소일 경우 뱅크 활성화 신호들(BA_A, BA_B)이 하이 레벨을 가질 수 있다.
뱅크 활성화 로직(140)은 셀프 리프레쉬 신호들(SELF_REF_A~SELF_REF_H), 활성화 인식 신호(ARS), 및 뱅크 어드레스(BA)를 기초로 활성화 불능 신호(AIS;activation impossibility signal)를 생성하여 에러 정보 생성기(180)로 전송할 수 있다.
예컨대, 제1 셀프 리프레쉬 신호(SELF_REF_A)가 하이 레벨을 가짐에 따라 제1 뱅크 유닛(200A)이 셀프 리프레쉬 동작(self refresh operation)을 수행하는 동안, 뱅크 활성화 로직(140)이 제1 뱅크 유닛(200A)에 대한 뱅크 어드레스(BA)와 하이 레벨의 활성화 인식 신호(ARS)를 수신한 경우 뱅크 활성화 로직(140)은 하이 레벨의 활성화 불능 신호(AIS)를 생성할 수 있다.
상기 셀프 리프레쉬 동작에 대해서는 도 3을 참조해 후술하기로 한다.
메모리 코어(150)는 복수의 뱅크 유닛들(200A~200H)을 포함할 수 있다. 본 명세서에서는 설명의 편의상 메모리 코어(150)가 8개의 뱅크 유닛들(200A~200H)을 포함하는 것으로 기술되나, 본 발명의 범위는 이에 한정되지 않고 임의의 개수의 뱅크 유닛들이 메모리 코어(150)에 포함될 수 있다.
각 뱅크 유닛(200A~200H)은 실질적으로 동일한 방식으로 동작하므로, 본 명세서에서는 도 3을 참조하여 제1 뱅크 유닛(200A)에 대해서만 설명하기로 한다.
제1 뱅크 유닛(200A)은 뱅크 블록(bank block, 210), 로우 디코더 블록(row decoder block, 220), 디코더 제어 블록(decoder control block, 240), 및 뱅크 제어 로직(bank control logic, 250)을 포함할 수 있다.
뱅크 블록(210)은 복수의 메모리 셀들(212)이 매트릭스(matrix) 형태로 배열된 제1 뱅크(BANK_A)를 포함할 수 있다.
메모리 셀들(212)은 적어도 1 비트(bit) 이상의 데이터를 저장할 수 있다. 메모리 셀들(212)은 전원 공급 여부에 관계없이 데이터를 저장할 수 있는 비휘발성 메모리(non-volatile memory) 또는 전원이 공급되는 동안 데이터를 저장할 수 있는 휘발성 메모리(volatile memory)로 구현될 수 있으며, 물리적으로 레이져(laser)를 사용하여 퓨즈-컷팅(fuse-cutting)하는 방법이나 전기적으로 프로그래밍(programming)하여 저장시키는 방법이 사용될 수 있다. 예컨대, 메모리 셀들(212)은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), SDRAM(Synchronous Dynamic Random Access Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM) 또는 저항 메모리(Resistive RAM: RRAM 또는 ReRAM)일 수 있다.
제1 뱅크(BANK_A)는 복수의 블록들(미도시)로 나뉠 수 있고, 상기 블록들 각각은 동일한 워드 라인(word line) 또는 동일한 비트 라인(bit line)을 공유하는 메모리 셀들(212)을 포함하는 서브 매트릭스(sub-matrix) 형태로 구현될 수 있다.
예컨대, 제1 뱅크(BANK_A)는 16개의 블록들을 포함할 수 있으며, 각 블록은 독립적으로 워드 라인들과 비트 라인들을 구비하고 있으므로, 독립적으로 활성화 동작(activation operation), 리드 동작(read operation), 라이트 동작(write operation), 이레이즈 동작(erase operation), 또는 리프레쉬 동작(refresh operation)을 수행할 수 있다. 각 블록에 포함되는 워드라인들과 비트 라인들은 각각 1024 개의 라인들일 수 있다.
여기서, 상기 리드 동작, 상기 라이트 동작, 및 상기 리프레쉬 동작을 위한 라이트 드라이버(write driver), 센스 앰프(sense amplifier) 등에 대한 설명은 생략하기로 한다.
실시예에 따라, 복수의 블록들(미도시)은 오픈 비트 라인(open bit line) 구조로 구현될 수 있다. 즉, 서로 인접하는 블록은 비트 라인 및 센스 앰프를 서로 공유하는 형태로 구현될 수 있다. 따라서, 이러한 경우에는 서로 인접하는 블록은 동시에 활성화 동작을 수행할 수 없다.
로우 디코더 블록(220)은 제1 로우 디코더(first row decoder, 222), 및 제2 로우 디코더(second row decoder, 224)를 포함할 수 있다.
본 명세서에서는 제1 뱅크(BANK_A)가 16개의 블록들(L0~L7, 및 R0~R7)을 포함하는 것으로 가정하고 설명하나, 본 발명의 범위는 이에 한정되지 않는다.
제1 로우 디코더(222)는 각각이 복수의 블록들 중 대응되는 블록(L0~L7, 및 R0~R7)을 활성화시키는 서브 디코더들(222_L0~222_L7, 및 222_R0~222_R7)을 포함할 수 있다. 여기서, 블록(L0~L7, 및 R0~R7)을 활성화시키는 동작은 블록(L0~L7, 및 R0~R7)에 포함되는 워드 라인을 활성화시키는 동작을 의미한다.
서브 디코더들(222_L0~222_L7, 및 222_R0~222_R7) 각각은 노멀 활성화 주소(NAA;normal activation address), 및 제1 활성화 제어 신호(AC1)에 따라 블록(L0~L7, 및 R0~R7) 중 어느 하나를 활성화시킬 수 있다. 예컨대, 노멀 활성화 주소(NAA)가 블록(L0)에 포함된 어느 하나의 워드 라인에 대응되고, 제1 활성화 제어 신호(AC1)가 하이 레벨을 가질 때, 서브 디코더(222_L0)는 상기 워드 라인을 활성화시킬 수 있다.
상기 활성화된 워드 라인에 대해 별도의 리드 명령 또는 라이트 명령에 따라 리드 동작 또는 라이트 동작이 수행될 수 있다.
이때, 서브 디코더(222_L0)는 블록(L0)이 활성화되었음을 알려주는 블록 활성화 신호(BLK_L0)를 제2 로우 디코더(224)로 전송할 수 있다.
제2 로우 디코더(224)는 각각이 복수의 블록들 중 대응되는 블록(L0~L7, 및 R0~R7)을 활성화시키는 서브 디코더들(224_L0~224_L7, 및 224_R0~224_R7)을 포함할 수 있다.
서브 디코더들(224_L0~224_L7, 및 224_R0~224_R7) 각각은 리프레쉬 활성화 주소(RAA;refresh activation address), 및 제2 활성화 제어 신호(AC2)에 따라 블록(L0~L7, 및 R0~R7) 중 적어도 하나를 선택적으로 활성화시킬 수 있다. 예컨대, 리프레쉬 활성화 주소(RAA)가 블록(R0)에 포함된 어느 하나의 워드 라인에 대응되고, 제2 활성화 제어 신호(AC2)가 하이 레벨을 가질 때, 서브 디코더(224_R0)는 상기 워드 라인을 활성화시킬 수 있다.
상기 활성화된 워드 라인에 대해 리프레쉬 동작이 수행될 수 있다.
실시예에 따라, 리프레쉬 활성화 주소(RAA)는 서로 다른 블록에 포함되는 2 이상(예컨대, 2, 4)의 워드 라인들에 대한 주소 정보를 포함할 수 있으며, 2 이상의 블록들이 동시에 활성화될 수 있다.
서브 디코더(224_L0~224_L7, 및 224_R0~224_R7)는 블록 활성화 신호(BLK_L0~BLK_L7, 및 BLK_R0~BLK_R7)를 기초로 해당 블록(L0~L7, 및 R0~R7)을 선택적으로 활성화시킬 수 있다.
예컨대, 블록 활성화 신호(BLK_L0)가 하이 레벨이고, 리프레쉬 활성화 주소(RAA)가 블록(L0)에 포함된 워드 라인에 대응될 때, 서브 디코더(224_L0)는 해당 블록(L0)을 활성화시키지 않을 수 있다. 또한, 블록 활성화 신호(BLK_L0)가 하이 레벨이고, 리프레쉬 활성화 주소(RAA)가 블록(L1 또는 R7)에 포함된 워드 라인에 대응될 때, 서브 디코더(224_L0)는 해당 블록(L1 또는 R7)을 활성화시키지 않을 수 있다. 이는 제1 뱅크(BANK_A)가 상기 오픈 비트 라인 구조로 구현될 경우 활성화된 블록 뿐 아니라 상기 활성화된 블록에 인접하는 블록들 역시 동시에 활성화될 수 없기 때문이다. 이 경우, 블록(R7)은 블록(L0)에 더미 블록(dummy block)을 통해 실질적으로 블록(L0)에 인접한 블록이므로 블록(L0)과 동시에 활성화될 수 없다.
이처럼, 리프레쉬 활성화 주소(RAA)에 대응하는 블록이 활성화될 수 없는 현상을 블록 충돌(block conflict)이라 한다.
서브 디코더(224_L0~224_L7, 및 224_R0~224_R7)는 리프레쉬 활성화 주소(RAA)에 대응하는 블록(L0~L7, 및 R0~R7)에 대해 활성화를 완료하면, 이에 대한 리프레쉬 완료 신호(REF_D_A)를 생성할 수 있다. 예컨대, 리프레쉬 활성화 주소(RAA)가 블록(R0 및 L0)에 대응될 때, 블록(R0 및 L0) 모두에 대한 활성화가 완료된 경우 하이 레벨의 리프레쉬 완료 신호(REF_D_A)를 생성하고, 블록(R0 및 L0) 중 적어도 하나가 활성화되지 못한 경우 로우 레벨의 리프레쉬 완료 신호(REF_D_A)를 생성할 수 있다.
상기한 실시 예와 도3에서는 제1 로우 디코더(222) 및 제2 로우 디코더(224)와 같은 로우 디코더들이 물리적으로 분리되어 형성되는 경우를 보여주고 있으나, 본 발명은 이에 한정되지 않는다.
즉, 로우 디코더 블록이 리프레쉬 활성화 주소(RAA)를 먼저 수신하고, 이후 노멀 활성화 주소(NAA)를 수신하는 시간 분리 멀티플렉싱(time division multiplexing) 방식을 이용하여 제1 로우 디코더(222) 및 제2 로우 디코더(224)가 서로의 디코딩 로직(decoding logic)의 일부 또는 전부를 공유하는 실시 예 또한 있을 수 있다.
뱅크 제어 로직(250)은 제1 셀프 리프레쉬 신호(SELF_REF_A)와 제1 뱅크 활성화 신호(BA_A)에 기초하여, 뱅크 제어 신호(CTRL_A)를 생성할 수 있다. 즉, 뱅크 제어 로직(250)은 제1 셀프 리프레쉬 신호(SELF_REF_A)와 제1 뱅크 활성화 신호(BA_A) 중 어느 하나가 하이 레벨을 가질 때, 제1 뱅크(BANK_A)의 워드 라인을 활성화시키기 위한 다수의 제어 신호들을 생성할 수 있다. 뱅크 제어 신호(CTRL_A)는 상기 다수의 제어 신호들과 함께 제1 셀프 리프레쉬 신호(SELF_REF_A)와 제1 뱅크 활성화 신호(BA_A) 중 어느 신호가 하이 레벨인지 여부에 대한 정보를 포함할 수 있다.
디코더 제어 블록(240)은 활성화 컨트롤러(activation controller, 242), 제1 어드레스 드라이버(first address driver, 244), 제2 어드레스 드라이버(second address driver, 246), 및 가산기(adder, 248)를 포함할 수 있다.
활성화 컨트롤러(242)는 뱅크 제어 신호(CTRL_A)에 기초하여, 제1 활성화 제어 신호(AC1), 및 제2 활성화 제어 신호(AC2)를 생성할 수 있다.
구체적으로, 활성화 컨트롤러(242)가 제1 뱅크 활성화 신호(BA_A)가 하이 레벨임에 따라 생성된 뱅크 제어 신호(CTRL_A)를 수신한 경우, 활성화 컨트롤러(242)는 각각 하이 레벨을 가지는 제1 활성화 제어 신호(AC1), 및 제2 활성화 제어 신호(AC2)를 생성할 수 있다. 여기서, 설명의 편의를 위해 제1 활성화 제어 신호(AC1), 및 제2 활성화 제어 신호(AC2)가 하이 레벨을 가짐에 따라 제1 로우 디코더(222), 및 제2 로우 디코더(224)의 활성화 동작을 제어한다고 표현되나, 실질적으로는 제1 활성화 제어 신호(AC1), 및 제2 활성화 제어 신호(AC2)는 뱅크 제어 신호(CTRL_A)에 포함된 상기 다수의 제어 신호들에 대한 정보를 포함할 수 있다.
또한, 상기의 경우에서 최대 리프레쉬 신호(MAX_REF_A)가 하이 레벨이면, 활성화 컨트롤러(242)는 로우 레벨의 제2 활성화 제어 신호(AC2)를 생성할 수 있다. 이는 최대 리프레쉬 신호(MAX_REF_A)가 하이 레벨인 경우 리프레쉬 동작이 수행될 필요가 없기 때문이다.
활성화 컨트롤러(242)가 제1 셀프 리프레쉬 신호(SELF_REF_A)가 하이 레벨임에 따라 생성된 뱅크 제어 신호(CTRL_A)를 수신한 경우, 활성화 컨트롤러(242)는 하이 레벨을 가지는 제2 활성화 제어 신호(AC2)를 생성할 수 있다. 즉, 제1 셀프 리프레쉬 신호(SELF_REF_A)가 하이 레벨이면, 제2 로우 디코더(224)에 의한 셀프 리프레쉬 동작이 수행되어야 하므로 제2 활성화 제어 신호(AC2) 만이 하이 레벨을 가질 수 있다.
제1 어드레스 드라이버(244)는 논리 주소(logical address)인 로우 어드레스(RA)를 물리 주소(physical address)인 노멀 활성화 주소(NAA)로 변환하고, 노멀 활성화 주소(NAA)를 제1 활성화 제어 신호(AC1)에 동기화하여 제1 로우 디코더(222)로 전송할 수 있다.
제2 어드레스 드라이버(246)는 리프레쉬 활성화 주소(RAA)를 제2 로우 디코더(224)에 제공하고, 리프레쉬 활성화 주소(RAA)를 현재 리프레쉬 주소(REFA_C)로서 가산기(248)에 제공할 수 있다. 가산기(248)는 현재 리프레쉬 주소(REFA_C)에 대해 가산 연산(예컨대, 1씩 증가)을 수행하고, 연산 결과를 다음 리프레쉬 주소(REFA_A)로서 출력할 수 있다. 최초의 리프레쉬 활성화 주소(RAA)는 임의로 결정될 수 있다.
제2 어드레스 드라이버(246)는 다음 리프레쉬 주소(REFA_A)를 새로운 리프레쉬 활성화 주소(RAA)로서 제2 활성화 제어 신호(AC2)에 동기화하여 제2 로우 디코더(224)에 제공할 수 있다.
제2 어드레스 드라이버(246)는 리프레쉬 완료 신호(REF_D_A)에 기초하여, 리프레쉬 활성화 주소(RAA)에 대한 리프레쉬 동작이 수행되었는지 여부를 판단하여 판단 결과를 저장할 수 있다. 예컨대, 리프레쉬 활성화 주소(RAA)가 블록(L0)의 워드 라인에 대응되고, 리프레쉬 완료 신호(REF_D_A)가 로우 레벨일 경우 추후의 리프레쉬 동작에서 상기 워드 라인에 대한 리프레쉬 활성화 주소(RAA)를 다시 제2 어드레스 드라이버(246)에 제공할 수 있다.
제1 뱅크 유닛(200A)의 동작을 전체적으로 살펴보면, 활성화 명령이 메모리 컨트롤러(300)로부터 수신되어 활성화 컨트롤러(242)의 제어에 따라 제1 로우 디코더(222)는 노멀 활성화 주소(NAA)에 대응하는 워드 라인을 활성화시킴과 동시에, 활성화 컨트롤러(242)의 제어에 따라 제2 로우 디코더(224)는 리프레쉬 활성화 주소(RAA)에 대응하는 워드 라인을 활성화시킬 수 있다. 즉, 반도체 메모리 장치(100)가 활성화 명령을 수신하면, 하나의 뱅크 유닛 내에서 활성화 명령에 대응하는 워드 라인의 활성화가 진행됨과 동시에, 상기 워드 라인이 속한 블록 또는 상기 블록에 인접하지 않는 블록에 속하는 워드 라인에 대한 리프레쉬 동작이 수행될 수 있다. 이러한 리프레쉬 동작을 액티브 리프레쉬 동작이라 한다.
또한, 활성화 명령이 메모리 컨트롤러(300)로부터 수신되지 않더라도, 제1 셀프 리프레쉬 신호(SELF_REF_A)에 기초하여 활성화 컨트롤러(242)의 제어에 따라 제2 로우 디코더(224)는 리프레쉬 활성화 주소(RAA)에 대응하는 워드 라인을 활성화시킬 수 있다. 이러한 리프레쉬 동작을 셀프 리프레쉬 동작이라 한다.
카운터 블록(160)은 각각이 복수의 뱅크 유닛들(BU_A~BU_H) 중 어느 하나에 대응하는 복수의 풀인 카운터들(pull-in counter, 165A~165H)을 포함할 수 있다.
각 풀인 카운터(165A~165H)는 리프레쉬 동작의 완료 여부에 대한 리프레쉬 완료 신호(REF_D_A~REF_D_H)를 카운트하고 카운트 값을 저장할 수 있다. 각 풀인 카운터(165A~165H)는 최대 값(maximum value)과 최소 값(minimum value)을 가질 수 있고, 예컨대, 상기 최대 값은 7이고 상기 최소 값은 0일 수 있다. 그러나, 본 발명의 범위는 이에 한정되지 않고 상기 최대 값과 상기 최소 값은 임의의 정수로 정해질 수 있다.
상기 카운트 값이 최대 값에 도달하면, 각 풀인 카운터(165A~165H)는 제2 로우 디코더(224)가 액티브 리프레쉬 동작을 진행하지 않도록 제어하는 최대 리프레쉬 신호(MAX_REF_A~MAX_REF_H)를 생성할 수 있다.
상기 카운트 값이 최소 값에 도달하면, 각 풀인 카운터(165A~165H)는 제2 로우 디코더(224)가 셀프 리프레쉬 동작을 진행하도록 제어하는 셀프 리프레쉬 신호(SELF_REF_A~SELF_REF_H)를 생성할 수 있다.
TCSR 유닛(170)은 리프레쉬 시간(도 5의 tREFI)의 주기를 갖는 클럭인 리프레쉬 클럭(CLK_REF)를 생성할 수 있다. 리프레쉬 시간(tREFI)은 어느 하나의 뱅크에 포함된 적어도 하나의 로우에 대해 리프레쉬가 수행되어야 하는 시간을 의미하며, 예컨대 3.9 us일 수 있다. 리프레쉬 시간(tREFI)은 반도체 메모리 장치(100) 내의 온도에 의존하여 가변될 수 있다. 예컨대, 반도체 메모리 장치(100) 내의 온도가 상승할 경우, 리프레쉬 시간(tREFI)이 감소될 수 있다.
각 풀인 카운터(165A~165H)는 리프레쉬 클럭(CLK_REF)의 에지(edge, 예컨대 상승 에지)를 검출하여 리프레쉬 시간(tREFI)이 경과할 때마다 상기 카운트 값을 일정 값(예컨대, 1) 단위로 감소시킬 수 있다.
에러 정보 생성기(180)는 복수의 뱅크 유닛들(BU_A~BU_H) 중 어느 하나의 뱅크(예컨대, BU_A)에 대한 셀프 리프레쉬 동작 중 뱅크(BU_A)에 대한 활성화 명령이 수신될 경우, 즉 뱅크 활성화 로직(140)이 하이 레벨의 활성화 불능 신호(AIS)를 생성할 경우, 에러 정보(EI)를 생성할 수 있다. 도 9에서와 같이 에러 정보 생성기(180)는 에러 정보(EI)의 생성시 커맨드 디코더(120)가 제공하는 타이밍에 기초하여, 에러 정보(EI)의 원인이 된 활성화 명령에 대해 일정한 에러 레이턴시(error latency)를 갖도록 에러 정보(EI)를 생성할 수 있다.
에러 정보 드라이버(190)는 에러 정보(EI)를 감지 및 증폭하여 디지털 형태로 에러 정보(EI)를 메모리 컨트롤러(300)로 전송할 수 있다.
메모리 컨트롤러(300)는 에러 정보(EI)가 갖는 상기 에러 레이턴시를 기초로 어느 활성화 명령이 불능으로 처리되었는지 인식할 수 있다. 따라서, 메모리 컨트롤러(300)는 불능으로 처리된 활성화 명령을 다시 반도체 메모리 장치(100)로 전송할 수 있다.
따라서, 본 발명의 실시예에 따른 반도체 메모리 장치(100)에 의하면, 반도체 메모리 장치(100)의 외부(예컨대, 메모리 컨트롤러(330))로부터 별도의 리프레쉬 명령을 수신하지 않고도 리프레쉬 동작을 수행할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치(100)에 의하면, 활성화 명령에 따른 워드 라인 활성화 동작 중에 리프레시 동작이 동일 뱅크내에서 백그라운드(background)로 진행되어 반도체 메모리 장치(100)의 동작 속도가 향상될 수 있다.
도 4는 도 2에 도시된 반도체 메모리 장치(100)의 액티브 리프레쉬 동작을 설명하기 위한 타이밍도이다. 도 5는 도 2에 도시된 반도체 메모리 장치(100)의 액티브 리프레쉬 동작이 수행되지 않는 케이스를 설명하기 위한 타이밍도이다.
도 1 내지 도 5를 참조하면, 도 4에는 각 활성화 주기(activation period, tRC)에서 제1 뱅크(BANK_A)에 대한 활성화 명령이 입력되는 경우의 반도체 메모리 장치(100)의 액티브 리프레쉬 동작을 설명하기 위한 타이밍도가 도시되어 있다.
활성화 주기(tRC)는 하나의 뱅크에 대해 액티브 명령을 수행할 수 있는 최소 주기를 의미하며, 활성화 주기(tRC)의 시작 시점마다 액티브 명령이 수신될 수 있다. 여기서, 액티브 명령이 수신되는 동작은 ACT-A로 표현되고, 상기 액티브 명령에 따라 수행되는 액티브 리프레쉬가 시작되는 동작은 REF_ACT-A로 표현된다.
활성화 신호(Activation)는 제1 뱅크(BANK_A)의 임의의 로우가 활성화되는지 여부에 대한 개념적인 신호로, 제1 뱅크(BANK_A)의 임의의 로우가 활성화될 경우 하이 레벨을 갖고, 제1 뱅크(BANK_A)의 어떠한 로우도 활성화되지 않는 경우(예컨대, 프리차지(pre-charge) 동작이 수행될 경우) 로우 레벨을 가질 수 있다.
리프레쉬 신호(Refresh)는 제1 뱅크(BANK_A)의 임의의 로우가 리프레쉬되는지 여부에 대한 개념적인 신호로, 제1 뱅크(BANK_A)의 임의의 로우가 리프레쉬될 경우 하이 레벨을 갖고, 제1 뱅크(BANK_A)의 어떠한 로우도 활성화되지 않는 경우 로우 레벨을 가질 수 있다. 즉, 리프레쉬 신호(Refresh)는 제1 뱅크(BANK_A)의 임의의 로우가 활성화될 때 리프레쉬 동작이 수행되는지 여부에 대해 알려주는 신호이다.
실시예에 따라, 활성화 신호(Activation)와 리프레쉬 신호(Refresh)는 뱅크 컨트롤 로직(250)의 내부에서 생성되는 신호일 수 있다.
시점(t0)에서, 뱅크(BANK_A)에 대한 액티브 명령이 수신됨에 따라 제1 뱅크 유닛(200A)은 노멀 활성화 주소(NAA)에 대응하는 로우를 활성화하는 동작과 리프레쉬 활성화 주소(RAA)에 대응하는 액티브 리프레쉬 동작이 수행될 수 있다.
시점(t1)에서, 상기 활성화하는 동작과 상기 액티브 리프레쉬 동작이 종료되고 프리차지 동작이 수행될 수 있다.
시점(t2)에서, 뱅크(BANK_A)에 대한 새로운 액티브 명령이 수신됨에 따라 제1 뱅크 유닛(200A)은 새로운 노멀 활성화 주소(NAA)에 대응하는 로우를 활성화하는 동작과 새로운 리프레쉬 활성화 주소(RAA)에 대응하는 액티브 리프레쉬 동작이 수행될 수 있다.
이후의 시점들(t3, t4)에서, 이전 시점들(t1, t2)과 유사한 동작이 반복될 수 있다.
즉, 뱅크(BANK_A)에 대한 액티브 명령이 수신되면, 노멀 활성화 주소(NAA)에 대응하는 로우를 활성화하는 동작과 리프레쉬 활성화 주소(RAA)에 대응하는 액티브 리프레쉬 동작이 동시에 수행될 수 있다.
도 5에는 반도체 메모리 장치(100)의 액티브 리프레쉬 동작이 수행되지 않는 케이스가 도시되어 있다.
리프레쉬 클럭(CLK_REF)은 리프레쉬 시간(tREFI)을 주기를 가지는 클럭이며, 카운트 값(Value_PIC)은 제1 풀인 카운터(165A)가 저장하는 카운트 값에 해당한다.
시점(t0)에서, 리프레쉬 시간(tREFI)이 경과되어 카운트 값(Value_PIC)은 6에서 5로 감소한다.
시점(t1)에서, 노멀 활성화 주소(NAA)에 대응하는 로우를 활성화하는 동작과 리프레쉬 활성화 주소(RAA)인 블록(L6)에 대응하는 액티브 리프레쉬 동작이 동시에 수행될 수 있다. 상기 액티브 리프레쉬 동작이 수행됨에 따라 카운트 값(Value_PIC)이 5에서 6으로 증가한다.
시점(t2)에서, 노멀 활성화 주소(NAA)에 대응하는 로우를 활성화하는 동작과 리프레쉬 활성화 주소(RAA)인 블록(R6)에 대응하는 액티브 리프레쉬 동작이 동시에 수행될 수 있다. 상기 액티브 리프레쉬 동작이 수행됨에 따라 카운트 값(Value_PIC)이 6에서 7로 증가하게 되어, 최대 리프레쉬 신호(MAX_REF_A)는 하이 레벨로 천이한다.
시점(t3)에서, 리프레쉬 시간(tREFI)이 경과되어 카운트 값(Value_PIC)은 7에서 6으로 감소한다. 이에 따라, 최대 리프레쉬 신호(MAX_REF_A)는 로우 레벨로 천이한다.
시점(t4)에서, 노멀 활성화 주소(NAA)에 대응하는 로우를 활성화하는 동작과 리프레쉬 활성화 주소(RAA)인 블록(L1)에 대응하는 액티브 리프레쉬 동작이 동시에 수행될 수 있다. 상기 액티브 리프레쉬 동작이 수행됨에 따라 카운트 값(Value_PIC)이 6에서 7로 증가하게 되어, 최대 리프레쉬 신호(MAX_REF_A)는 하이 레벨로 천이한다.
시점(t5)에서, 노멀 활성화 주소(NAA)에 대응하는 로우를 활성화하는 동작은 수행되나, 최대 리프레쉬 신호(MAX_REF_A)가 하이 레벨이므로 활성화 컨트롤러(242)의 제어에 따라 액티브 리프레쉬 동작은 수행되지 않는다. 이러한 최대 리프레쉬 신호(MAX_REF_A)에 따라 액티브 리프레쉬 동작이 수행되지 않는 것이 MAX_CNT로 표현되어 있다. 이는 불필요하게 리프레쉬 동작이 자주 수행되어 반도체 메모리 장치(100)의 전력 소모가 증가하는 것을 막기 위함이다.
시점(t6)에서, 리프레쉬 시간(tREFI)이 경과되어 카운트 값(Value_PIC)은 7에서 6으로 감소한다. 이에 따라, 최대 리프레쉬 신호(MAX_REF_A)는 로우 레벨로 천이한다.
시점(t7)에서, 노멀 활성화 주소(NAA)에 대응하는 로우가 블록(L0)에 속할 경우 상기 로우를 활성화하는 동작은 수행되나, 리프레쉬 활성화 주소(RAA)에 대응하는 로우가 포함되는 블록(L1)은 블록(L0)에 인접한 블록이므로 블록(L1)에 대한 액티브 리프레쉬 동작은 동시에 수행되지 않는다. 이러한 블록 충돌에 의해 액티브 리프레쉬 동작이 수행되지 않는 것이 BLK_CNF로 표현되어 있다. 이는 뱅크(BANK_A)가 오픈 비트 라인 구조로 구현되기 때문에 발생할 수 있다.
이후의 시점들(t8~t10)에서는 이전 시점들(t0, t1, t3)과 유사한 동작이 반복된다.
도 6은 도 2에 도시된 반도체 메모리 장치(100)의 셀프 리프레쉬 동작의 일 실시예를 설명하기 위한 타이밍도이다. 도 7은 도 2에 도시된 반도체 메모리 장치(100)의 셀프 리프레쉬 동작의 다른 실시예를 설명하기 위한 타이밍도이다. 도 8은 도 3에 도시된 뱅크의 워드라인들에 대한 어드레싱 방법을 설명하기 위한 개념도이다. 도 9는 도 2에 도시된 반도체 메모리 장치(100)의 셀프 리프레쉬 동작을 보다 상세히 설명하기 위한 타이밍도이다.
도 1 내지 도 9를 참조하면, 도 6에는 제1 뱅크(BANK_A)에 대한 활성화 명령이 지속적으로 입력되지 않는 경우의 반도체 메모리 장치(100)의 셀프 리프레쉬 동작을 설명하기 위한 타이밍도가 도시되어 있다.
셀프 리프레쉬 주기(tSREF)는 셀프 리프레쉬 동작이 시작되어 종료된 후 해당 block의 활성화가 다시 가능해지는데 까지 걸리는 시간을 의미하며, 셀프 리프레쉬가 시작되는 동작은 REF_SELF-A로 표현된다.
시점(t0)에서, 뱅크(BANK_B)에 대한 액티브 명령이 수신됨에 따라 제2 뱅크 유닛(200B)은 제2 뱅크(미도시)의 로우를 활성화하는 동작과 액티브 리프레쉬 동작을 수행할 수 있다.
시점(t1)에서, 리프레쉬 시간(tREFI)이 경과되어 카운트 값(Value_PIC)은 6에서 5로 감소한다.
시점(t2)에서, 뱅크(BANK_C)에 대한 액티브 명령이 수신됨에 따라 제3 뱅크 유닛(200C)은 제3 뱅크(미도시)의 로우를 활성화하는 동작과 액티브 리프레쉬 동작을 수행할 수 있다.
시점(t3)에서, 리프레쉬 시간(tREFI)이 경과되어 카운트 값(Value_PIC)은 5에서 4로 감소한다. 이후, 뱅크(BANK_A)에 대한 액티브 명령이 충분히 수신되지 않음에 따라, 카운트 값(Value_PIC)은 1로 감소한다.
시점(t4)에서, 리프레쉬 시간(tREFI)이 경과되어 카운트 값(Value_PIC)은 1에서 0으로 감소된다. 이에 따라, 셀프 리프레쉬 신호(SELF_REF_A)가 하이 레벨로 천이한다. 셀프 리프레쉬 신호(SELF_REF_A)가 하이 레벨로 천이함에 따라, 제1 뱅크 유닛(200A)은 리프레쉬 활성화 주소(RAA)에 대응하는 셀프 리프레쉬 동작을 수행할 수 있다.
시점(t5)에서, 셀프 리프레쉬 동작이 완료되면, 제1 풀인 카운터(165A)는 카운트 값(Value_PIC)을 7로 리셋(reset)할 수 있다. 리셋되는 값은 7에 한정되지 않고 임의로 결정될 수 있다.
시점(t6)에서, 리프레쉬 시간(tREFI)이 경과되어 카운트 값(Value_PIC)은 7에서 6으로 감소한다.
시점(t7)에서, 뱅크(BANK_A)에 대한 액티브 명령이 수신됨에 따라 제1 뱅크 유닛(200A)은 노멀 활성화 주소(NAA)에 대응하는 로우를 활성화하는 동작과 리프레쉬 활성화 주소(RAA)에 대응하는 액티브 리프레쉬 동작을 수행할 수 있다. 이때, 액티브 리프레쉬 동작이 수행됨에 따라 카운트 값(Value_PIC)은 6에서 7로 증가한다.
즉, 뱅크(BANK_A)에 대한 액티브 명령이 지속적으로 수신되지 않는 경우에도, 제1 풀인 카운터(165A)를 이용해 리프레쉬 활성화 주소(RAA)에 대응하는 셀프 리프레쉬 동작이 수행됨으로써 뱅크(BANK_A)에 대한 신호 무결성을 높일 수 있다.
도 7에는 제1 뱅크(BANK_A)에 대한 활성화 명령이 입력됨에도 불구하고 블록 충돌 현상이 지속되는 경우의 반도체 메모리 장치(100)의 셀프 리프레쉬 동작을 설명하기 위한 타이밍도가 도시되어 있다.
시점(t0)에서, 뱅크(BANK_A)에 대한 액티브 명령이 수신됨에 따라 노멀 활성화 주소(NAA)에 대응하는 로우를 활성화하는 동작은 수행될 수 있으나, 리프레쉬 활성화 주소(RAA)에 대응하는 로우가 포함되는 블록이 금지 영역에 속하는 블록 충돌에 의해 액티브 리프레쉬 동작은 수행되지 않는다.
시점(t1)에서, 리프레쉬 시간(tREFI)이 경과되어 카운트 값(Value_PIC)은 6에서 5로 감소한다.
시점(t2)에서, 시점(t0)와 마찬가지로 뱅크(BANK_A)에 대한 액티브 명령이 수신됨에 따라 노멀 활성화 주소(NAA)에 대응하는 로우를 활성화하는 동작은 수행될 수 있으나, 리프레쉬 활성화 주소(RAA)에 대응하는 로우가 포함되는 블록이 금지 영역에 속하는 블록 충돌에 의해 액티브 리프레쉬 동작은 수행되지 않는다.
시점(t3)에서, 리프레쉬 시간(tREFI)이 경과되어 카운트 값(Value_PIC)은 5에서 4로 감소한다. 이후, 뱅크(BANK_A)에 대한 블록 충돌이 계속됨에 따라, 카운트 값(Value_PIC)은 1로 감소한다.
시점(t4)에서, 리프레쉬 시간(tREFI)이 경과되어 카운트 값(Value_PIC)은 1에서 0으로 감소된다. 이에 따라, 셀프 리프레쉬 신호(SELF_REF_A)가 하이 레벨로 천이한다. 셀프 리프레쉬 신호(SELF_REF_A)가 하이 레벨로 천이함에 따라, 제1 뱅크 유닛(200A)은 리프레쉬 활성화 주소(RAA)에 대응하는 셀프 리프레쉬 동작을 수행할 수 있다.
시점(t5)에서, 셀프 리프레쉬 동작이 완료되면, 제1 풀인 카운터(165A)는 카운트 값(Value_PIC)을 7로 리셋(reset)할 수 있다. 리셋되는 값은 7에 한정되지 않고 임의로 결정될 수 있다. 또한, 상기 리셋되는 값은 필요에 따라(예컨대, 내부 온도가 매우 높거나 급격히 변하는 경우 TCSR 유닛(170)의 제어에 따라) 일정한 지연 이후 변경될 수 있다.
시점(t6)에서, 리프레쉬 시간(tREFI)이 경과되어 카운트 값(Value_PIC)은 7에서 6으로 감소한다.
시점(t7)에서, 뱅크(BANK_A)에 대한 액티브 명령이 수신됨에 따라 제1 뱅크 유닛(200A)은 노멀 활성화 주소(NAA)에 대응하는 로우를 활성화하는 동작과 리프레쉬 활성화 주소(RAA)에 대응하는 액티브 리프레쉬 동작을 수행할 수 있다. 이때, 액티브 리프레쉬 동작이 수행됨에 따라 카운트 값(Value_PIC)은 6에서 7로 증가한다.
즉, 뱅크(BANK_A)에 대해 블록 충돌이 계속되는 경우에도, 제1 풀인 카운터(165A)를 이용해 리프레쉬 활성화 주소(RAA)에 대응하는 셀프 리프레쉬 동작이 수행됨으로써 뱅크(BANK_A)에 대한 신호 무결성을 높일 수 있다.
도 8에는 뱅크(BANK_A)의 각 블록(L0~L7, R0~R7)의 워드라인들에 대한 어드레싱 방법을 설명하기 위한 개념도가 도시되어 있다.
각 블록(L0~L7, R0~R7)에 포함되는 비트 라인당 셀의 갯수(cell/BL)가 1024개라 가정하면, 각 블록(L0~L7, R0~R7)에 포함되는 워드 라인의 갯수는 1024 개이고 뱅크(BANK_A)에 포함되는 워드 라인의 총 갯수는 16*10^3 개이다.
일반적으로, 메모리 컨트롤러(300)의 입장에서 뱅크(BANK_A)에 데이터를 저장할 때, 상기 데이터는 순차적인 로우 어드레스(RA)에 해당하는 메모리 셀들에 저장된다. 예컨대, 만일 각 블록(L0~L7, R0~R7)의 로우들이 블록(L0)에서 블록(R7)로 갈수록 순차적인 로우 어드레스(RA)를 갖는 경우, 100 개의 로우들에 포함된 메모리 셀들에 해당하는 용량을 갖는 데이터가 블록(L0)의 첫번째 로우부터 저장될 경우 블록(L0)은 100회 연속적으로 활성화되어야 한다. 이경우, 블록(L0)은 물론 블록(L0)에 인접하여 동시에 활성화될 수 없는 금지 영역(keep out zone)에 속하는 블록들(L1, R7)에 대한 리프레쉬 동작이 계속적으로 이루어질 수 없어 이들 블록에 대한 신호 무결성이 저하될 수 있다.
따라서, 로우 어드레스(RA)가 16개의 비트로 이루어질 경우, 16개의 비트 중 최하위 비트(LSB)에 가까운 하위 비트들 4개의 비트를 각 블록(L0~L7, R0~R7)을 구분하는 비트로 어드레싱할 수 있다.
즉, 최하위 비트(LSB)가 RA0(예컨대, 1)와 RA0B(예컨대, 0)의 값을 갖는 비트일 때, 상기 비트는 블록들(L0~L7)과 블록들(R0~R7)을 구분하는 비트로 어드레싱될 수 있다.
최하위 비트(LSB)의 제1 상위 비트가 RA1(예컨대, 1)와 RA1B(예컨대, 0)의 값을 갖는 비트일 때, 상기 비트는 블록들(L0~L3)과 블록들(L4~L7), 또는 블록들(R0~R3)과 블록들(R4~R7)을 구분하는 비트로 어드레싱될 수 있다.
마찬가지로 최하위 비트(LSB)의 제2 상위 비트와 제3 상위 비트까지 어드레싱되면, 모든 블록들이 상기 4개의 비트들에 의해 구분될 수 있다.
이러한 방식으로 어드레싱된 로우 어드레스(RA)가 이용되면, 메모리 컨트롤러(300)의 입장에서 순차적인 로우 어드레스(RA) 뱅크(BANK_A)에 데이터를 저장할 때, 상기 데이터는 로우 어드레스(RA)가 변경될 때마다 가능한 멀리 위치하는 블록에 순차적으로 저장될 수 있다.
따라서, 상기 방식으로 어드레싱된 로우 어드레스(RA)가 이용됨으로써, 특정 블록에 활성화 동작이 집중되어 상기 특정 블록의 리프레쉬가 진행되지 못하는 리프레쉬 결핍(refresh starvation)이 완화될 수 있다. 또한, 노멀 활성화 주소(NAA)와 리프레쉬 활성화 주소(RAA) 각각에 대응하는 로우가 서로 동일하거나 인접하는 블록에 포함될 경우에 지속적인 블록 충돌이 예방될 수 있다.
도 9에는 도 6 또는 도 7에 도시된 셀프 리프레쉬 주기(tSREF) 동안, 반도체 메모리 장치(100)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
제3 뱅크 유닛(200C)에 대한 라이트 명령이 수신되는 동작, 제3 뱅크 유닛(200C)에 대한 리드 명령이 수신되는 동작, 및 제1 뱅크 유닛(200A)에 대한 리드 명령이 수신되는 동작은 각각 WR-C, RD-C, 및 RD-A로 표현된다.
시점(t0)에서 제3 뱅크 유닛(200C)에 대한 라이트 명령이 수신되고, 제3 뱅크 유닛(200C)은 상기 라이트 명령에 대한 라이트 동작을 수행한다.
시점(t1)에서, 셀프 리프레쉬 신호(SELF_REF_A)가 하이 레벨로 천이함에 따라, 제1 뱅크 유닛(200A)은 리프레쉬 활성화 주소(RAA)에 대응하는 셀프 리프레쉬 동작을 수행한다.
시점(t2)에서, 제1 뱅크 유닛(200A)에 대한 셀프 리프레쉬 동작이 수행되는 동안 제1 뱅크 유닛(200A)에 대한 활성화 명령이 수신됨에 따라, 뱅크 활성화 로직(140)이 하이 레벨의 활성화 불능 신호(AIS)를 생성한다.
시점(t3)에서, 제1 뱅크 유닛(200A)에 대한 셀프 리프레쉬 동작이 수행되는 동안, 제1 뱅크 유닛(200A)이 아닌 제3 뱅크 유닛(200C)에 대한 리드 명령이 수신됨에 따라 제3 뱅크 유닛(200C)은 상기 리드 명령에 대한 리드 동작을 수행한다.
시점(t4)에서, 에러 정보 생성기(180)는 에러 정보(EI)의 원인이 된 활성화 명령에 대해 일정한 에러 레이턴시(Error_Latency)를 갖도록 에러 정보(EI)를 생성할 수 있다.
시점(t5)에서, 제1 뱅크 유닛(200A)에 대한 셀프 리프레쉬 동작이 수행되는 동안 제1 뱅크 유닛(200A)에 대한 리드 명령이 수신됨에 따라, 뱅크 활성화 로직(140)이 하이 레벨의 활성화 불능 신호(AIS)를 생성한다.
시점(t6)에서, 제1 뱅크 유닛(200A)에 대한 셀프 리프레쉬 동작이 종료된다.
시점(t7)에서, 에러 정보 생성기(180)는 에러 정보(EI)의 원인이 된 리드 명령에 대해 일정한 에러 레이턴시(Error_Latency)를 갖도록 에러 정보(EI)를 생성할 수 있다.
시점(t8)에서, 메모리 컨트롤러(300)는 에러 정보(EI)의 에러 레이턴시(Error_Latency)를 기초로 시점(t2)의 활성화 명령이 처리되지 못했음을 인식할 수 있다. 따라서, 메모리 컨트롤러(300)는 셀프 리프레쉬 주기(tSREF)가 종료된 뒤 처리되지 못한 제1 뱅크 유닛(200A)에 대한 활성화 명령을 다시 전송할 수 있다.
도 10은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시 예를 나타낸다.
도 1 및 도 10을 참조하면, 도 1에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(400)은 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 또는 무선 통신 장치로 구현될 수 있다.
컴퓨터 시스템(400)은 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(420)를 포함한다. 메모리 컨트롤러(420)는 호스트(410)의 제어에 따라 반도체 메모리 장치(100)의 데이터 액세스 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있다. 메모리 컨트롤러(420)는 도 1에 도시된 메모리 컨트롤러(300)일 수 있다.
반도체 메모리 장치(100)의 데이터는 호스트(410)와 메모리 컨트롤러 (420)의 제어에 따라 디스플레이(430)를 통하여 디스플레이될 수 있다. 무선 송수신기(440)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(440)는 안테나(ANT)를 통하여 수신된 무선 신호를 호스트(410)에서 처리될 수 있는 신호로 변경할 수 있다. 따라서, 호스트(410)는 무선 송수신기(440)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 컨트롤러(420) 또는 디스플레이(430)로 전송할 수 있다. 메모리 컨트롤러(420)는 호스트(410)에 의하여 처리된 신호를 반도체 메모리 장치(100)에 저장할 수 있다.
또한, 무선 송수신기(440)는 호스트(410)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(450)는 호스트(410)의 동작을 제어하기 위한 제어 신호 또는 호스트(410)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
호스트(410)는 메모리 컨트롤러(420)로부터 출력된 데이터, 무선 송수신기(440)로부터 출력된 데이터, 또는 입력 장치(450)로부터 출력된 데이터가 디스플레이(430)를 통하여 디스플레이될 수 있도록 디스플레이(430)의 동작을 제어할 수 있다.
실시 예에 따라, 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(420)는 호스트(410)의 일부로서 구현될 수 있고 또한 호스트(410)와 별도의 칩으로 구현될 수 있다.
도 11은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다.
도 1 및 도 11을 참조하면, 도 1에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(400)은 PC(personal computer), 네트워크 서버(Network Server), 태블릿 (tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
컴퓨터 시스템(500)은 호스트(510), 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(520), 디스플레이(530) 및 입력 장치(540)를 포함한다.
호스트(510)는 입력 장치(450)를 통하여 입력된 데이터에 따라 메모리 장치(420)에 저장된 데이터를 디스플레이(440)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(450)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. 호스트(510)는 컴퓨터 시스템(500)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(520)의 동작을 제어할 수 있다. 메모리 컨트롤러(520)는 도 1에 도시된 메모리 컨트롤러(300)일 수 있다.
실시 예에 따라 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(520)는 호스트(510)의 일부로서 구현될 수 있고 또한 호스트(510)와 별도의 칩으로 구현될 수 있다.
도 12는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 1 및 도 12를 참조하면, 도 1에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(600)은 이미지 처리 장치(Image Process Device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기 또는 스마트 폰으로 구현될 수 있다.
컴퓨터 시스템(600)은 호스트(610), 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 데이터 처리 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(620)를 포함한다. 또한, 컴퓨터 시스템(600)은 이미지 센서(630) 및 디스플레이(640)를 더 포함한다.
컴퓨터 시스템(600)의 이미지 센서(630)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 호스트(610) 또는 메모리 컨트롤러(620)로 전송된다. 호스트(610)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(640)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(620)를 통하여 반도체 메모리 장치(100)에 저장될 수 있다.
또한, 반도체 메모리 장치(100)에 저장된 데이터는 호스트(610) 또는 메모리 컨트롤러(620)의 제어에 따라 디스플레이(640)를 통하여 디스플레이된다.
실시 예에 따라 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(620)는 호스트(610)의 일부로서 구현될 수 있고 또한 호스트(610)와 별개의 칩으로 구현될 수 있다. 메모리 컨트롤러(620)는 도 1에 도시된 메모리 컨트롤러(300)일 수 있다.
도 13은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 1 및 도 13을 참조하면, 도 1에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(700)은 반도체 메모리 장치(100) 및 반도체 메모리 장치(100)의 동작을 제어할 수 있는 호스트(710)를 포함한다. 또한, 컴퓨터 시스템 (700)은 시스템 메모리(720), 메모리 인터페이스(730), ECC 블록(740) 및 호스트 인터페이스(750)을 더 포함한다.
컴퓨터 시스템(700)은 호스트(710)의 동작 메모리(operation memory)로서 사용될 수 있는 시스템 메모리(720)를 포함한다. 시스템 메모리(720)는 ROM(read only memory)과 같은 비휘발성 메모리로 구현될 수 있고 SRAM(Static random access memory)과 같은 휘발성 메모리로 구현될 수 있다.
컴퓨터 시스템(700)에 접속된 호스트는 메모리 인터페이스(730)와 호스트 인터페이스(750)를 통하여 반도체 메모리 장치(100)와 데이터 통신을 수행할 수 있다.
호스트(710)의 제어에 따라 에러 정정 코드(error correction code(ECC)) 블록 (740)은 메모리 인터페이스(730)를 통하여 반도체 메모리 장치(100)로부터 출력된 데이터에 포함된 에러 비트를 검출하고, 상기 에러 비트를 정정하고, 에러 정정된 데이터를 호스트 인터페이스(750)를 통하여 호스트(HOST)로 전송할 수 있다. 호스트(710)는 버스(770)를 통하여 메모리 인터페이스(730), ECC 블럭(740), 호스트 인터페이스(750), 및 시스템 메모리(720) 사이에서 데이터 통신을 제어할 수 있다.
컴퓨터 시스템(700)은 플래시 메모리 드라이브, USB 메모리 드라이브, IC-USB 메모리 드라이브, 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
도 14는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 1 및 도 14를 참조하면, 도 1에 도시된 반도체 메모리 장치(100)을 포함하는 컴퓨터 시스템(800)은 호스트 컴퓨터(host computer;810)와 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 컴퓨터 시스템(800)은 호스트 컴퓨터(810)와 메모리 카드(830)을 포함한다.
호스트 컴퓨터(810)는 호스트(840) 및 호스트 인터페이스(820)을 포함한다. 메모리 카드(830)는 반도체 메모리 장치(100), 메모리 컨트롤러(850), 및 카드 인터페이스(860)를 포함한다. 메모리 컨트롤러(850)는 반도체 메모리 장치(100)와 카드 인터페이스(860) 사이에서 데이터의 교환을 제어할 수 있다. 메모리 컨트롤러(850)는 도 1에 도시된 메모리 컨트롤러(300)일 수 있다.
실시 예에 따라, 카드 인터페이스(860)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
메모리 카드(830)가 호스트 컴퓨터(810)에 장착되면, 카드 인터페이스(570)는 호스트(840)의 프로토콜에 따라 호스트(840)와 메모리 컨트롤러(850) 사이에서 데이터 교환을 인터페이스할 수 있다.
실시 예에 따라 카드 인터페이스(860)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스라 함은 호스트 컴퓨터(810)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
컴퓨터 시스템(800)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트 컴퓨터(810)의 호스트 인터페이스(820)와 접속될 때, 호스트 인터페이스(820)는 호스트(840)의 제어에 따라 카드 인터페이스(860)와 메모리 컨트롤러(850)를 통하여 반도체 메모리 장치(100)와 데이터 통신을 수행할 수 있다.
도 15는 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 1 및 도 15를 참조하면, 컴퓨터 시스템(900)은 데이터 버스(910)에 접속된 반도체 메모리 장치(semiconductor memory device; 100), 메모리 컨트롤러(memory controller; 150), 프로세서(processor; 920), 제1인터페이스(interface; 930), 및 제2인터페이스(940)을 포함할 수 있다.
실시 예에 따라, 컴퓨터 시스템(900)은 휴대폰, MP3 플레이어(MPEG Audio Layer-3 player), MP4 플레이어(MPEG Audio Layer-4 player), PDA(Personal Digital Assistants), 또는 PMP(Portable Media Player) 등의 포터블 디바이스 (potable device)를 포함할 수 있다.
다른 실시 예에 따라, 컴퓨터 시스템(900)은 PC(personal computer), 노트형 퍼스컴(notebook-sized personal computer), 또는 랩톱 컴퓨터(laptop computer) 등의 데이터 처리 시스템(data process system)을 포함할 수 있다.
또 다른 실시 예에 따라, 컴퓨터 시스템(900)은 SD 카드(secure digital card) 또는 MMC(multi media card) 등의 메모리 카드(memory card)를 포함할 수 있다.
또 다른 실시 예에 따라 컴퓨터 시스템(900)은 스마트 카드(smart card), 또는 SSD(solid state drive)를 포함할 수 있다.
반도체 메모리 장치(100), 메모리 컨트롤러(150)와 프로세서(920)는 하나의 칩, 예컨대 SoC (system on chip)으로 구현될 수 있으며, 실시 예에 따라 별개의 독립적인 장치들로 구현될 수도 있다.
실시 예에 따라 프로세서(920)는 제1인터페이스(930)를 통하여 입력된 데이터를 처리하여 반도체 메모리 장치(100)에 라이트(write)할 수 있다.
실시 예에 따라 프로세서(920)는 반도체 메모리 장치(100)에 저장된 데이터를 리드(read)하여 이를 제1인터페이스(930)를 통하여 외부로 출력할 수 있다.
이 경우, 제1인터페이스(930)는 입출력 장치일 수 있다.
제2인터페이스(940)는 무선 통신을 위한 인터페이스일 수 있다. 실시 예에 따라 제2인터페이스(940)는 소프트웨어(software) 또는 펌웨어(firmware)로 구현될 수 있다.
도 16은 도 1에 도시된 반도체 메모리 장치를 포함하는 데이터 처리 시스템의 일 실시 예를 나타낸다.
도 1 및 도 16에 도시된 MOD(E/O)는 전기 신호를 광 신호로 변환하는 전-광 변환기로서 사용되는 광 변조기를 의미하고, DEM(O/E)은 광 신호를 전기 신호로 변환하는 광-전 변환기로서 사용되는 광 복조기를 의미한다.
도 16을 참조하면, 데이터 처리 시스템(1000)은 CPU(1010), 복수의 데이터 버스들(1001-1~1001-3), 및 복수의 메모리 모듈들(1040)을 포함한다.
복수의 메모리 모듈들(1040) 각각은 복수의 데이터 버스들(1001-1~1001-3) 각각에 접속된 복수의 커플러들(1011-1, 1011-2, 및 1011-3) 각각을 통하여 광신호를 주거나 받을 수 있다.
실시 예에 따라, 복수의 커플러들(1011-1, 1011-2, 및 1011-3) 각각은 전기적인 커플러(electrical coupler) 또는 광학적인 커플러(optical coupler)로 구현될 수 있다.
CPU(1010)는 적어도 하나의 광 변조기(MOD(E/O))와 적어도 하나의 광 복조기 (DEM(O/E))를 포함하는 제1광 송수신기(1016), 및 메모리 컨트롤러(1012)를 포함한다. 적어도 하나의 광 복조기(DEM(O/E))는 광-전 변환기로서 사용된다.
메모리 컨트롤러(1012)는 CPU(1010)의 제어하에 제1광 송수신기(1016)의 동작, 예컨대 송신 동작 또는 수신 동작을 제어할 수 있다. 메모리 컨트롤러(520)는 도 1에 도시된 메모리 컨트롤러(300)일 수 있다.
예컨대, 라이트 동작 시, 제1광 송수신기(1016)의 제1광 변조기(MOD(E/O))는 메모리 컨트롤러(1012)의 제어하에 어드레스들과 제어 신호들을 광 변조기들에 의해 변조된 광신호를 생성하고, 생성된 광신호(ADD/CTRL)를 광 통신 버스(1001-3)로 전송할 수 있다.
제1광 송수신기(1016)가 광신호(ADD/CTRL)를 광 통신 버스(1001-3)로 전송한 후, 제1광 송수신기(1016)의 제2광 변조기(MOD(E/O))는 변조된 광 라이트 데이터(WDATA)를 생성하고, 생성된 광 라이트 데이터(WDATA)를 광 통신 버스(1001-2)로 전송할 수 있다.
각 메모리 모듈(1040)은 제2광 송수신기(1030) 및 복수의 반도체 메모리 장치들(100)을 포함한다.
각 메모리 모듈(1040)은 광학적 DIMM(optical dual in-line memory module), 광학적 Fully Buffered DIMM, 광학적 SO-DIMM(small outline dual in-line memory module), Optical RDIMM(Registered DIMM), Optical LRDIMM(Load Reduced DIMM), UDIMM(Unbuffered DIMM), 광학적 MicroDIMM, 또는 광학적 SIMM(single in-line memory module)으로 구현될 수 있다.
도 16을 참조하면, 제2광 송수신기(1030)에 구현된 광 복조기(DEM(O/E))는 광통신 버스(1001-2)를 통하여 입력된 광 라이트 데이터(WDATA)를 복조하고 복조된 전기 신호를 복수의 반도체 메모리 장치들(100) 중에서 적어도 하나의 메모리 장치로 전송할 수 있다.
실시 예에 따라, 각 메모리 모듈(1040)은 광 복조기(DEM(O/E))로부터 출력된 전기 신호를 버퍼링하기 위한 전기적인 버퍼(1033)를 더 포함할 수 있다.
예컨대, 전기적인 버퍼(1033)는 복조된 전기 신호를 버퍼링하고, 버퍼링된 전기 신호를 복수의 반도체 메모리 장치들(100) 중에서 적어도 하나의 반도체 메모리 장치로 전송할 수 있다.
리드 동작 시, 반도체 메모리 장치(100)로부터 출력된 전기 신호는 제2광 송수신기 (1030)에 구현된 광 변조기(MOD(E/O))에 의하여 광 리드 데이터(RDATA)로 변조된다. 광 리드 데이터(RDATA)는 광통신 버스(1001-1)를 통하여 CPU(1010)에 구현된 제1광 복조기(DEM(O/E))로 전송된다. 제1광 복조기(DEM)는 광 리드 데이터(RDATA)를 복조하고 복조된 전기 신호를 메모리 컨트롤러(1012)로 전송한다.
도 17은 도 1에 도시된 반도체 메모리 장치를 포함하는 멀티-칩 패키지의 일실시예를 개략적으로 나타낸 개념도이다.
도 1 및 도 17을 참조하면, 멀티-칩 패키지(1100)는 패키지 기판(1110)상에 순차적으로 적층되는 다수의 반도체 장치들(1130~1150, Chip #1~Chip #3)을 포함할 수 있다. 다수의 반도체 장치들(1130~1150) 각각은 상술한 반도체 메모리 장치(100)를 포함할 수 있다. 다수의 반도체 장치들(1130~1150) 각각의 동작을 제어하기 위한 메모리 컨트롤러(미도시)는 다수의 반도체 장치들(1130~1150) 중 하나 이상의 반도체 장치의 내부에 구비될 수도 있고, 패키지 기판(1110) 상에 구현될 수도 있다. 다수의 반도체 장치들(1130~1150)간의 전기적 연결을 위해서, 실리콘 관통전극(TSV: Through-silicon via, 미도시), 연결선(미도시), 범프(bump, 미도시), 솔더 볼(1120) 등이 사용될 수 있다. 메모리 컨트롤러(미도시)는 도 1에 도시된 메모리 컨트롤러(300)일 수 있다.
일례로, 제1 반도체 장치(1130)는 로직 다이(logic die)로, 입출력 인터페이스 장치 및 메모리 컨트롤러를 포함하고, 제2 반도체 장치(1140)와 제3 반도체 장치(1150)는 복수의 메모리 장치가 적층된 다이(die)들로 각각 메모리 셀 어레이를 포함할 수 있다. 이때 제2 반도체 장치(1140)의 메모리 장치와 제3 반도체 장치(1150)는 실시예에 따라, 동일한 종류의 메모리 장치일 수도 있고, 다른 종류의 메모리 장치일 수도 있다.
다른 일례로, 제1 반도체 장치 내지 제3 반도체 장치(1130~1150) 각각은 각각의 메모리 컨트롤러를 포함할 수 있다. 이때 메모리 컨트롤러는 실시예에 따라 메모리 셀 어레이와 동일한 다이(die)에 있을 수도 있고, 메모리 셀 어레이와 다른 다이(die)에 있을 수도 있다.
또다른 일례로, 제1 반도체 장치(Die 1, 1130)는 광학 인터페이스 장치를 포함할 수 있다. 메모리 컨트롤러는 제1 반도체 장치(1130) 또는 제2 반도체 장치(1140)에 위치할 수 있고, 메모리 장치는 제2 반도체 장치(1140) 또는 제3 반도체 장치(1150)에 위치하여 메모리 컨트롤러와 실리콘 관통 전극(TSV)로 연결될 수 있다.
또한 상기 실시예들은 메모리 컨트롤러와 메모리 셀 어레이 다이가 적층된 구조의 하이브리드 메모리 큐브(Hybrid Memory Cube; 이하 HMC)로써 구현될 수 있다. HMC로 구현함으로써 대역폭 증가로 인한 메모리 장치의 성능 향상, 메모리 장치가 차지하는 면적을 최소화함으로써 전력 소모 및 생산 비용을 감소시킬 수 있다.
도 18은 도 17에 도시된 멀티-칩 패키지의 일실시예를 입체적으로 나타낸 개념도이다.
도 1, 도 17 및 도 18을 참조하면, 멀티-칩 패키지(1100')는 실리콘 관통전극(TSV, 1160)을 통해 상호 연결된 적층 구조의 다수의 다이들(Die1~3, 1130~1150)을 포함한다. 다이들(Die1~3, 1130~1150) 각각은 반도체 메모리 장치(100)의 기능을 구현하기 위한 복수의 회로블록(미도시), 주변회로(Periphery circuit)를 포함할 수 있다. 상기 다이들(1130~1150)은 셀 레이어로 지칭될 수 있으며, 복수의 회로블록은 메모리 블록으로 구현될 수 있다.
실리콘 관통전극(1160)은 구리(Cu) 등의 금속을 포함하는 전도성 물질로 이루어질 수 있고, 실리콘 기판의 중앙에 배치되며, 실리콘 기판은 실리콘 관통전극(1160)을 둘러싸고 있는 구조를 갖는다. 실리콘 관통전극(1160)과 실리콘 기판 사이에 절연영역(미도시)이 배치될 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
메모리 시스템(10)
반도체 메모리 장치(100)
커맨드 및 어드레스 샘플러(110)
커맨드 디코더(120)
로우 어드레스 버퍼(130)
뱅크 활성화 로직(140)
메모리 코어(150)
카운터 블록(160)
TCSR 유닛(170)
에러 정보 생성기(180)
에러 정보 드라이버(190)

Claims (20)

  1. 복수의 블록들(blocks)을 포함하는 뱅크;
    활성화 명령에 응답하여 상기 블록들 중 제1 블록의 로우를 활성화시키고, 상기 제1 블록의 상기 로우를 활성화시키는 동안, 리프레쉬 동작을 위해 상기 블록들 중 제2 블록의 로우를 선택적으로 활성화시키는 로우 디코더 블록을 포함하되,
    상기 제2 블록이 상기 제1 블록과 동시에 활성화될 수 없는 금지 영역(keep out zone)에 속할 경우, 상기 로우 디코더 블록은 상기 리프레쉬 동작을 위해 상기 제2 블록을 비활성화시키는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 리프레쉬 동작의 완료 여부에 대한 리프레쉬 완료 신호를 카운트하고 카운트 값을 저장하는 풀인 카운터(pull-in counter)를 더 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 풀인 카운터는,
    상기 카운트 값이 최대 값에 도달하면, 상기 로우 디코더 블록이 상기 리프레쉬 동작을 위해 상기 제2 블록을 활성화시키지 않도록 제어하는 최대 리프레쉬 신호를 생성하는 반도체 메모리 장치.
  4. 삭제
  5. 제2항에 있어서,
    상기 풀인 카운터는,
    리프레쉬 시간이 경과할 때마다 상기 카운트 값을 감소시키고,
    상기 카운트 값이 최소 값에 도달하면, 셀프 리프레쉬 동작을 제어하는 셀프 리프레쉬 신호를 생성하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 셀프 리프레쉬 동작 중 상기 뱅크에 대한 상기 활성화 명령이 수신될 경우, 에러 정보를 생성하는 에러 정보 생성기(error information generator)를 더 포함하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 에러 정보는 상기 활성화 명령에 대해 일정한 에러 레이턴시(error latency)를 갖는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 복수의 블록들 각각에 포함되는 로우들에 대한 로우 어드레스의 최하위 비트는 블록을 구분하는 반도체 메모리 장치.
  9. 적어도 하나의 뱅크 유닛(bank unit)을 포함하는 반도체 메모리 장치에 있어서,
    상기 뱅크 유닛은,
    복수의 블록들(blocks)을 포함하는 뱅크;
    각각이 상기 복수의 블록들을 제어하는 제1 로우 디코더, 및 제2 로우 디코더를 포함하는 로우 디코더 블록;
    상기 반도체 메모리 장치가 상기 블록들 중 제1 블록을 활성화시키는 활성화 명령을 수신한 경우, 상기 제1 로우 디코더가 상기 제1 블록을 활성화시키는 동안 상기 제2 로우 디코더가 리프레쉬 동작을 위해 상기 블록들 중 제2 블록을 선택적으로 활성화시키도록 제어하는 디코더 제어 블록; 및
    상기 리프레쉬 동작의 완료 여부에 대한 리프레쉬 완료 신호를 카운트하고 카운트 값을 저장하는 풀인 카운터(pull-in counter)를 포함하되,
    상기 풀인 카운터는, 상기 카운트 값이 최대 값에 도달하면, 상기 제2 로우 디코더가 상기 리프레쉬 동작을 위해 상기 제2 블록을 활성화시키지 않도록 제어하는 최대 리프레쉬 신호를 생성하는 반도체 메모리 장치.
  10. 삭제
  11. 삭제
  12. 제9항에 있어서,
    상기 제2 블록이 상기 제1 블록과 동시에 활성화될 수 없는 금지 영역(keep out zone)에 속할 경우, 상기 제2 로우 디코더는 상기 리프레쉬 동작을 위해 상기 제2 블록을 활성화시키지 않는 반도체 메모리 장치.
  13. 제9항에 있어서,
    상기 풀인 카운터는,
    리프레쉬 시간이 경과할 때마다 상기 카운트 값을 감소시키고,
    상기 카운트 값이 최소 값에 도달하면, 셀프 리프레쉬 동작을 제어하는 셀프 리프레쉬 신호를 생성하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 셀프 리프레쉬 동작 중 상기 뱅크에 대한 상기 활성화 명령이 수신될 경우, 에러 정보를 생성하는 에러 정보 생성기(error information generator)를 더 포함하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 에러 정보는 상기 활성화 명령에 대해 일정한 에러 레이턴시(error latency)를 갖는 반도체 메모리 장치.
  16. 제9항에 있어서,
    상기 복수의 블록들 각각에 포함되는 로우들에 대한 로우 어드레스의 최하위 비트는 블록을 구분하는 반도체 메모리 장치.
  17. 적어도 하나의 뱅크 유닛(bank unit)을 포함하는 반도체 메모리 장치; 및
    상기 적어도 하나의 뱅크 유닛을 활성화시키는 활성화 명령을 생성하는 메모리 컨트롤러를 포함하며,
    상기 뱅크 유닛은,
    복수의 블록들(blocks)을 포함하는 뱅크;
    각각이 상기 복수의 블록들을 제어하는 제1 로우 디코더, 및 제2 로우 디코더를 포함하는 로우 디코더 블록; 및
    상기 블록들 중 제1 블록을 활성화시키는 상기 활성화 명령이 수신된 경우, 상기 제1 로우 디코더가 상기 제1 블록을 활성화시키는 동안 상기 제2 로우 디코더가 리프레쉬 동작을 위해 상기 블록들 중 제2 블록을 선택적으로 활성화시키도록 제어하는 디코더 제어 블록을 포함하되,
    상기 제2 블록이 상기 제1 블록과 동시에 활성화될 수 없는 금지 영역에 속할 경우, 상기 디코더 제어 블록은 상기 제2 블록을 비활성화시키는 메모리 시스템.
  18. 제17항에 있어서,
    상기 반도체 메모리 장치는,
    상기 리프레쉬 동작의 완료 여부에 대한 리프레쉬 완료 신호를 카운트하고 카운트 값을 저장하는 풀인 카운터를 더 포함하는 메모리 시스템.
  19. 제18항에 있어서,
    상기 풀인 카운터는,
    리프레쉬 시간이 경과할 때마다 상기 카운트 값을 감소시키고,
    상기 카운트 값이 최소 값에 도달하면, 셀프 리프레쉬 동작을 제어하는 셀프 리프레쉬 신호를 생성하는 메모리 시스템.
  20. 제19항에 있어서,
    상기 반도체 메모리 장치는, 상기 셀프 리프레쉬 동작 중 상기 뱅크에 대한 상기 활성화 명령이 수신될 경우, 에러 정보를 생성하는 에러 정보 생성기를 더 포함하고,
    상기 메모리 컨트롤러는, 상기 에러 정보에 따라 상기 활성화 명령을 다시 상기 반도체 메모리 장치로 전송하는 메모리 시스템.
KR1020140174189A 2014-12-05 2014-12-05 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템 KR102282971B1 (ko)

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