KR102469113B1 - 메모리 및 메모리의 리프레시 동작 방법 - Google Patents

메모리 및 메모리의 리프레시 동작 방법 Download PDF

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Abstract

메모리는, 제1 내지 제N리프레시 제어 신호들에 의해 리프레시되는 제1 내지 제N영역들; 상기 제1리프레시 제어 신호를 순차적으로 지연시켜 상기 제2 내지 제N리프레시 제어 신호들을 생성하고, 상기 제N리프레시 제어 신호를 지연시켜 상기 제1리프레시 제어 신호를 생성하는 제어 신호 생성 회로; 상기 제N리프레시 제어 신호에 응답해 리프레시 어드레스를 변경하는 어드레스 카운터; 및 제1 내지 제N리프레시 제어 신호의 활성화가 미리 정해진 라운드 수만큼 반복되면 리프레시 동작을 중지시키기 위한 리프레시 중지 회로를 포함할 수 있다.

Description

메모리 및 메모리의 리프레시 동작 방법 {MEMORY AND REFRESH OPERATION METHOD OF THE SAME}
본 특허문헌은 메모리에 관한 것으로, 더욱 상세하게는 메모리의 리프레시 동작에 관한 것이다.
메모리의 메모리셀은 스위치역할을 하는 트랜지스터와 전하(데이터)를 저장하는 캐패시터로 구성되어 있다. 메모리 셀 내의 캐패시터에 전하가 있는가 없는가에 따라, 즉 캐패시터의 단자 전압이 높은가 낮은가에 따라 데이터의 '하이'(논리 1), '로우'(논리 0)를 구분한다.
데이터의 보관은 캐패시터에 전하가 축적된 형태로 되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나 MOS트랜지스터의 PN결합 등에 의한 누설 전류가 있어서 캐패시터에 저장된 초기의 전하량이 소멸 되므로 데이터가 소실될 수 있다. 이를 방지하기 위해서 데이터를 잃어버리기 전에 메모리 셀 내의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 정상적인 전하량을 재충전해 주어야 한다. 이러한 동작은 주기적으로 반복되어야만 데이터의 기억이 유지되는데, 이러한 셀 전하의 재충전 과정을 리프레쉬(refresh) 동작이라 한다.
리프레쉬 동작은 메모리 콘트롤러로부터 메모리로 리프레쉬 명령이 인가될 때마다 수행되는데, 메모리 콘트롤러는 메모리의 데이터 보유 시간을 고려해 일정 시간마다 메모리 장치로 리프레쉬 명령을 인가한다. 예를 들어, 메모리의 데이터 보유 시간이 64ms이고, 리프레쉬 명령이 8000번 인가되어야 메모리 내부의 전체 메모리 셀이 리프레쉬 될 수 있는 경우에, 메모리 콘트롤러는 64ms 동안에 8000번의 리프레쉬 명령을 메모리로 인가한다. 메모리의 용량이 늘어날수록 메모리의 전체 로우(row)의 개수가 늘어나므로, 한 번의 리프레시 명령 인가시마다 리프레시되어야 하는 로우의 개수도 늘어나므로, 한 번의 리프레시 명령당 허락된 리프레시 시간(tRFC: Refresh Cycle Time) 동안에 여러 개의 로우를 효율적으로 리프레시하는 기술이 요구된다.
본 발명의 실시예들은, 메모리의 여러 영역들을 효과적으로 리프레시하는 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 메모리는, 제1 내지 제N리프레시 제어 신호들에 의해 리프레시되는 제1 내지 제N영역들; 상기 제1리프레시 제어 신호를 순차적으로 지연시켜 상기 제2 내지 제N리프레시 제어 신호들을 생성하고, 상기 제N리프레시 제어 신호를 지연시켜 상기 제1리프레시 제어 신호를 생성하는 제어 신호 생성 회로; 상기 제N리프레시 제어 신호에 응답해 리프레시 어드레스를 변경하는 어드레스 카운터; 및 제1 내지 제N리프레시 제어 신호의 활성화가 미리 정해진 라운드 수만큼 반복되면 리프레시 동작을 중지시키기 위한 리프레시 중지 회로를 포함할 수 있다.
본 발명의 일실시예에 따른 메모리의 리프레시 동작 방법은, 제1 내지 제N영역(N은 2이상의 정수)을 포함하는 메모리의 리프레시 동작 방법에 있어서, K번(K는 0이상의 정수) 어드레스에 대해 제1 내지 제N영역들을 순차적으로 리프레시하는 단계; 상기 제N영역에서 상기 K번 어드레스에 대한 리프레시 동작이 완료되기 이전에, 상기 제1영역에서 상기 K+1번 어드레스에 대한 리프레시 동작을 시작하는 단계; 및 상기 K+1번 어드레스에 대해 상기 제2 내지 제N영역들을 순차적으로 리프레시하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 메모리의 여러 영역들을 효과적으로 리프레시할 수 있다.
도 1은 1번의 리프레시 커맨드 인가에 의한 메모리의 리프레시 동작의 일예를 도시한 도면.
도 2는 1번의 리프레시 커맨드 인가에 의한 메모리의 리프레시 동작의 다른 예를 도시한 도면.
도 3은 본 발명의 일실시예에 따른 메모리의 구성도.
도 4는 도 3의 제어 신호 생성 회로(310)의 일실시예 구성도.
도 5는 도 3의 리프레시 중지 회로(330)의 일실시예 구성도.
도 6은 도 3의 메모리의 리프레시 동작을 도시한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 1번의 리프레시 커맨드 인가에 의한 메모리의 리프레시 동작의 일예를 도시한 도면이다.
도 1에서 리프레시 어드레스(RA<0:12>)는 메모리의 리프레시 동작에 사용되는 리프레시 어드레스를 나타낼 수 있다. 예를 들어, 리프레시 어드레스(RA<0:12>)가 '0'이면 0번 로우(워드라인)이 리프레시되고, 리프레시 어드레스(RA<0:12>)가 1이면 1번 로우가 리프레시될 수 있다. RACTV는 리프레시 제어 신호를 나타낼 수 있다. 리프레시 제어 신호(RACTV) 뒤에 붙은 숫자는 해당 리프레시 제어 신호에 의해 리프레시되는 메모리 뱅크들을 나타낼 수 있다. 예를 들어, 리프레시 제어 신호(RACTV<0, 4, 8, 12>)의 활성화시에는 0번, 4번, 8번, 12번 메모리 뱅크들이 리프레시되고, 리프레시 제어 신호(RACTV<1, 5, 9, 13>)의 활성화시에는 1번, 5번, 9번, 13번 메모리 뱅크들이 리프레시될 수 있다.
도 1을 참조하면, 먼저 0번, 4번, 8번, 12번 메모리 뱅크들에서 0번 로우가 리프레시되고, 이어서 1번, 5번, 9번, 13번 메모리 뱅크들에서 0번 로우가 리프레시되고, 이어서 2번, 6번, 10번, 14번 메모리 뱅크들에서 0번 로우가 리프레시되고, 이어서 3번, 7번, 11번 15번 메모리 뱅크들에서 0번 로우가 리프레시되는 것을 확인할 수 있다.
3번, 7번, 11번, 15번 메모리 뱅크들에서 0번 로우가 리프레시된 이후에는 다시 0번, 4번, 8번, 12번 메모리 뱅크들에서 1번 로우가 리프레시되고, 나머지 메모리 뱅크들에서도 1번 로우가 리프레시되는 동작이 수행될 수 있다.
이와 같은 동작에 의해 0번~15번 메모리 뱅크들에서 0번, 1번 2번 3번 로우들이 리프레시될 수 있다. 이후에 리프레시 커맨드가 메모리로 다시 인가된다면, 동일한 방식으로 0번~15번 메모리 뱅크들에서 4번, 5번, 6번, 7번 로우들이 리프레시될 수 있다.
도 1의 '101'은 메모리에서 하나의 커맨드에 대응한 리프레시 동작에 소요된 시간을 나타내며, 이 시간은 스펙에 규정된 tRFC 보다는 작아야 한다. 도 1에서는 동일한 번호의 로우에 대해 메모리 뱅크들이 4개의 그룹으로 나뉘어 리프레시 동작이 수행되는데, 이러한 리프레시 동작을 4 파일드(piled) 리프레시 동작이라고 한다.
도 2는 1번의 리프레시 커맨드 인가에 의한 메모리의 리프레시 동작의 다른 예를 도시한 도면이다. 도 2에서는 도 1에서와는 다르게 2개의 메모리 뱅크들이 동시에 리프레시될 수 있다.
도 2를 참조하면, 먼저 0번, 8번 메모리 뱅크들에서 0번 로우가 리프레시되고, 이어서 1번 9번 메모리 뱅크들에서 0번 로우가 리프레시되고, 이어서 2번 10번 메모리 뱅크들에서 0번 로우가 리프레시되고, 이어서 3번 11번 메모리 뱅크들에서 0번 로우가 리프레시되고, 이어서 4번 12번 메모리 뱅크들에서 0번 로우가 리프레시되고, 이어서 5번 13번 메모리 뱅크들에서 0번 로우가 리프레시되고, 이어서 6번 14번 메모리 뱅크들에서 0번 로우가 리프레시되고, 이어서 7번 15번 메모리 뱅크들에서 0번 로우가 리프레시되는 것을 확인할 수 있다.
7번 15번 메모리 뱅크들에서 0번 로우가 리프레시된 이후에는 다시 0번, 9번 메모리 뱅크들에서 1번 로우가 리프레시되고, 나머지 메모리 뱅크들에서도 1번 로우가 리프레시되는 동작이 수행될 수 있다.
이와 같은 동작에 의해 0번~15번 메모리 뱅크들에서 0번, 1번, 2번, 3번 로우들이 리프레시될 수 있다. 이후에 리프레시 커맨드가 메모리로 다시 인가된다면, 동일한 방식으로 0번~15번 메모리 뱅크들에서 4번, 5번, 6번, 7번 로우들이 리프레시될 수 있다.
도 2의 '201'은 메모리에서 하나의 커맨드에 대응한 리프레시 동작에 소요되 시간을 나타내며, 이 시간은 스펙에 규정된 tRFC보다는 작아야 한다. 도 2에서는 동일한 번호의 로우에 대해 메모리 뱅크들이 8개의 그룹으로 나뉘어 리프레시 동작이 수행되는데, 이러한 리프레시 동작을 8 파일드(piled) 리프레시 동작이라고 한다.
리프레시 동작은 많은 전류를 소모하는 동작이므로, 주어진 시간 내에서 최대한 리프레시 동작을 분산해서 수행해야 한다. 이를 위해서는 4파일드 리프레시 보다는 8파일드 리프레시가 유리하며, 리프레시 제어 신호들(RACTV) 간의 활성화 간격(예, RACTV<0, 8>과 RACTV<1, 9> 간의 활성화 타이밍 차이)도 늘리는 것이 유리하다. 그러나 이렇게 할 경우에는 리프레시 동작에 필요한 시간이 늘어나 스펙에 규정된 tRFC 값을 지키기가 어려워진다.
도 3은 본 발명의 일실시예에 따른 메모리의 구성도이다.
도 3을 참조하면, 메모리는 제1 내지 제8영역, 제어 신호 생성 회로(310), 어드레스 카운터(320) 및 리프레시 중지 회로(330)를 포함할 수 있다.
제1영역은 0번 메모리 뱅크(BK0)와 8번 메모리 뱅크(BK8)를 포함할 수 있다. 제1영역의 메모리 뱅크들(BK0, BK8)에서는 제1리프레시 제어 신호(RACTV<0, 8>)의 활성화시에 리프레시 어드레스(RA<0:12>)에 대응하는 로우가 리프레시될 수 있다. 제2영역은 1번 메모리 뱅크(BK1)와 9번 메모리 뱅크(BK9)를 포함할 수 있다. 제2영역의 메모리 뱅크들에서는 제2리프레시 제어 신호(RACTV<1, 9>)의 활성화시에 리프레시 어드레스(RA<0:12>)에 대응하는 로우가 리프레시될 수 있다. 마찬가지로 제3영역은 2번 메모리 뱅크(BK2)와 10번 메모리 뱅크(BK10)를 포함할 수 있으며, 제4영역은 3번 메모리 뱅크(BK3)와 11번 메모리 뱅크(BK11)를 포함할 수 있으며, 제5영역은 4번 메모리 뱅크(BK4)와 12번 메모리 뱅크(BK12)를 포함할 수 있으며, 제6영역은 5번 메모리 뱅크(BK5)와 13번 메모리 뱅크(BK13)를 포함할 수 있으며, 제7영역은 6번 메모리 뱅크(BK6)와 14번 메모리 뱅크(BK14)를 포함할 수 있으며, 제8영역은 7번 메모리 뱅크(BK7)와 15번 메모리 뱅크(BK15)를 포함할 수 있다. 제3 내지 제8영역들에서는 제1영역과 마찬가지로, 제3 내지 제8리프레시 제어 신호(RACTV<2, 10>, RACTV<3, 11>, RACTV<4, 12>, RACTV<5, 13>, RACTV<6, 14>, RACTV<7, 15>)
제어 신호 생성 회로(310)는 메모리로 리프레시 커맨드가 인가되면 활성화되는 신호인 리프레시 신호(REF)를 이용해 제1 내지 제8리프레시 제어 신호(RACTV<0, 8>, RACTV<1, 9>, RACTV<2, 10>, RACTV<3, 11>, RACTV<4, 12>, RACTV<5, 13>, RACTV<6, 14>, RACTV<7, 15>)를 생성할 수 있다. 제어 신호 생성 회로(310)는 리프레시 신호(REF)의 활성화에 응답해 제1리프레시 제어 신호(RACTV<0, 8>)를 활성화하고, 제1리프레시 제어 신호(RACTV<0, 8>)를 순차적으로 지연시켜 제2 내지 제8리프레시 제어 신호들(RACTV<1, 9>, RACTV<2, 10>, RACTV<3, 11>, RACTV<4, 12>, RACTV<5, 13>, RACTV<6, 14>, RACTV<7, 15>)을 생성하고, 제8리프레시 제어 신호(RACTV<7, 15>)를 지연시켜 다시 제1리프레시 제어 신호(RACTV<0, 8>)를 생성하는 방식으로 동작할 수 있다. 제어 신호 생성 회로(310)는 중지 신호(STOP)에 응답해 제1 내지 제8리프레시 제어 신호들(RACTV<0, 8>, RACTV<1, 9>, RACTV<2, 10>, RACTV<3, 11>, RACTV<4, 12>, RACTV<5, 13>, RACTV<6, 14>, RACTV<7, 15>)을 활성화하는 것을 중지할 수 있다.
어드레스 카운터(320)는 제1 내지 제8리프레시 제어 신호(RACTV<0, 8>, RACTV<1, 9>, RACTV<2, 10>, RACTV<3, 11>, RACTV<4, 12>, RACTV<5, 13>, RACTV<6, 14>, RACTV<7, 15>) 중 가장 마지막에 활성화되는 신호인 제8리프레시 제어 신호(RACTV<7, 15>)에 응답해 리프레시 어드레스(RA<0:12>)의 값을 변경시킬 수 있다. 예를 들어, 어드레스 카운터(320)는 제8리프레시 제어 신호(RACTV<7, 15>)의 활성화시마다 리프레시 어드레스(RA<0:12>)의 값을 +1씩 증가시킬 수 있다. 도면에는 어드레스 카운터(320)가 제8펄스 신호(FACT<7, 15>)의 폴링 에지(falling edge)에 응답해 리프레시 어드레스(RA<0:12>)의 값을 변경시키는 것을 예시했는데, 제8펄스 신호(FACT<7, 15>)는 제8리프레시 제어 신호(RACTV<7, 15>)와 동일한 시점에 활성화되고 제8리프레시 제어 신호(RACTV<7, 15>)보다 먼저 비활성화되는 신호이므로, 결국 어드레스 카운터(320)가 제8리프레시 제어 신호(RACTV<7, 15>)의 활성화에 응답해 동작한다고 여겨질 수 있다.
리프레시 중지 회로(330)는 제1 내지 제8리프레시 제어 신호들(RACTV<0, 8>, RACTV<1, 9>, RACTV<2, 10>, RACTV<3, 11>, RACTV<4, 12>, RACTV<5, 13>, RACTV<6, 14>, RACTV<7, 15>)의 활성화가 미리 정해진 라운드 수만큼 반복되면 리프레시 동작을 중지시키기 위한 중지 신호(STOP)를 생성할 수 있다. 여기서 미리 정해진 라운드 수는 메모리에 한 번의 리프레시 커맨드가 인가되었을때 몇개의 로우들을 리프레시 할 것이냐에 따라 달라질 수 있다. 예를 들어, 미리 정해진 라운드 수가 4인 경우에는 메모리에 한 번의 리프레시 커맨드가 인가될 때마다 메모리 뱅크들(BK0~BK15)마다 4개의 로우들이 리프레시될 수 있으며, 미리 정해진 라운드 수가 6인 경우에는 메모리에 한 번의 리프레시 커맨드가 인가될 때마다 메모리 뱅크들(BK0~BK15)마다 6개의 로우들이 리프레시될 수 있다. 리프레시 중지 회로(330)는 제8펄스 신호(FACT<7, 15>)를 이용해 제1 내지 제8리프레시 제어 신호들(RACTV<0, 8>, RACTV<1, 9>, RACTV<2, 10>, RACTV<3, 11>, RACTV<4, 12>, RACTV<5, 13>, RACTV<6, 14>, RACTV<7, 15>)이 몇 라운드 활성화되었는지를 파악할 수 있다.
도 3에서는 메모리가 8개의 영역으로 나뉘어지고, 각각의 영역이 2개의 메모리 뱅크들을 포함하는 것을 예시했지만, 영역의 개수 및 각각의 영역이 포함하는 메모리 뱅크들의 개수가 이와 다를 수도 있음은 당연하다.
도 4는 도 3의 제어 신호 생성 회로(310)의 일실시예 구성도이다.
도 4를 참조하면, 제어 신호 생성 회로(310)는 펄스 생성기(410), 제1 내지 제8지연 회로들(420_0~420_7) 및 제1 내지 제8프리차지 지연 회로들(480_0~480_7)을 포함할 수 있다.
펄스 생성기(410)는 리프레시 신호(REF)를 이용해 제1펄스 신호(FACT<0, 8>)를 생성할 수 있다. 펄스 생성기(410)는 지연 라인(411), 인버터(412), 낸드게이트(413) 및 인버터(414)를 포함할 수 있다. 펄스 생성기(410)는 리프레시 신호(REF)와 리프레시 신호(REF)가 지연 및 반전된 인버터(412)의 출력 신호가 모두 하이인 구간 동안에 활성화되는 제1펄스 신호(FACT<0, 8>)를 생성할 수 있다.
제1지연 회로(420_0)는 제1펄스 신호(FACT<0, 8>)와 제9펄스 신호(FACT_FEED) 중 하나 이상의 펄스 신호가 활성화되면 제1리프레시 제어 신호(RACTV<0, 8>)를 활성화하고, 제1프리차지 신호(PRE<0, 8>)가 활성화되면 제1리프레시 제어 신호(RACTV<0, 8>)를 비활성화할 수 있다. 그리고 제1리프레시 제어 신호(RACTV<0, 8>)를 지연시켜 제2펄스 신호(FACT<1, 9>)를 생성할 수 있다. 제1지연 회로(420_0)는 논리 조합부(430_0), SR 래치(440_0) 및 지연부(450_0)를 포함할 수 있다.
논리 조합부(430_0)는 낸드게이트(431_0), 인버터(432_0), 노아게이트(433_0) 및 인버터(434_0)를 포함할 수 있다. 논리 조합부(430_0)의 출력 신호는 SR 래치(440_0)의 셋(set) 단자로 입력되는데, 논리 조합부(430_0)는 중지 신호(STOP)가 하이로 비활성화된 경우에는 제1펄스 신호(FACT<0, 8>)와 제9펄스 신호(FACT_FEED) 중 하나 이상의 신호가 하이로 활성화되면 SR 래치(440_0)의 셋 단자로 입력되는 신호를 하이로 활성화하지만, 중지 신호(STOP)가 로우로 활성화된 경우에는, 제9펄스 신호(FACT_FEED)가 하이로 활성화되더라도 SR 래치(440_0)의 셋 단자로 입력되는 신호를 하이로 활성화하지 않을 수 있다.
SR 래치(440_0)는 2개의 노아 게이트와(441_0, 442_0)와 인터버(443_0)를 포함할 수 있다. SR 래치(440_0)는 셋 단자로 입력되는 신호, 즉 인버터(434_0)의 출력 신호, 가 하이로 활성화되면 제1리프레시 제어 신호(RACTV<0, 8>)를 하이로 활성화시키고, 리셋 단자로 입력되는 제1프리차지 신호(PRE<0, 8>)가 활성화되면 제1리프레시 제어 신호(RACTV<0, 8>)를 로우로 비활성화시킬 수 있다.
지연부(450_0)는 지연 라인(451_0), 낸드 게이트(452_0), 인버터(453_0), 지연 라인(454_0), 인버터(455_0), 낸드 게이트(456_0) 및 인버터(457_0)를 포함할 수 있다. 지연부(450_0)는 제1리프레시 제어 신호(RACTV<0, 8>)를 지연시켜 제2펄스 신호를 생성할 수 있다. 제1리프레시 제어 신호(RACTV<0, 8>)와 제2펄스 신호(FACT<1, 9>) 간의 활성화 타이밍 차이는 지연 라인(451_0)의 지연값에 의해 결정되고, 제2펄스 신호(FACT<1, 9>)의 펄스 폭(pulse width)은 지연 라인(454_0)에 의해 결정될 수 있다.
제2지연 회로(420_1)는 제2펄스 신호(FACT<1, 9>)가 활성화되면 제2리프레시 제어 신호(RACTV<1, 9>)를 활성화하고, 제2프리차지 신호(PRE<1, 9>)가 활성화되면 제2리프레시 제어 신호(RACTV<1, 9>)를 비활성화할 수 있다. 그리고 제2리프레시 제어 신호(RACTV<1, 9>)를 지연시켜 제3펄스 신호(FACT<2, 10>)를 생성할 수 있다. 제2지연 회로(420_1)는 SR 래치(440_1) 및 지연부(450_1)를 포함할 수 있다. SR 래치(440_1)는 제2펄스 신호(FACT<1, 9>)가 하이로 활성화되면 제2리프레시 제어 신호(RACTV<1, 9>)를 하이로 활성화하고, 제2프리차지 신호(PRE<1, 9>)가 하이로 활성화되면 제2리프레시 제어 신호(RACTV<1, 9>)를 로우로 비활성화할 수 있다. 그리고 지연부(450_1)는 제2리프레시 제어 신호(RACTV<1, 9>)를 지연시켜 제3펄스 신호(FACT<2, 10>)를 생성할 수 있다. 제2지연 회로(420_1)의 SR 래치(440_1)와 지연부(450_1)는 제1지연 회로(420_1)의 SR 래치(420_0)와 지연부(420_0)와 동일하게 설계될 수 있다.
제3지연 회로(420_2)는 제3펄스 신호(FACT<2, 10>)가 활성화되면 제3리프레시 제어 신호(RACTV<2, 10>)를 활성화하고, 제3프리차지 신호(PRE<2, 10>)가 활성화되면 제3리프레시 제어 신호(RACTV<2, 10>)를 비활성화할 수 있다. 그리고 제3리프레시 제어 신호(RACTV<2, 10>)를 지연시켜 제4펄스 신호(FACT<3, 11>)를 생성할 수 있다. 제3지연 회로(420_2)는 SR 래치(440_2) 및 지연부(450_2)를 포함할 수 있다. SR 래치(440_2)는 제3펄스 신호(FACT<2, 10>)가 하이로 활성화되면 제3리프레시 제어 신호(RACTV<2, 10>)를 하이로 활성화하고, 제3프리차지 신호(PRE<2, 10>)가 하이로 활성화되면 제3리프레시 제어 신호(RACTV<2, 10>)를 로우로 비활성화할 수 있다. 그리고 지연부(450_2)는 제3리프레시 제어 신호(RACTV<2, 10>)를 지연시켜 제4펄스 신호(FACT<3, 11>)를 생성할 수 있다. 제3지연 회로(420_2)의 SR 래치(440_2)와 지연부(450_2)는 제1지연 회로(420_1)의 SR 래치(420_0)와 지연부(420_0)와 동일하게 설계될 수 있다.
제4지연 회로(420_3)는 제4펄스 신호(FACT<3, 11>)가 활성화되면 제4리프레시 제어 신호(RACTV<3, 11>)를 활성화하고, 제4프리차지 신호(PRE<3, 11>)가 활성화되면 제4리프레시 제어 신호(RACTV<3, 11>)를 비활성화할 수 있다. 그리고 제4리프레시 제어 신호(RACTV<3, 11>)를 지연시켜 제5펄스 신호(FACT<4, 12>)를 생성할 수 있다. 제4지연 회로(420_3)는 SR 래치(440_3) 및 지연부(450_3)를 포함할 수 있다. SR 래치(440_3)는 제4펄스 신호(FACT<3, 11>)가 하이로 활성화되면 제4리프레시 제어 신호(RACTV<3, 11>)를 하이로 활성화하고, 제4프리차지 신호(PRE<3, 11>)가 하이로 활성화되면 제4리프레시 제어 신호(RACTV<3, 11>)를 로우로 비활성화할 수 있다. 그리고 지연부(450_3)는 제4리프레시 제어 신호(RACTV<3, 11>)를 지연시켜 제5펄스 신호(FACT<4, 12>)를 생성할 수 있다. 제4지연 회로(420_3)의 SR 래치(440_3)와 지연부(450_3)는 제1지연 회로(420_1)의 SR 래치(420_0)와 지연부(420_0)와 동일하게 설계될 수 있다.
제5지연 회로(420_4)는 제5펄스 신호(FACT<4, 12>)가 활성화되면 제5리프레시 제어 신호(RACTV<4, 12>)를 활성화하고, 제5프리차지 신호(PRE<4, 12>)가 활성화되면 제5리프레시 제어 신호(RACTV<4, 12>)를 비활성화할 수 있다. 그리고 제5리프레시 제어 신호(RACTV<4, 12>)를 지연시켜 제6펄스 신호(FACT<5, 13>)를 생성할 수 있다. 제5지연 회로(420_4)는 SR 래치(440_4) 및 지연부(450_4)를 포함할 수 있다. SR 래치(440_4)는 제4펄스 신호(FACT<4, 12>)가 하이로 활성화되면 제5리프레시 제어 신호(RACTV<4, 12>)를 하이로 활성화하고, 제5프리차지 신호(PRE<4, 12>)가 하이로 활성화되면 제5리프레시 제어 신호(RACTV<4, 12>)를 로우로 비활성화할 수 있다. 그리고 지연부(450_4)는 제5리프레시 제어 신호(RACTV<4, 12>)를 지연시켜 제6펄스 신호(FACT<5, 13>)를 생성할 수 있다. 제5지연 회로(420_4)의 SR 래치(440_4)와 지연부(450_4)는 제1지연 회로(420_1)의 SR 래치(420_0)와 지연부(420_0)와 동일하게 설계될 수 있다.
제6지연 회로(420_5)는 제6펄스 신호(FACT<5, 13>)가 활성화되면 제6리프레시 제어 신호(RACTV<5, 13>)를 활성화하고, 제6프리차지 신호(PRE<5, 13>)가 활성화되면 제6리프레시 제어 신호(RACTV<5, 13>)를 비활성화할 수 있다. 그리고 제6리프레시 제어 신호(RACTV<5, 13>)를 지연시켜 제7펄스 신호(FACT<6, 14>)를 생성할 수 있다. 제6지연 회로(420_5)는 SR 래치(440_5) 및 지연부(450_5)를 포함할 수 있다. SR 래치(440_5)는 제6펄스 신호(FACT<5, 13>)가 하이로 활성화되면 제6리프레시 제어 신호(RACTV<5, 13>)를 하이로 활성화하고, 제6프리차지 신호(PRE<5, 13>)가 하이로 활성화되면 제6리프레시 제어 신호(RACTV<5, 13>)를 로우로 비활성화할 수 있다. 그리고 지연부(450_5)는 제6리프레시 제어 신호(RACTV<5, 13>)를 지연시켜 제7펄스 신호(FACT<6, 14>)를 생성할 수 있다. 제6지연 회로(420_5)의 SR 래치(440_5)와 지연부(450_5)는 제1지연 회로(420_1)의 SR 래치(420_0)와 지연부(420_0)와 동일하게 설계될 수 있다.
제7지연 회로(420_6)는 제7펄스 신호(FACT<6, 14>)가 활성화되면 제7리프레시 제어 신호(RACTV<6, 14>)를 활성화하고, 제7프리차지 신호(PRE<6, 14>)가 활성화되면 제7리프레시 제어 신호(RACTV<6, 14>)를 비활성화할 수 있다. 그리고 제7리프레시 제어 신호(RACTV<6, 14>)를 지연시켜 제8펄스 신호(FACT<7, 15>)를 생성할 수 있다. 제7지연 회로(420_6)는 SR 래치(440_6) 및 지연부(450_6)를 포함할 수 있다. SR 래치(440_6)는 제7펄스 신호(FACT<6, 14>)가 하이로 활성화되면 제7리프레시 제어 신호(RACTV<6, 14>)를 하이로 활성화하고, 제7프리차지 신호(PRE<6, 14>)가 하이로 활성화되면 제7리프레시 제어 신호(RACTV<6, 14>)를 로우로 비활성화할 수 있다. 그리고 지연부(450_6)는 제7리프레시 제어 신호(RACTV<6, 14>)를 지연시켜 제8펄스 신호(FACT<7, 15>)를 생성할 수 있다. 제7지연 회로(420_6)의 SR 래치(440_6)와 지연부(450_6)는 제1지연 회로(420_1)의 SR 래치(420_0)와 지연부(420_0)와 동일하게 설계될 수 있다.
제8지연 회로(420_7)는 제8펄스 신호(FACT<7, 15>)가 활성화되면 제8리프레시 제어 신호(RACTV<7, 15>)를 활성화하고, 제8프리차지 신호(PRE<7, 15>)가 활성화되면 제8리프레시 제어 신호(RACTV<7, 15>)를 비활성화할 수 있다. 그리고 제8리프레시 제어 신호(RACTV<7, 15>)를 지연시켜 제9펄스 신호(FACT_FEED)를 생성할 수 있다. 제8지연 회로(420_7)는 SR 래치(440_7) 및 지연부(450_7)를 포함할 수 있다. SR 래치(440_7)는 제8펄스 신호(FACT<7, 15>)가 하이로 활성화되면 제8리프레시 제어 신호(RACTV<7, 15>)를 하이로 활성화하고, 제8프리차지 신호(PRE<7, 15>)가 하이로 활성화되면 제8리프레시 제어 신호(RACTV<7, 15>)를 로우로 비활성화할 수 있다. 그리고 지연부(450_6)는 제8리프레시 제어 신호(RACTV<7, 15>)를 지연시켜 제9펄스 신호(FACT_FEED)를 생성할 수 있다. 제8지연 회로(420_7)의 SR 래치(440_7)와 지연부(450_7)는 제1지연 회로(420_1)의 SR 래치(420_0)와 지연부(420_0)와 동일하게 설계될 수 있다.
제1프리차지 지연 회로(480_0)는 제1리프레시 제어 신호(RACTV<0, 8>)를 지연시켜 제1프리차지 신호(PRE<0, 8>)를 생성할 수 있다. 제1프리차지 지연 회로(480_0)의 지연값은 제1리프레시 제어 신호(RACTV<0, 8>)의 활성화 구간의 길이에 대응할 수 있다. 제2 내지 제8프리차지 지연 회로(480_1~480_7)는 제1프리차지 지연 회로(480_0)와 마찬가지로 제2 내지 제8리프레시 제어 신호들(RACTV<1, 9>, RACTV<2, 10>, RACTV<3, 11>, RACTV<4, 12>, RACTV<5, 13>, RACTV<6, 14>, RACTV<7, 15>)을 지연시켜 제2 내지 제8프리차지 신호들(PRE<1, 9>, PRE<2, 10>, PRE<3, 11>, PRE<4, 12>, PRE<5, 13>, PRE<6, 14>, PRE<7, 15>)을 생성할 수 있다.
도 5는 도 3의 리프레시 중지 회로(330)의 일실시예 구성도이다.
도 5를 참조하면, 리프레시 중지 회로(330)는 카운터(510)와 비교기(520)를 포함할 수 있다.
카운터(510)는 제8펄스 신호(FACT<7, 15>)의 폴링 에지에 응답해 코드(CODE<0:2>)의 값을 늘릴 수 있다. 제8펄스 신호(FACT<7, 15>)는 제8리프레시 제어 신호(RACTV<7, 15>)와 동일한 시점에 활성화되고 제8리프레시 제어 신호(RACTV<7, 15>)보다 먼저 비활성화되는 신호이므로, 결국 코드(CODE<0:2>)의 값은 제8리프레시 제어 신호(RACTV<7, 15>)가 활성화될 때마다 증가한다고 볼 수 있다. 또한, 카운터(510)는 리프레시 신호(REF)의 비활성화에 응답해 코드(CODE<0:2>)의 값을 0으로 초기화할 수 있다. 카운터(510)에서 생성된 코드(CODE<0:2>)의 값은 리프레시 동작시에 제1 내지 제8리프레시 제어 신호들(RACTV<0, 8>, RACTV<1, 9>, RACTV<2, 10>, RACTV<3, 11>, RACTV<4, 12>, RACTV<5, 13>, RACTV<6, 14>, RACTV<7, 15>)이 몇 번 활성화되었는지를 나타낼 수 있다. 예를 들어 코드(CODE<0:2>)의 값이 3이라면, 제1 내지 제8리프레시 제어 신호들(RACTV<0, 8>, RACTV<1, 9>, RACTV<2, 10>, RACTV<3, 11>, RACTV<4, 12>, RACTV<5, 13>, RACTV<6, 14>, RACTV<7, 15>) 각각이 3번씩 활성화되었다고 판단할 수 있다.
비교기(520)는 코드의 값(CODE<0:2>)과 미리 설정된 라운드 값(ROUND<0:2>)을 비교해, 두 값이 일치하는 경우에 중지 신호(STOP)를 로우로 활성화할 수 있다. 이하에서는 미리 설정된 라운드 값이 '4'인 것으로 예시하기로 한다.
도 6은 도 3의 메모리의 리프레시 동작을 도시한 도면이다.
도 6을 참조하면, 시점 '601'에 리프레시 신호(REF)가 활성화되고 이에 응답해 제1리프레시 제어 신호(RACTV<0, 8>)가 활성화될 수 있다. 이어서 제2 내지 제8리프레시 제어 신호들(RACTV<1, 9>, RACTV<2, 10>, RACTV<3, 11>, RACTV<4, 12>, RACTV<5, 13>, RACTV<6, 14>, RACTV<7, 15>)이 순차적으로 활성화될 수 있다. 이에 의해 메모리 뱅크들(BK0~BK15)에서 0번 로우에 대한 리프레시 동작이 수행될 수 있다.
시점 '602'에 활성화된 제8리프레시 제어 신호(RACTV<7, 15>)에 응답해 로우 어드레스가 '1'로 변경되고, 시점 '603'에 제1리프레시 제어 신호(RACTV<0, 8>)가 다시 활성화될 수 있다. 이제 시점 '603' 이후부터는 제2 내지 제8리프레시 제어 신호들(RACTV<1, 9>, RACTV<2, 10>, RACTV<3, 11>, RACTV<4, 12>, RACTV<5, 13>, RACTV<6, 14>, RACTV<7, 15>)이 순차적으로 활성화될 수 있다. 이에 의해 메모리 뱅크들(BK0~BK15)에서 1번 로우에 대한 리프레시 동작이 수행될 수 있다.
시점 '604'에 활성화된 제8리프레시 제어 신호(RACTV<7, 15>)에 응답해 로우 어드레스가 '2'로 변경되고, 시점 '605'에 제1리프레시 제어 신호(RACTV<0, 8>)가 다시 활성화될 수 있다. 이제 시점 '605' 이후부터는 제2 내지 제8리프레시 제어 신호들(RACTV<1, 9>, RACTV<2, 10>, RACTV<3, 11>, RACTV<4, 12>, RACTV<5, 13>, RACTV<6, 14>, RACTV<7, 15>)이 순차적으로 활성화될 수 있다. 이에 의해 메모리 뱅크들(BK0~BK15)에서 2번 로우에 대한 리프레시 동작이 수행될 수 있다.
시점 '606'에 활성화된 제8리프레시 제어 신호(RACTV<7, 15>)에 응답해 로우 어드레스가 '3'으로 변경되고, 시점 '607'에 제1리프레시 제어 신호(RACTV<0, 8>)가 다시 활성화될 수 있다. 이제 시점 '607' 이후부터는 제2 내지 제8리프레시 제어 신호들(RACTV<1, 9>, RACTV<2, 10>, RACTV<3, 11>, RACTV<4, 12>, RACTV<5, 13>, RACTV<6, 14>, RACTV<7, 15>)이 순차적으로 활성화될 수 있다. 이에 의해 메모리 뱅크들(BK0~BK15)에서 3번 로우에 대한 리프레시 동작이 수행될 수 있다.
시점 '608'에 활성화된 제8리프레시 제어 신호(RACTV<7, 15>)에 응답해 중지 신호가 활성화되므로, 이제 제1 내지 제8리프레시 제어 신호들(RACTV<0, 8>, RACTV<1, 9>, RACTV<2, 10>, RACTV<3, 11>, RACTV<4, 12>, RACTV<5, 13>, RACTV<6, 14>, RACTV<7, 15>)은 더 이상 활성화되지 않을 수 있다.
이러한 일련의 동작을 통해 메모리 뱅크들(BK0~BK15) 각각에서 4개의 로우들에 대한 리프레시 동작이 수행될 수 있다.
도 1과 도 2에 도시된 리프레시 동작에서는 라운드 별로 리프레시 동작이 구별된다. 예를 들어, 도 2에서는 제1 내지 제8리프레시 제어 신호(RACTV<0, 8>, RACTV<1, 9>, RACTV<2, 10>, RACTV<3, 11>, RACTV<4, 12>, RACTV<5, 13>, RACTV<6, 14>, RACTV<7, 15>) 중 인접한 리프레시 제어 신호들 간에는 활성화 구간이 오버랩되지만, 제8리프레시 제어 신호(RACTV<7, 15>)가 활성화되었다가 비활성화된 이후에야 제1리프레시 제어 신호(RACTV<0, 8>)가 활성화되어 다음 라운드의 리프레시 동작이 수행된다. 즉, 로우 어드레스(RA<0:12>)의 변경시마다 아무런 리프레시 제어 신호도 활성화되지 않는 구간이 발생한다.
그러나 도 6의 리프레시 동작에서는 4라운드의 리프레시 동작 동안에 끊기는 구간 없이 제1 내지 제8리프레시 제어 신호들(RACTV<0, 8>, RACTV<1, 9>, RACTV<2, 10>, RACTV<3, 11>, RACTV<4, 12>, RACTV<5, 13>, RACTV<6, 14>, RACTV<7, 15>)이 연속적으로 균일하게 활성화된다. 따라서 리프레시 동작 구간 동안에 소모되는 전류량을 더욱 균등하게 분산시킬 수 있다. 또한, 로우 어드레스(RA<0:12>)의 변경시마다 아무런 리프레시 제어신호도 활성화되는 구간이 존재하지 않으므로, 리프레시 동작에 필요한 시간을 줄일 수 있다. 예를 들어, 도 6에서 리프레시 동작에 소요되는 시간 '610'은 도 2에서 리프레시 동작에 소요되는 시간 '201'보다 짧을 수 있다.
또한, 동일한 시간 동안에 리프레시 동작을 수행할 경우에는 제1 내지 제8리프레시 제어 신호들(RACTV<0, 8>, RACTV<1, 9>, RACTV<2, 10>, RACTV<3, 11>, RACTV<4, 12>, RACTV<5, 13>, RACTV<6, 14>, RACTV<7, 15>) 간의 시간 차이, 즉 파일드 딜레이(piled delay), 를 크게 설정할 수 있다는 장점이 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
310: 제어 신호 생성 회로
320: 어드레스 카운터
330: 리프레시 중지 회로

Claims (12)

  1. 제1 내지 제N리프레시 제어 신호들에 의해 리프레시되는 제1 내지 제N영역들;
    상기 제1리프레시 제어 신호를 순차적으로 지연시켜 상기 제2 내지 제N리프레시 제어 신호들을 생성하고, 상기 제N리프레시 제어 신호를 지연시켜 상기 제1리프레시 제어 신호를 생성하는 제어 신호 생성 회로;
    상기 제N리프레시 제어 신호에 응답해 리프레시 어드레스를 변경하는 어드레스 카운터; 및
    제1 내지 제N리프레시 제어 신호의 활성화가 미리 정해진 라운드 수만큼 반복되면 리프레시 동작을 중지시키기 위한 리프레시 중지 회로
    를 포함하는 메모리.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제N리프레시 제어 신호의 비활성화 이전에 상기 제1리프레시 제어 신호가 활성화되는
    메모리.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1 내지 제N리프레시 제어 신호들 중 인접한 순서의 리프레시 제어 신호들 간의 활성화 구간은 일부 오버랩되는
    메모리.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제어 신호 생성 회로는
    리프레시 신호를 이용해 제1펄스 신호를 생성하는 펄스 생성기;
    상기 제1펄스 신호와 제N+1펄스 신호 중 하나 이상의 펄스 신호가 활성화되면 상기 제1리프레시 제어 신호를 활성화하고, 상기 제1리프레시 제어 신호를 지연시켜 제2펄스 신호를 생성하는 제1지연 회로; 및
    제2 내지 N펄스 신호들이 활성화되면 상기 제2 내지 제N리프레시 제어 신호들을 활성화하고, 상기 제2 내지 제N리프레시 제어 신호를 지연시켜 제3 내지 제N+1펄스 신호들을 생성하는 제2 내지 제N지연 회로들을 포함하는
    메모리.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서,
    상기 제어 신호 생성 회로는
    상기 제1 내지 제N리프레시 제어 신호를 지연시켜 제1 내지 제N프리차지 신호를 생성하기 위한 제1 내지 제N프리차지 지연 회로들을 더 포함하고,
    상기 제1 내지 제N지연 회로들은 상기 제1 내지 제N프리차지 신호들의 활성화시에 상기 제1 내지 제N리프레시 제어 신호를 비활성화하는
    메모리.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 리프레시 중지 회로는
    상기 제N리프레시 제어 신호에 응답해 카운팅 코드의 값을 늘리는 카운터; 및
    상기 카운팅 코드의 값과 미리 설정된 코드 값을 비교해 두 값이 동일한 경우에 리프레시 동작을 중지시키기 위한 중지 신호를 활성화하는 비교기를 포함하는
    메모리.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서,
    상기 카운터는 리프레시 신호의 비활성화시에 상기 카운팅 코드의 값을 초기화하는
    메모리.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1 내지 제N영역들 각각은
    상기 제1 내지 제N리프레시 제어 신호들 중 자신에 대응하는 리프레시 제어 신호의 활성화시에 해당 영역 내에서 상기 리프레시 어드레스에 대응하는 로우를 액티브하는
    메모리.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1 내지 N영역들 각각은
    하나 이상의 메모리 뱅크를 포함하는
    메모리.
  10. 제1 내지 제N영역(N은 2이상의 정수)을 포함하는 메모리의 리프레시 동작 방법에 있어서,
    제1 내지 제N영역들의 K번 로우(K는 0이상의 정수)를 순차적으로 리프레시하는 단계;
    상기 제N영역의 상기 K번 로우의 리프레시 동작이 완료되기 이전에, 상기 제1영역의 K+1번 로우의 리프레시 동작을 시작하는 단계; 및
    상기 제2 내지 제N영역들의 K+1번 로우를 순차적으로 리프레시하는 단계
    를 포함하는 메모리의 리프레시 동작 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서,
    상기 K번 로우를 순차적으로 리프레시하는 단계에서,
    인접한 순서의 영역들 간의 리프레시 동작 구간은 일부 오버랩되는
    메모리의 리프레시 동작 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서,
    상기 제1영역의 상기 K+1번 로우의 리프레시 동작은 상기 N영역의 상기 K번 로우의 리프레시 동작의 완료 이후에 완료되는
    메모리의 리프레시 동작 방법.
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