KR102185894B1 - 반도체 장치 - Google Patents

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Abstract

클럭(clock)을 이용하는 반도체 장치에 관한 것으로, 동작 개시 소오스신호에 응답하여 복수의 동작 개시신호를 예정된 시간 간격으로 순차적으로 생성하기 위한 동작 개시부; 상기 복수의 동작 개시신호 중 어느 하나인 제1 동작 개시신호와 클럭에 응답하여 동작 종료 소오스신호를 생성하기 위한 클럭 기반의 신호 생성부; 상기 동작 종료 소오스신호에 응답하여 복수의 동작 종료신호를 상기 예정된 시간 간격으로 순차적으로 생성하기 위한 동작 종료부; 및 상기 복수의 동작 개시신호와 상기 복수의 동작 종료신호에 응답하여 복수의 제1 동작 제어신호를 순차적으로 생성하기 위한 동작 제어부를 포함하는 반도체 장치가 제공된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 클럭(clock)을 이용하는 반도체 장치에 관한 것이다.
일반적으로, 반도체 장치는 반도체 시스템 내에서 약속된 속도로 동작한다. 이때, 반도체 장치가 약속된 속도로 동작하기 위하여 필요한 신호가 클럭(clock)이다. 클럭은 일정한 주기로 펄싱하며, 반도체 시스템 내에 구비된 제어 장치로부터 생성 및 제공된다.
예컨대, 디램(DRAM)과 같은 반도체 장치는 클럭에 동기되어 리프레쉬 동작을 수행한다. 이하에서는 리프레쉬 동작을 수행하는 반도체 장치를 예로 들어 설명한다.
도 1에는 종래기술에 따른 반도체 장치(100)가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 반도체 장치(100)는 아이들신호(IDLE), 리프레쉬 소오스신호(AFACT), 클럭(ICLK) 및 카운팅코드(RAS<0:4>)에 응답하여 예정된 리프레쉬 구간 동안 제1 내지 제8 리프레쉬 동작 제어신호(REF_RACTV<0:7>)를 순차적으로 생성하기 위한 리프레쉬 동작부(110)와, 액티브신호(ACT), 프리차지신호(PCG) 및 제1 내지 제8 뱅크 어드레스(BA<0:7>)에 응답하여 예정된 노말 구간 동안 제1 내지 제8 노말 동작 제어신호(ACT_RACTV<0:7>)를 순차적으로 생성하기 위한 노말 동작부(120)와, 제1 내지 제8 리프레쉬 동작 제어신호(REF_RACTV<0:7>)와 제1 내지 제8 노말 동작 제어신호(ACT_RACTV<0:7>)에 응답하여 아이들신호(IDLE)와 제1 내지 제8 로우 액티브신호(RACTV<0:7>)를 생성하기 위한 로우 제어부(130)를 포함한다.
도 2에는 도 1에 도시된 리프레쉬 동작부(110)의 내부 구성도가 도시되어 있고, 도 3에는 도 2에 도시된 리프레쉬 동작 개시부(111)의 내부 구성도가 도시되어 있다.
도 2를 참조하면, 리프레쉬 동작부(110)는 리프레쉬 소오스신호(AFACT)와 아이들신호(IDLE)에 응답하여 리프레쉬 구간 내에서 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)를 순차적으로 생성하기 위한 리프레쉬 동작 개시부(111)와, 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)와 클럭(ICLK)과 카운팅코드(RAS<0:4>)에 응답하여 제1 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)를 생성하기 위한 리프레쉬 동작 종료부(113)와, 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)와 제1 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)에 응답하여 제1 내지 제8 리프레쉬 동작 제어신호(REF_RACTV<0:7>)를 생성하기 위한 리프레쉬 동작 제어부(115)를 포함한다.
여기서, 리프레쉬 동작 개시부(111)는 도 3에 도시된 바와 같이, 리프레쉬 소오스신호(AFACT)와 아이들신호(IDLE)에 응답하여 리프레쉬 구간 동안 활성화되는 리프레쉬 동작 개시 제어신호(REF)를 생성하기 위한 리프레쉬 동작 개시 제어부(111_1)와, 리프레쉬 동작 개시 제어신호(REF)를 순차적으로 지연하고 리프레쉬 동작 개시 제어신호(REF)와 그 지연된 신호들(REF_D0 ~ REF_D6)의 활성화 구간을 조절함으로써 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)를 생성하기 위한 리프레쉬 동작 개시신호 생성부(111_3)를 포함한다. 여기서, 리프레쉬 동작 개시 제어부(111_1)는 리프레쉬 소오스신호(AFACT)에 응답하여 리프레쉬 동작 개시 제어신호(REF)를 활성화하고 아이들신호(IDLE)에 응답하여 리프레쉬 동작 개시 제어신호(REF)를 비활성화한다. 예컨대, 리프레쉬 동작 개시 제어부(111_1)는 RS 래치를 포함한다. 그리고, 리프레쉬 동작 개시신호 생성부(111_3)는 리프레쉬 동작 개시 제어신호(REF)를 예정된 지연시간만큼 순차적으로 지연하여 제1 내지 제7 지연신호(REF_D0 ~ REF_D6)를 생성하기 위한 제1 내지 제7 단위 지연부(111_31A ~ 111_31G)와, 리프레쉬 동작 개시 제어신호(REF)와 제1 내지 제7 지연신호(REF_D0 ~ REF_D6) 각각에 대응하는 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)를 생성하기 위한 제1 내지 제8 펄스 생성부(111_33A ~ 111_33H)를 포함한다. 예컨대, 제1 내지 제8 펄스 생성부(111_33A ~ 111_33H)는 각각 상승 에지 검출기(Riging Edge Detector)를 포함한다.
다시 도 2를 참조하면, 리프레쉬 동작 종료부(113)는 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)가 활성화되면 각각의 리프레쉬 동작 개시신호(FACT<0:7>)에 대응하여 클럭을 카운팅하고, 카운팅코드(RAS<0:4>)에 대응하는 카운팅 횟수에 도래하면 제1 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)를 각각 활성화한다. 예컨대, 리프레쉬 동작 종료부(113)는 카운터(counter)를 포함한다.
그리고, 리프레쉬 동작 제어부(115)는 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)에 응답하여 제1 내지 제8 리프레쉬 동작 제어신호(REF_RACTV<0:7>)를 활성화하고 제1 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)에 응답하여 제1 내지 제8 리프레쉬 동작 제어신호(REF_RACTV<0:7>)를 비활성화한다. 예컨대, 리프레쉬 동작 제어부(115)는 제1 내지 제8 RS 래치를 포함한다.
도 4에는 도 1에 도시된 노말 동작부(120)의 내부 구성도가 도시되어 있다.
도 4를 참조하면, 노말 동작부(120)는 액티브신호(ACT)와 제1 내지 제8 뱅크 어드레스(BA<0:7>)에 응답하여 제1 내지 제8 노말 동작 개시신호(ACTP<0:7>)를 생성하기 위한 노말 동작 개시부(121)와, 프리차지신호(PCG)와 제1 내지 제8 뱅크 어드레스(BA<0:7>)에 응답하여 제1 내지 제8 노말 동작 종료신호(PCGP<0:7>)를 생성하기 위한 노말 동작 종료부(123)와, 제1 내지 제8 노말 동작 개시신호(ACTP<0:7>)와 제1 내지 제8 노말 동작 종료신호(PCGP<0:7>)에 응답하여 제1 내지 제8 노말 동작 제어신호(ACT_RACTV<0:7>)를 생성하기 위한 노말 동작 제어부(125)를 포함한다.
노말 동작 개시부(121)는 액티브신호(ACT)와 제1 내지 제8 뱅크 어드레스(BA<0:7>)를 논리 조합하여 제1 내지 제8 노말 동작 개시신호(ACTP<0:7>) 중 적어도 하나를 활성화한다.
노말 동작 종료부(123)는 프리차지신호(PCG)와 제1 내지 제8 뱅크 어드레스(BA<0:7>)를 논리 조합하여 제1 내지 제8 노말 동작 종료신호(PCGP<0:7>) 중 적어도 하나를 활성화한다.
노말 동작 제어부(125)는 제1 내지 제8 노말 동작 개시신호(ACTP<0:7>)에 응답하여 제1 내지 제8 노말 동작 제어신호(ACT_RACTV<0:7>)를 활성화하고 제1 내지 제8 노말 동작 종료신호(PCGP<0:7>)에 응답하여 제1 내지 제8 노말 동작 제어신호(ACT_RACTV<0:7>)를 비활성화한다.
도 5에는 도 1에 도시된 로우 제어부(130)의 내부 구성도가 도시되어 있다.
도 5를 참조하면, 로우 제어부(130)는 제1 내지 제8 리프레쉬 동작 제어신호(REF_RACTV<0:7>)이 활성화되거나 또는 제1 내지 제8 노말 동작 제어신호(ACT_RACTV<0:7>)가 활성화되면 제1 내지 제8 로우 액티브신호(RACTV<0:7>)를 활성화하기 위한 로우 액티브신호 생성부(131)와, 제1 내지 제8 로우 액티브신호(RACTV<0:7>)가 모두 비활성화되는 경우 아이들신호(IDLE)를 활성화하는 아이들신호 생성부(133)를 포함한다.
이하, 상기와 같은 구성을 가지는 반도체 장치(100)의 동작을 도 5를 참조하여 설명한다. 이때, 본 발명의 요지를 흐트러뜨리지 않기 위하여 리프레쉬 동작에 대해서만 설명하기로 한다.
도 6에는 도 1에 도시된 반도체 장치(100)의 리프레쉬 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 6을 참조하면, 리프레쉬 동작 개시부(111)는 리프레쉬 소오스신호(AFACT)에 응답하여 리프레쉬 동작 구간 내에서 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)를 순차적으로 활성화한다. 이때, 리프레쉬 동작 개시부(111)는 예정된 지연시간(tPILED) 간격으로 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)를 활성화한다.
그리고, 리프레쉬 동작 종료부(113)는 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)가 활성화된 시점보다 예정된 동작시간(tRAS) 이후에 제1 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)를 활성화한다. 이때, 리프레쉬 동작 종료부(113)는 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)가 활성화되면 카운팅코드(RAS<0:4>)에 대응하는 횟수만큼 클럭(ICLK)을 카운팅하고 예정된 카운팅 횟수에 도달하면 제1 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)를 활성화한다.
한편, 리프레쉬 동작 제어부(115)는 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)와 제1 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)에 응답하여 리프레쉬 구간 동안 제1 내지 제8 리프레쉬 동작 제어신호(RACTV<0:7>)를 순차적으로 생성한다. 다시 말해, 리프레쉬 동작 제어부(115)는 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)에 응답하여 제1 내지 제8 리프레쉬 동작 제어신호(RACTV<0:7>)를 활성화하고 제1 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)에 응답하여 제1 내지 제8 리프레쉬 동작 제어신호(RACTV<0:7>)를 비활성화한다.
이와 같은 구성을 가지는 반도체 장치(100)에 따르면, 클럭에 동기된 신호들을 이용하여 리프레쉬 동작을 수행하기 때문에 제어가 용이한 이점이 있다.
그러나, 상기와 같은 구성을 가지는 반도체 장치(100)는 다음과 같은 문제점이 있다.
우선 반도체 장치(100)의 문제점을 설명하기에 앞서 도 6을 계속 참조하면, 도 6에는 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>) 간의 지연시간(tPILED)이 클럭(ICLK)의 1주기에 대응하는 시간(tCK)보다 큰 경우(tPILED > tCK)를 가정한 타이밍도가 도시되어 있다. 따라서, 제1 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)가 클럭(ICLK)에 동기되어 생성될 때 문제가 발생하지 않는다. 그러나, 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>) 간의 지연시간(tPILED)이 클럭(ICLK)의 1주기에 대응하는 시간(tCK)보다 작은 경우(tPILED < tCK)에는 다음과 같은 문제점이 발생한다. 이는 도 7을 참조하여 설명한다.
도 7에는 반도체 장치(100)의 문제점을 설명하기 위한 타이밍도가 도시되어 있다. 도 7을 참조하면, 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)는 각각 예정된 지연시간(tPILED)만큼 지연되어 순차적으로 생성되나, 제1 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)는 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)와 같이 순차적으로 생성되지 않고 그룹화되어 동시다발적으로 생성되고 있음을 알 수 있다. 이는 제1 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)가 클럭(ICLK)에 동기되어 생성되기 때문이다. 따라서, 반도체 장치(100)는 제1 내지 제8 리프레쉬 동작 제어신호(RACTV<0:7>)의 비활성화 시점이 동시에 발생함에 따라 파워 노이즈(power noise)에 취약한 문제점이 있다.
본 발명의 실시예는 복수의 신호들의 활성화 구간을 클럭을 이용하여 정의하면서도 클럭의 주파수에 상관없이 복수의 신호들의 비활성화 시점을 분산시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 동작 개시 소오스신호에 응답하여 복수의 동작 개시신호를 예정된 시간 간격으로 순차적으로 생성하기 위한 동작 개시부; 상기 복수의 동작 개시신호 중 어느 하나인 제1 동작 개시신호와 클럭에 응답하여 동작 종료 소오스신호를 생성하기 위한 클럭 기반의 신호 생성부; 상기 동작 종료 소오스신호에 응답하여 복수의 동작 종료신호를 상기 예정된 시간 간격으로 순차적으로 생성하기 위한 동작 종료부; 및 상기 복수의 동작 개시신호와 상기 복수의 동작 종료신호에 응답하여 복수의 제1 동작 제어신호를 순차적으로 생성하기 위한 동작 제어부를 포함할 수 있다.
여기서, 상기 예정된 시간 간격은 상기 클럭의 1주기에 대응하는 시간 간격보다 더 작을 수 있다.
본 발명의 다른 측면에 따르면, 본 발명은 리프레쉬 개시 소오스신호와 아이들 신호에 응답하여 제1 리프레쉬 플래그신호를 생성하기 위한 동작 개시 제어부; 상기 제1 리프레쉬 플래그신호를 예정된 시간 간격으로 순차적으로 지연하여 복수의 제1 지연신호를 생성하기 위한 복수의 제1 단위 지연부; 상기 제1 리프레쉬 플래그신호와 상기 복수의 제1 지연신호에 응답하여 복수의 리프레쉬 개시신호를 순차적으로 생성하기 위한 제1 펄스 생성부; 클럭, 카운팅코드 및 상기 복수의 리프레쉬 개시신호 중 어느 하나인 제1 리프레쉬 개시신호에 응답하여 리프레쉬 종료 소오스신호를 생성하기 위한 클럭 기반의 신호 생성부; 상기 리프레쉬 종료 소오스신호와 상기 아이들 신호에 응답하여 제2 리프레쉬 플래그신호를 생성하기 위한 동작 종료 제어부; 상기 제2 리프레쉬 플래그신호를 상기 예정된 시간 간격으로 순차적으로 지연하여 복수의 제2 지연신호를 생성하기 위한 복수의 제2 단위 지연부; 상기 제2 리프레쉬 플래그신호와 상기 복수의 제2 지연신호에 응답하여 복수의 리프레쉬 종료신호를 순차적으로 생성하기 위한 제2 펄스 생성부; 및 상기 복수의 리프레쉬 개시신호와 상기 복수의 리프레쉬 종료신호에 응답하여 복수의 리프레쉬 제어신호를 순차적으로 생성하기 위한 동작 제어부를 포함할 수 있다.
여기서, 상기 예정된 시간 간격은 상기 클럭의 1주기에 대응하는 시간 간격보다 더 작을 수 있다.
본 발명의 실시예는 복수의 신호들의 비활성화 시점을 클럭 주파수에 상관없이 순차적으로 생성할 수 있으므로 파워 노이즈(power noise)를 감소시킬 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체 장치의 블록 구성도이다.
도 2는 도 1에 도시된 리프레쉬 동작부의 내부 구성도이다.
도 3은 도 2에 도시된 리프레쉬 동작 개시부의 내부 구성도이다.
도 4는 도 1에 도시된 노말 동작부의 내부 구성도이다.
도 5는 도 1에 도시된 로우 제어부의 내부 구성도이다.
도 6은 도 1에 도시된 반도체 장치의 리프레쉬 동작을 설명하기 위한 타이밍이다.
도 7은 도 1에 도시된 반도체 장치의 문제점을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 실시예에 따른 반도체 장치의 블록 구성도이다.
도 9는 도 8에 도시된 리프레쉬 동작부의 내부 구성도이다.
도 10은 도 9에 도시된 리프레쉬 동작 개시부의 내부 구성도이다.
도 11은 도 9에 도시된 리프레쉬 동작 종료부의 내부 구성도이다.
도 12는 도 8에 도시된 노말 동작부의 내부 두성도이다.
도 13은 도 8에 도시된 로우 제어부의 내부 구성도이다.
도 14 및 도 15는 도 8에 도시된 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
이때, 본 발명의 실시예는 리프레쉬 동작을 수행하는 반도체 장치를 예로 들어 설명한다.
도 8에는 본 발명의 실시예에 따른 반도체 장치가 블록 구성도로 도시되어 있다.
도 8을 참조하면, 반도체 장치(200)는 아이들신호(IDLE), 리프레쉬 소오스신호(AFACT), 클럭(ICLK) 및 카운팅코드(RAS<0:4>)에 응답하여 예정된 리프레쉬 구간 동안 제1 내지 제8 리프레쉬 동작 제어신호(REF_RACTV<0:7>)를 순차적으로 생성하기 위한 리프레쉬 동작부(210)와, 액티브신호(ACT), 프리차지신호(PCG) 및 제1 내지 제8 뱅크 어드레스(BA<0:7>)에 응답하여 예정된 노말 구간 동안 제1 내지 제8 노말 동작 제어신호(ACT_RACTV<0:7>)를 순차적으로 생성하기 위한 노말 동작부(220)와, 제1 내지 제8 리프레쉬 동작 제어신호(REF_RACTV<0:7>)와 제1 내지 제8 노말 동작 제어신호(ACT_RACTV<0:7>)에 응답하여 아이들신호(IDLE)와 제1 내지 제8 로우 액티브신호(RACTV<0:7>)를 생성하기 위한 로우 제어부(230)를 포함할 수 있다.
참고로, 리프레쉬 구간은 복수의 메모리 영역(도면에 미도시)을 리프레쉬하기 위한 구간을 말하다. 예컨대, 복수의 메모리 영역은 제1 내지 제8 뱅크를 포함하며, 제1 내지 제8 로우 액티브신호(RACTV<0:7>)는 제1 내지 제8 뱅크를 각각 리프레쉬하기 위한 신호이다.
도 9에는 도 8에 도시된 리프레쉬 동작부(210)의 내부 구성도가 도시되어 있고, 도 10에는 도 9에 도시된 리프레쉬 동작 개시부(211)의 내부 구성도가 도시되어 있고, 도 11에는 도 9에 도시된 리프레쉬 동작 종료부(215)의 내부 구성도가 도시되어 있다.
도 9를 참조하면, 리프레쉬 동작부(210)는 리프레쉬 소오스신호(AFACT)와 아이들신호(IDLE)에 응답하여 리프레쉬 구간 내에서 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)를 순차적으로 생성하기 위한 리프레쉬 동작 개시부(211)와, 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>) 중 첫 번째로 활성화되는 제1 리프레쉬 동작 개시신호(FACT<0>)와 클럭(ICLK)과 카운팅코드(RAS<0:4>)에 응답하여 종료 소오스신호(REF_END)를 생성하기 위한 종료 소오스신호 생성부(213)와, 종료 소오스신호(REF_END)와 아이들신호(IDLE)에 응답하여 리프레쉬 구간 내에서 제1 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)를 순차적으로 생성하기 위한 리프레쉬 동작 종료부(215)와, 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)와 제1 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)에 응답하여 제1 내지 제8 리프레쉬 동작 제어신호(REF_RACTV<0:7>)를 생성하기 위한 리프레쉬 동작 제어부(217)를 포함할 수 있다.
여기서, 리프레쉬 동작 개시부(211)는 도 10에 도시된 바와 같이, 리프레쉬 소오스신호(AFACT)와 아이들신호(IDLE)에 응답하여 리프레쉬 구간 동안 활성화되는 리프레쉬 동작 개시 제어신호(REF)를 생성하기 위한 리프레쉬 동작 개시 제어부(211_1)와, 리프레쉬 동작 개시 제어신호(REF)를 순차적으로 지연하고 리프레쉬 동작 개시 제어신호(REF)와 그 지연된 신호들(REF_D0 ~ REF_D6)의 활성화 구간을 조절함으로써 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)를 생성하기 위한 리프레쉬 동작 개시신호 생성부(211_3)를 포함한다. 리프레쉬 동작 개시 제어부(211_1)는 리프레쉬 소오스신호(AFACT)에 응답하여 리프레쉬 동작 개시 제어신호(REF)를 활성화하고 아이들신호(IDLE)에 응답하여 리프레쉬 동작 개시 제어신호(REF)를 비활성화한다. 예컨대, 리프레쉬 동작 개시 제어부(211_1)는 RS 래치를 포함할 수 있다. 그리고, 리프레쉬 동작 개시신호 생성부(211_3)는 리프레쉬 동작 개시 제어신호(REF)를 예정된 지연시간(tPILED)만큼 순차적으로 지연하여 제1 내지 제7 지연신호(REF_D0 ~ REF_D6)를 생성하기 위한 제1 내지 제7 단위 지연부(211_31A ~ 211_31G)와, 리프레쉬 동작 개시 제어신호(REF)와 제1 내지 제7 지연신호(REF_D0 ~ REF_D6)의 펄스 폭을 조절하여 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)를 생성하기 위한 제1 내지 제8 펄스 생성부(211_33A ~ 211_33H)를 포함할 수 있다. 예컨대, 제1 내지 제8 펄스 생성부(211_33A ~ 211_33H)는 각각 상승 에지 검출기(Riging Edge Detector)를 포함할 수 있다.
다시 도 9를 참조하면, 종료 소오스신호 생성부(213)는 제1 리프레쉬 동작 개시신호(FACT<0>)가 활성화되면 클럭을 카운팅하고, 카운팅코드(RAS<0:4>)에 대응하는 카운팅 횟수에 도래하면 종료 소오스신호(REF_END)를 활성화한다. 예컨대, 리프레쉬 동작 종료부(213)는 카운터(counter)를 포함할 수 있다.
그리고, 리프레쉬 동작 종료부(215)는 리프레쉬 동작 개시부(211)와 내부 구성이 동일하게 설계될 수 있다. 예컨대, 리프레쉬 동작 종료부(215)는 도 11에 도시된 바와 같이, 종료 소오스신호(REF_END)와 아이들신호(IDLE)에 응답하여 리프레쉬 구간 내에서 활성화되는 종료 제어신호(REF_DLY)를 생성하기 위한 종료 제어부(215_1)와, 종료 제어신호(REF_DLY)를 순차적으로 지연하고 순차적으로 지연된 신호들(DLY_D0 ~ DLY_D6)의 활성화 구간을 조절함으로써 제1 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)를 생성하기 위한 리프레쉬 동작 종료신호 생성부(215_3)를 포함할 수 있다. 종료 제어부(215_1)는 종료 소오스신호(REF_END)에 응답하여 종료 제어신호(REF_DLY)를 활성화하고 아이들신호(IDLE)에 응답하여 종료 제어신호(REF_DLY)를 비활성화한다. 예컨대, 종료 제어부(215_1)는 RS 래치를 포함할 수 있다. 리프레쉬 동작 종료신호 생성부(215_3)는 종료 제어신호(REF_DLY)를 예정된 지연시간(tPILDE)만큼 순차적으로 지연하여 제8 내지 제14 지연신호(DLY_D0 ~ DLY_D6)를 생성하기 위한 제8 내지 제14 단위 지연부(215_31A ~ 215_31G)와, 종료 제어신호(REF_DLY)와 제8 내지 제14 지연신호(DLY_D0 ~ DLY_D6)의 펄스 폭을 조절하여 제1 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)를 생성하기 위한 제9 내지 제16 펄스 생성부(215_33A ~ 215_33H)를 포함할 수 있다. 예컨대, 제9 내지 제16 펄스 생성부(215_33A ~ 215_33H)는 각각 상승 에지 검출기(Riging Edge Detector)를 포함할 수 있다.
한편, 도 12에는 도 8에 도시된 노말 동작부(220)의 내부 구성도가 도시되어 있다.
도 12를 참조하면, 노말 동작부(220)는 액티브신호(ACT)와 제1 내지 제8 뱅크 어드레스(BA<0:7>)에 응답하여 제1 내지 제8 노말 동작 개시신호(ACTP<0:7>)를 생성하기 위한 노말 동작 개시부(221)와, 프리차지신호(PCG)와 제1 내지 제8 뱅크 어드레스(BA<0:7>)에 응답하여 제1 내지 제8 노말 동작 종료신호(PCGP<0:7>)를 생성하기 위한 노말 동작 종료부(223)와, 제1 내지 제8 노말 동작 개시신호(ACTP<0:7>)와 제1 내지 제8 노말 동작 종료신호(PCGP<0:7>)에 응답하여 제1 내지 제8 노말 동작 제어신호(ACT_RACTV<0:7>)를 생성하기 위한 노말 동작 제어부(225)를 포함할 수 있다.
노말 동작 개시부(221)는 액티브신호(ACT)와 제1 내지 제8 뱅크 어드레스(BA<0:7>)를 논리 조합하여 제1 내지 제8 노말 동작 개시신호(ACTP<0:7>) 중 적어도 하나를 활성화한다.
노말 동작 종료부(223)는 프리차지신호(PCG)와 제1 내지 제8 뱅크 어드레스(BA<0:7>)를 논리 조합하여 제1 내지 제8 노말 동작 종료신호(PCGP<0:7>) 중 적어도 하나를 활성화한다.
노말 동작 제어부(225)는 제1 내지 제8 노말 동작 개시신호(ACTP<0:7>)에 응답하여 제1 내지 제8 노말 동작 제어신호(ACT_RACTV<0:7>)를 활성화하고 제1 내지 제8 노말 동작 종료신호(PCGP<0:7>)에 응답하여 제1 내지 제8 노말 동작 제어신호(ACT_RACTV<0:7>)를 비활성화한다.
도 13에는 도 8에 도시된 로우 제어부(230)의 내부 구성도가 도시되어 있다.
도 13을 참조하면, 로우 제어부(230)는 제1 내지 제8 리프레쉬 동작 제어신호(REF_RACTV<0:7>)이 활성화되거나 또는 제1 내지 제8 노말 동작 제어신호(ACT_RACTV<0:7>)가 활성화되면 제1 내지 제8 로우 액티브신호(RACTV<0:7>)를 활성화하기 위한 로우 액티브신호 생성부(231)와, 제1 내지 제8 로우 액티브신호(RACTV<0:7>)가 모두 비활성화되는 경우 아이들신호(IDLE)를 활성화하는 아이들신호 생성부(233)를 포함할 수 있다.
이하, 상기와 같은 구성을 가지는 반도체 장치(200)의 동작을 도 14 및 도 15를 참조하여 설명한다. 이때, 본 발명의 요지를 흐트러뜨리지 않기 위하여 리프레쉬 동작에 대해서만 설명하기로 한다.
도 14에는 제1 경우에 따른 반도체 장치(200)의 리프레쉬 동작을 설명하기 위한 타이밍도가 도시되어 있다. 제1 경우는 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>) 간의 지연시간(tPILED)이 클럭(ICLK)의 1주기에 대응하는 시간(tCK)보다 큰 경우(tPILED > tCK)를 말한다.
도 14를 참조하면, 리프레쉬 동작 개시부(211)는 리프레쉬 소오스신호(AFACT)와 아이들신호(IDLE)에 응답하여 리프레쉬 동작 구간 내에서 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)를 순차적으로 활성화한다. 이를 더욱 자세하게 설명하면, 리프레쉬 동작 개시 제어부(211_1)는 리프레쉬 소오스신호(AFACT)에 응답하여 리프레쉬 동작 개시 제어신호(REF)를 활성화하고 아이들신호(IDLE)에 응답하여 리프레쉬 동작 개시 제어신호(REF)를 비활성화한다. 그리고, 제1 내지 제7 단위 지연부(211_31A ~ 211_31G)는 리프레쉬 동작 개시 제어신호(REF)를 예정된 지연시간(tPILED)만큼 순차적으로 지연시켜 제1 내지 제7 지연신호(REF_D0 ~ REF_D6)를 생성하고, 제1 내지 제8 펄스 생성부(211_33A ~ 211_33H)는 리프레쉬 동작 개시 제어신호(REF)와 제1 내지 제7 지연신호(REF_D0 ~ REF_D6)의 펄스 폭을 조절하되 각각의 신호(REF, REF_D0 ~ REF_D6)의 라이징 에지를 기준으로 조절하여 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)를 생성한다. 이때, 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)는 예정된 지연시간(tPILED) 간격으로 순차적으로 펄싱한다.
종료 소오스신호 생성부(213)는 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>) 중 첫 번째로 활성화되는 제1 리프레쉬 동작 개시신호(FACT<0:7>)와 클럭(ICLK)과 카운팅코드(RAS<0:4>)에 응답하여 종료 소오스신호(REF_END)를 생성한다. 이때, 종료 소오스신호 생성부(213)는 제1 리프레쉬 동작 개시신호(FACT<0>)가 활성화되면 카운팅코드(RAS<0:4>)에 대응하는 횟수만큼 클럭(ICLK)을 카운팅하고 예정된 카운팅 횟수에 도달하면 종료 소오스신호(REF_END)를 활성화한다. 예컨대, 종료 소오스신호 생성부(213)는 제1 리프레쉬 동작 개시신호(FACT<0:7>)가 활성화된 시점으로부터 클럭(ICLK)의 2주기(2tCK) 후에 종료 소오스신호(REF_END)를 활성화한다.
리프레쉬 동작 종료부(215)는 종료 소오스신호(REF_END)와 아이들신호(IDLE)에 응답하여 리프레쉬 동작 구간 내에서 제1 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)를 순차적으로 활성화한다. 이를 더욱 자세하게 설명하면, 리프레쉬 동작 종료 제어부(215_1)는 종료 소오스신호(REF_END)에 응답하여 리프레쉬 동작 종료 제어신호(REF_DLY)를 활성화하고 아이들신호(IDLE)에 응답하여 리프레쉬 동작 종료 제어신호(REF_DLY)를 비활성화한다. 그리고, 제8 내지 제14 단위 지연부(215_31A ~ 215_31G)는 리프레쉬 동작 종료 제어신호(REF_DLY)를 예정된 지연시간(tPILED)만큼 순차적으로 지연시켜 제8 내지 제14 지연신호(DLY_D0 ~ DLY_D6)를 생성하고, 제9 내지 제16 펄스 생성부(215_33A ~ 215_33H)는 리프레쉬 동작 종료 제어신호(REF_END)와 제8 내지 제14 지연신호(DLY_D0 ~ DLY_D6)의 펄스 폭을 조절하되 각각의 신호(REF_END, DLY_D0 ~ DLY_D6)의 라이징 에지를 기준으로 조절하여 제1 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)를 생성한다. 이때, 제1 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)는 예정된 지연시간(tPILED) 간격으로 순차적으로 펄싱한다.
리프레쉬 동작 제어부(217)는 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)와 제1 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)에 응답하여 리프레쉬 구간 동안 제1 내지 제8 리프레쉬 동작 제어신호(RACTV<0:7>)를 순차적으로 생성한다. 다시 말해, 리프레쉬 동작 제어부(217)는 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>)에 응답하여 제1 내지 제8 리프레쉬 동작 제어신호(RACTV<0:7>)를 활성화하고 제1 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)에 응답하여 제1 내지 제8 리프레쉬 동작 제어신호(RACTV<0:7>)를 비활성화한다.
도 15에는 제2 경우에 따른 반도체 장치(200)의 리프레쉬 동작을 설명하기 위한 타이밍도가 도시되어 있다. 제2 경우는 제1 내지 제8 리프레쉬 동작 개시신호(FACT<0:7>) 간의 지연시간(tPILED)이 클럭(ICLK)의 1주기에 대응하는 시간(tCK)보다 작은 경우(tPILED < tCK)를 말한다.
도 15에 도시된 바와 같이, 제2 경우는 앞서 설명한 제1 경우와 동일하게 종료 소오스신호(REF_END)를 이용하여 제1 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)를 예정된 지연시간(tPILED) 간격으로 순차적으로 생성할 수 있다. 다시 말해, 클럭(ICLK)에 동기된 종료 소오스신호(REF_END)에 기초하여 제1 리프레쉬 동작 종료신호(RE<0>)를 생성하고 제1 리프레쉬 동작 종료신호(RE<0>)를 예정된 지연시간(tPILED)만큼 순차적으로 지연시켜 클럭(ICLK)에 비동기된 제2 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)를 생성함으로써, 제1 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)는 클럭(ICLK)에 상관없이 순차적으로 생성될 수 있다.
결론적으로, 제1 내지 제8 리프레쉬 동작 제어신호(RACTV<0:7>)는 활성화 구간이 클럭(ICLK)의 주기(예:2tCK)에 대응하여 정의되고 비활성화 시점이 분산될 수 있다.
한편, 제2 경우는 상기의 설명 이외에 나머지 동작 과정이 제1 경우와 동일하므로 그에 대한 설명을 생략하도록 한다.
이와 같은 본 발명의 실시예에 따르면, 제1 내지 제8 리프레쉬 동작 종료신호(RE<0:7>)는 클럭(ICLK)의 주파수에 상관없이 순차적으로 비활성화됨으로써 파워 노이즈(power noise)를 분산시킬 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200 : 반도체 장치 210 : 리프레쉬 동작부
211 : 리프레쉬 동작 개시부 211_1 : 리프레쉬 동작 개시 제어부
211_3 : 리프레쉬 동작 개시신호 생성부
211_31A ~ 211_31G : 제1 내지 제7 단위 지연부
211_33A ~ 211_33H : 제1 내지 제8 펄스 생성부
213 : 종료 소오스신호 생성부 215 : 리프레쉬 동작 종료부
215_1 : 리프레쉬 동작 종료 제어부 215_3 : 리프레쉬 동작 종료신호 생성부
215_31A ~ 215_31G : 제8 내지 제14 단위 지연부
215_33A ~ 215_33H : 제9 내지 제16 펄스 생성부
217 : 리프레쉬 동작 제어부 220 : 노말 동작부
221 : 노말 동작 개시부 223 : 노말 동작 종료부
225 : 노말 동작 제어부 230 : 로우 제어부
231 : 로우 액티브신호 생성부 233 : 아이들신호 생성부

Claims (19)

  1. 동작 개시 소오스신호에 응답하여 복수의 동작 개시신호를 예정된 시간 간격으로 순차적으로 생성하기 위한 동작 개시부;
    상기 복수의 동작 개시신호 중 어느 하나인 제1 동작 개시신호와 클럭에 응답하여 동작 종료 소오스신호를 생성하기 위한 클럭 기반의 신호 생성부;
    상기 동작 종료 소오스신호에 응답하여 복수의 동작 종료신호를 상기 예정된 시간 간격으로 순차적으로 생성하기 위한 동작 종료부; 및
    상기 복수의 동작 개시신호와 상기 복수의 동작 종료신호에 응답하여 복수의 제1 동작 제어신호를 순차적으로 생성하기 위한 동작 제어부
    를 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 예정된 시간 간격은 상기 클럭의 1주기에 대응하는 시간 간격보다 더 작은 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 동작 개시부는 예정된 동작 구간 내에서 상기 복수의 동작 개시신호를 순차적으로 생성하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 동작 종료부는 상기 예정된 동작 구간 내에서 상기 복수의 동작 종료신호를 순차적으로 생성하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 예정된 동작 구간은 복수의 메모리 영역을 리프레쉬하기 위한 리프레쉬 동작 구간을 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 복수의 제1 동작 제어신호는 상기 복수의 메모리 영역을 순차적으로 리프레쉬하기 위한 복수의 리프레쉬 신호를 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 동작 개시부와 상기 동작 종료부는 내부 구성이 동일하게 설계되는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 동작 개시부는,
    상기 동작 개시 소오스신호와 아이들(idle) 신호에 응답하여 동작 개시 제어신호를 생성하기 위한 동작 개시 제어부; 및
    상기 동작 개시 제어신호를 순차적으로 지연하고 순차적으로 지연된 신호들의 활성화 구간을 조절함으로써 상기 복수의 동작 개시신호를 생성하기 위한 동작 개시신호 생성부를 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 동작 종료부는,
    상기 동작 종료 소오스신호와 상기 아이들 신호에 응답하여 동작 종료 제어신호를 생성하기 위한 동작 종료 제어부; 및
    상기 동작 종료 제어신호를 순차적으로 지연하고 순차적으로 지연된 신호들의 활성화 구간을 조절함으로써 상기 복수의 동작 종료신호를 생성하기 위한 동작 종료신호 생성부를 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    액티브 신호, 프리차지 신호 및 어드레스에 응답하여 노말 동작 구간에서 복수의 제2 동작 제어신호를 생성하기 위한 노말 동작부; 및
    상기 복수의 제1 및 제2 동작 제어신호에 응답하여 복수의 로우 액티브신호와 상기 아이들 신호를 생성하되, 각각의 제1 및 제2 동작 제어신호 중 어느 하나라도 활성화되는 경우 각각의 로우 액티브신호를 활성화하고 상기 복수의 제1 및 제2 동작 제어신호가 모두 비활성화되는 경우 상기 아이들 신호를 활성화하는 로우 제어부를 더 포함하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 클럭 기반의 신호 생성부는 상기 제1 동작 개시신호가 활성화되면 상기 클럭을 카운팅하고, 예정된 카운팅 횟수에 도래하면 상기 동작 종료 소오스신호를 활성화하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 동작 개시신호는 상기 복수의 동작 개시신호 중 첫 번째로 활성화되는 동작 개시신호를 포함하는 반도체 장치.
  13. 리프레쉬 개시 소오스신호와 아이들 신호에 응답하여 제1 리프레쉬 플래그신호를 생성하기 위한 동작 개시 제어부;
    상기 제1 리프레쉬 플래그신호를 예정된 시간 간격으로 순차적으로 지연하여 복수의 제1 지연신호를 생성하기 위한 복수의 제1 단위 지연부;
    상기 제1 리프레쉬 플래그신호와 상기 복수의 제1 지연신호에 응답하여 복수의 리프레쉬 개시신호를 순차적으로 생성하기 위한 제1 펄스 생성부;
    클럭, 카운팅코드 및 상기 복수의 리프레쉬 개시신호 중 어느 하나인 제1 리프레쉬 개시신호에 응답하여 리프레쉬 종료 소오스신호를 생성하기 위한 클럭 기반의 신호 생성부;
    상기 리프레쉬 종료 소오스신호와 상기 아이들 신호에 응답하여 제2 리프레쉬 플래그신호를 생성하기 위한 동작 종료 제어부;
    상기 제2 리프레쉬 플래그신호를 상기 예정된 시간 간격으로 순차적으로 지연하여 복수의 제2 지연신호를 생성하기 위한 복수의 제2 단위 지연부;
    상기 제2 리프레쉬 플래그신호와 상기 복수의 제2 지연신호에 응답하여 복수의 리프레쉬 종료신호를 순차적으로 생성하기 위한 제2 펄스 생성부; 및
    상기 복수의 리프레쉬 개시신호와 상기 복수의 리프레쉬 종료신호에 응답하여 복수의 리프레쉬 제어신호를 순차적으로 생성하기 위한 동작 제어부
    를 포함하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 예정된 시간 간격은 상기 클럭의 1주기에 대응하는 시간 간격보다 더 작은 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제1 리프레쉬 플래그신호는 리프레쉬 동작 구간 동안 활성화되며,
    상기 리프레쉬 동작 구간은 복수의 메모리 영역을 리프레쉬하기 위한 동작 구간을 포함하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 복수의 리프레쉬 제어신호는 상기 복수의 메모리 영역을 순차적으로 리프레쉬하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    액티브 신호와 어드레스에 응답하여 복수의 노말 동작 개시신호를 생성하기 위한 노말 동작 개시부;
    프리차지 신호와 상기 어드레스에 응답하여 복수의 노말 동작 종료신호를 생성하기 위한 노말 동작 종료부;
    상기 복수의 노말 동작 개시신호와 상기 복수의 노말 동작 종료신호에 응답하여 복수의 노말 동작 제어신호를 생성하기 위한 노말 동작 제어부;
    상기 복수의 리프레쉬 제어신호와 상기 복수의 노말 동작 제어신호에 응답하여 복수의 로우 액티브신호를 생성하되, 각각의 리프레쉬 제어신호와 각각의 노말 동작 제어신호 중 어느 하나라도 활성화되는 경우 각각의 로우 액티브신호를 활성화하는 로우 액티브신호 생성부; 및
    상기 복수의 로우 액티브신호에 응답하여 상기 아이들 신호를 생성하되, 상기 복수의 로우 액티브신호가 모두 비활성화되는 경우 상기 아이들 신호를 활성화하는 아이들 신호 생성부를 더 포함하는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 클럭 기반의 신호 생성부는 카운터를 포함하는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제1 리프레쉬 개시신호는 상기 복수의 리프레쉬 개시신호 중 첫 번째로 활성화되는 리프레쉬 개시신호를 포함하는 반도체 장치.
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