JP4664208B2 - 半導体メモリおよび半導体メモリの動作方法 - Google Patents
半導体メモリおよび半導体メモリの動作方法 Download PDFInfo
- Publication number
- JP4664208B2 JP4664208B2 JP2005507761A JP2005507761A JP4664208B2 JP 4664208 B2 JP4664208 B2 JP 4664208B2 JP 2005507761 A JP2005507761 A JP 2005507761A JP 2005507761 A JP2005507761 A JP 2005507761A JP 4664208 B2 JP4664208 B2 JP 4664208B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- error
- block
- refresh
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40618—Refresh operations over multiple banks or interleaving
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4061—Calibration or ate or cycle tuning
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4062—Parity or ECC in refresh operations
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4067—Refresh in standby or low power modes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
データ符号化部12bの符号化回路38は、入力データ[15:0](書き込みデータ)からエラー訂正符号wecc[7:0]を生成し、書き込みデータwdat[15:0]とともにメモリコア24に出力する。
(T4/Tcyci)−(T4/(Tcyci+δ))≧Tcyci ‥‥‥(1)
図7は、第1の実施形態のパリティ符号の生成規則を示している。
cp[0]+cp[1]+CP[0]+CP[1]=1 ‥‥‥(2)
cp[2]+cp[3]+CP[2]+CP[3]=1 ‥‥‥(3)
lp[0]+lp[1]+LP[0]+LP[1]=1 ‥‥‥(4)
lp[2]+lp[3]+LP[2]+LP[3]=1 ‥‥‥(5)
ステップS50において、cp[0:3]とCP[0:3]、lp[0:3]とLP[0:3]とがそれぞれ比較される。これ等8ビットの比較のうち、1ビットのみ不一致の場合、ECCコードエラーと判定され、処理はステップS60に移行する。それ以外の場合、1ビットエラーと決定され、処理はステップS70に移行する。ステップS60において、ECCコードエラーを示す比較結果信号res0(またはres1)="0100"が出力され、処理は終了する。ステップS70において、1ビットエラーを示す比較結果信号res0(またはres1)="00100"が出力され、処理は終了する。
(L1,L0)=(lp[3]+LP[3], lp[1]+LP[1])‥‥‥(6)
(C1,C0)=(cp[3]+CP[3], cp[1]+CP[1])‥‥‥(7)
図10は、第1の実施形態の読み出し動作の一例(シミュレーション結果)を示している。
れたデータのうち8ビットを、データ端子DQ7-0に供給された書き込みデータDIN[7:0]と置き換える(図24(d))。
(付記1)情報データを記憶するメモリセルを有する複数のデータブロックと、
前記データブロックに記憶されたデータを復号するための符号データを記憶するメモリセルを有する複数の符号ブロックと、
前記データブロックおよび前記符号ブロックにリフレッシュ動作を順次実行させるためにリフレッシュ要求信号を出力するリフレッシュ制御回路と、
前記データブロックおよび前記符号ブロックのうちリフレッシュ動作によりデータを読み出せないブロックであるリフレッシュブロックから読み出されるべき複数種の予想データを、他のブロックから読み出されるデータにそれぞれ付加して複数の読み出しデータ列を生成するデータ付加回路と、
前記読み出しデータ列についてそれぞれエラーを検出し、これ等のエラー検出結果から最も確からしい一つを真とし、真としたエラー検出結果に対応する読み出しデータ列のエラーを訂正するエラー訂正回路とを備えていることを特徴とする半導体メモリ。
(付記2)付記1の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記データブロックおよび前記符号ブロックのいずれか1つにリフレッシュ動作を実行させるために、前記データブロックおよび前記符号ブロックにリフレッシュ要求信号を順次出力することを特徴とする半導体メモリ。
(付記3)付記1の半導体メモリにおいて、
読み出しコマンドに応答してリフレッシュブロックを除く前記データブロックおよび前記符号ブロックに読み出し要求信号を出力するアクセス制御回路を備えていることを特徴とする半導体メモリ。
(付記4)付記1の半導体メモリにおいて、
書き込みコマンドに応答して前記データブロックおよび前記符号ブロックに書き込み要求信号を出力するアクセス制御回路を備え、
前記データブロックおよび前記符号ブロックは、前記リフレッシュ要求信号と前記書き込み要求信号が競合するときに、リフレッシュ動作を実行した後書き込み動作を順次遅れて実行するブロック制御回路をそれぞれ備えていることを特徴とする半導体メモリ。
(付記5)付記4の半導体メモリにおいて、
前記書き込みコマンドの最小供給間隔である外部書き込みサイクル時間は、前記各ブロックの書き込み動作時間である内部書き込みサイクル時間より長く設定されていることを特徴とする半導体メモリ。
(付記6)付記5の半導体メモリにおいて、
あるリフレッシュブロックの最後のリフレッシュ要求信号から次のリフレッシュブロックに切り替わるまでの切り替え期間に、n回の前記外部書き込みサイクル時間が挿入可能であり、かつ1回のリフレッシュ動作とn回の書き込み動作を実行可能であることを特徴とする半導体メモリ。
(付記7)付記6の半導体メモリにおいて、
前記切り替え期間は、外部書き込みサイクル時間Tcycと内部書き込みサイクル時間との差をδとするときに、少なくとも(Tcyc/δ)×Tcycに設定されることを特徴とする半導体メモリ。
(付記8)付記1の半導体メモリにおいて、
前記符号ブロックは、不良を救済する冗長回路の代わりに形成されることを特徴とする半導体メモリ。
(付記9)付記8の半導体メモリにおいて、
前記符号ブロックは、ワード線単位で不良を救済するロウ冗長回路の代わりに形成されることを特徴とする半導体メモリ。
(付記10)付記8の半導体メモリにおいて、
前記符号ブロックは、ビット線単位で不良を救済するコラム冗長回路の代わりに形成されることを特徴とする半導体メモリ。
(付記11)付記1の半導体メモリにおいて、
前記データ付加回路は、リフレッシュブロックからの読み出しデータの論理を論理1および論理0と仮定して2つの前記読み出しデータ列を生成することを特徴とする半導体メモリ。
(付記12)付記11の半導体メモリにおいて、
前記エラー訂正回路は、前記読み出しデータ列のうちエラーの少ない読み出しデータ列を真として選択することを特徴とする半導体メモリ。
(付記13)付記12の半導体メモリにおいて、
前記エラー訂正回路は、「エラー無し」、「データブロックのいずれかの1ビットエラー」、「符号ブロックのいずれかの1ビットエラーである符号エラー」および「2ビット以上のエラー」のいずれかを検出し、エラー判定の優先度を、エラー無し>符号エラー>1ビットエラー>2ビット以上のエラーとし、優先度の高い項目を真とすることを特徴とする半導体メモリ。
(付記14)付記13の半導体メモリにおいて、
前記エラー訂正回路が「2ビット以上のエラー」を検出したときに、エラー信号を出力するエラー端子を備えていることを特徴とする半導体メモリ。
(付記15)付記12の半導体メモリにおいて、
前記エラー訂正回路は、「エラー無し」、「データブロックまたは符号ブロックのいずれかの1ビットエラー」、および「2ビット以上のエラー」のいずれかを検出し、エラー判定の優先度を、エラー無し>1ビットエラー>2ビット以上のエラーとし、優先度の高い項目を真とすることを特徴とする半導体メモリ。
(付記16)付記1の半導体メモリにおいて、
前記エラー訂正回路が訂正不可能なエラーを検出したときに、エラー信号を出力するエラー端子を備えていることを特徴とする半導体メモリ。
(付記17)付記1の半導体メモリにおいて、
前記エラー訂正回路が訂正したデータを前記データブロックおよび前記符号ブロックに書き戻す書き戻し制御回路を備えていることを特徴とする半導体メモリ。
(付記18)付記1の半導体メモリにおいて、
前記情報データを入出力する複数のデータ端子を備え、
前記データブロックは、前記データ端子にそれぞれ対応して形成されていることを特徴とする半導体メモリ。
(付記19)付記1の半導体メモリにおいて、
前記情報データを入出力する複数のデータ端子を備え、
前記データ端子に一度に供給される書き込みデータは、前記データブロックの一部に書き込まれ、
前記エラー訂正回路は、書き込み動作中に、前記データブロックおよび前記符号ブロックからのデータにより前記情報データを復号し、復号した情報データの一部を前記書き込みデータに入れ替えて書き換えデータ列を生成し、前記書き換えデータ列から新たな符号データを求め、前記書き換えデータ列および新たな符号データを前記データブロックおよび前記符号ブロックにそれぞれ書き込むことを特徴とする半導体メモリ。
(付記20)付記1の半導体メモリにおいて、
前記各メモリセルのリフレッシュ間隔は、ワーストのメモリセルのデータリテンション時間より長く設定されていることを特徴とする半導体メモリ。
(付記21)付記1の半導体メモリにおいて、
前記エラー訂正回路は、
論理0の予想データを付加した情報データ列から第1符号データを生成する第1符号化回路と、
論理1の予想データを付加した情報データ列から第2符号データを生成する第2符号化回路と、
前記第1符号データを前記符号ブロックから読み出される符号データと比較し、エラーを判定する第1エラー判定回路と、
前記第2符号データを前記符号ブロックから読み出される符号データと比較し、エラーを判定する第2エラー判定回路と、
前記第1および第2エラー判定回路の判定結果のうち、最も確からしい判定結果を真とし、真とした判定結果に基づいてエラーを訂正するエラー復号回路とを備えていることを特徴とする半導体メモリ。
(付記22)付記1の半導体メモリにおいて、
前記エラー訂正回路は、
前記データブロックから読み出される情報データ列から符号データを生成する符号化回路と、
生成した符号データを、論理0の予想データを付加した符号データ列と比較し、エラーを判定する第1エラー判定回路と、
生成した符号データを、論理1の予想データを付加した符号データ列と比較し、エラーを判定する第2エラー判定回路と、
前記第1および第2エラー判定回路の判定結果のうち、最も確からしい判定結果を真とし、真とした判定結果に基づいてエラーを訂正するエラー復号回路とを備えていることを特徴とする半導体メモリ。
(付記23)付記1の半導体メモリにおいて、
前記エラー訂正回路は、
論理0の予想データを付加した読み出しデータ列から第1シンドロームを生成する第1シンドローム生成回路と、
論理1の予想データを付加した読み出しデータ列から第2シンドロームを生成する第2シンドローム生成回路と、
前記第1シンドロームからエラーの有無およびエラーアドレスを検出する第1エラー判定回路と、
前記第2シンドロームからエラーの有無およびエラーアドレスを検出する第2エラー判定回路と、
前記第1および第2エラー判定回路の判定結果のうち、最も確からしい判定結果を真とし、真とした判定結果に基づいてエラーを訂正するエラー復号回路とを備えていることを特徴とする半導体メモリ。
(付記24)付記1の半導体メモリにおいて、
前記符号データの最小ハミング距離は、4以上であることを特徴とする半導体メモリ。(付記25)付記24の半導体メモリにおいて、
前記符号データは、水平垂直パリティ符号であることを特徴とする半導体メモリ。
(付記26)付記24の半導体メモリにおいて、
前記符号データは、拡大ハミング符号であることを特徴とする半導体メモリ。
(付記27)情報データを記憶するメモリセルを有する複数のデータブロックと、前記データブロックに記憶されたデータを復号するための符号データを記憶するメモリセルを有する複数の符号ブロックと、前記データブロックおよび前記符号ブロックにリフレッシュ動作を順次実行させるためにリフレッシュ要求信号を出力するリフレッシュ制御回路とを備えた半導体メモリの動作方法であって、
前記データブロックおよび前記符号ブロックのうちリフレッシュ動作によりデータを読み出せないブロックであるリフレッシュブロックから読み出されるべき複数種の予想データを、他のブロックから読み出されるデータにそれぞれ付加して複数の読み出しデータ列を生成し、
前記読み出しデータ列についてそれぞれエラーを検出し、これ等のエラー検出結果から最も確からしい一つを真とし、
真としたエラー検出結果に対応する読み出しデータ列のエラーを訂正することを特徴とする半導体メモリの動作方法。
(付記28)付記27の半導体メモリの動作方法において、
前記データブロックおよび前記符号ブロックのいずれか1つにリフレッシュ動作を実行させるために、前記データブロックおよび前記符号ブロックにリフレッシュ要求信号を順次出力することを特徴とする半導体メモリの動作方法。
(付記29)付記27の半導体メモリの動作方法において、
読み出しコマンドに応答してリフレッシュブロックを除く前記データブロックおよび前記符号ブロックに読み出し要求信号を出力することを特徴とする半導体メモリの動作方法。
(付記30)付記27の半導体メモリの動作方法において、
書き込みコマンドに応答して前記データブロックおよび前記符号ブロックに書き込み要求信号を出力し、
前記データブロックおよび前記符号ブロックは、前記リフレッシュ要求信号と前記書き込み要求信号が競合するときに、リフレッシュ動作を実行した後書き込み動作を順次遅れて実行することを特徴とする半導体メモリの動作方法。
(付記31)付記30の半導体メモリの動作方法において、
前記書き込みコマンドの最小供給間隔である外部書き込みサイクル時間は、前記各ブロックの書き込み動作時間である内部書き込みサイクル時間より長く設定されていることを特徴とする半導体メモリの動作方法。
(付記32)付記31の半導体メモリの動作方法において、
あるリフレッシュブロックの最後のリフレッシュ要求信号から次のリフレッシュブロックに切り替わるまでの切り替え期間に、n回の前記外部書き込みサイクル時間が挿入可能であり、かつ1回のリフレッシュ動作とn回の書き込み動作を実行可能であることを特徴とする半導体メモリの動作方法。
(付記33)付記32の半導体メモリの動作方法において、
前記切り替え期間は、外部書き込みサイクル時間Tcycと内部書き込みサイクル時間との差をδとするときに、少なくとも(Tcyc/δ)×Tcycに設定されることを特徴とする半導体メモリの動作方法。
(付記34)付記27の半導体メモリの動作方法において、
リフレッシュブロックからの読み出しデータの論理を論理1および論理0と仮定して2つの前記読み出しデータ列を生成することを特徴とする半導体メモリの動作方法。
(付記35)付記34の半導体メモリの動作方法において、
前記読み出しデータ列のうちエラーの少ない読み出しデータ列を真として選択することを特徴とする半導体メモリの動作方法。
(付記36)付記35の半導体メモリの動作方法において、
「エラー無し」、「データブロックのいずれかの1ビットエラー」、「符号ブロックのいずれかの1ビットエラーである符号エラー」および「2ビット以上のエラー」のいずれかを検出し、
エラー判定の優先度を、エラー無し>符号エラー>1ビットエラー>2ビット以上のエラーとし、
優先度の高い項目を真とすることを特徴とする半導体メモリの動作方法。
(付記37)付記36の半導体メモリの動作方法において、
「2ビット以上のエラー」を検出したときに、エラー信号をエラー端子に出力することを特徴とする半導体メモリの動作方法。
(付記38)付記35の半導体メモリの動作方法において、
「エラー無し」、「データブロックおよび符号ブロックのいずれかの1ビットエラー」、および「2ビット以上のエラー」のいずれかを検出し、
エラー判定の優先度を、エラー無し>1ビットエラー>2ビット以上のエラーとし、
優先度の高い項目を真とすることを特徴とする半導体メモリの動作方法。
(付記39)付記27の半導体メモリの動作方法において、
訂正不可能なエラーを検出したときに、エラー信号をエラー端子に出力することを特徴とする半導体メモリの動作方法。
(付記40)付記27の半導体メモリの動作方法において、
訂正したデータを前記データブロックおよび前記符号ブロックに書き戻すことを特徴とする半導体メモリの動作方法。
(付記41)付記27の半導体メモリの動作方法において、
書き込み動作中に、
前記データブロックおよび前記符号ブロックからのデータにより前記情報データを復号し、
復号した情報データの一部を書き込みデータに入れ替えて書き換えデータ列を生成し、
前記書き換えデータ列から新たな符号データを求め、
前記書き換えデータ列および新たな符号データを前記データブロックおよび前記符号ブロックにそれぞれ書き込むことで、前記情報データを入出力するデータ端子に一度に供給される書き込みデータを前記データブロックの一部に書き込むことを特徴とする半導体メモリの動作方法。
(付記42)付記27の半導体メモリの動作方法において、
前記各メモリセルのリフレッシュ間隔は、ワーストのメモリセルのデータリテンション時間より長く設定されていることを特徴とする半導体メモリの動作方法。
(付記43)付記27の半導体メモリの動作方法において、
論理0の予想データを付加した情報データ列から第1符号データを生成し、
論理1の予想データを付加した情報データ列から第2符号データを生成し、
前記第1符号データを前記符号ブロックから読み出される符号データと比較し、エラーを判定し、
前記第2符号データを前記符号ブロックから読み出される符号データと比較し、エラーを判定し、
判定結果のうち、最も確からしい判定結果を真とし、真とした判定結果に基づいてエラーを訂正することを特徴とする半導体メモリの動作方法。
(付記44)付記27の半導体メモリの動作方法において、
前記データブロックから読み出される情報データ列から符号データを生成し、
生成した符号データを、論理0の予想データを付加した符号データ列と比較し、エラーを判定し、
生成した符号データを、論理1の予想データを付加した符号データ列と比較し、エラーを判定し、
判定結果のうち、最も確からしい判定結果を真とし、真とした判定結果に基づいてエラーを訂正することを特徴とする半導体メモリの動作方法。
(付記45)付記27の半導体メモリの動作方法において、
論理0の予想データを付加した読み出しデータ列から第1シンドロームを生成し、
論理1の予想データを付加した読み出しデータ列から第2シンドロームを生成し、
前記第1シンドロームからエラーの有無およびエラーアドレスを検出し、
前記第2シンドロームからエラーの有無およびエラーアドレスを検出し、
前記第1および第2エラー判定回路の判定結果のうち、最も確からしい判定結果を真とし、真とした判定結果に基づいてエラーを訂正することを特徴とする半導体メモリの動作方法。
(付記46)付記27の半導体メモリの動作方法において、
前記符号データの最小ハミング距離は、4以上であることを特徴とする半導体メモリの動作方法。
(付記47)付記46の半導体メモリの動作方法において、
前記符号データは、水平垂直パリティ符号であることを特徴とする半導体メモリの動作方法。
(付記48)付記46の半導体メモリの動作方法において、
前記符号データは、拡大ハミング符号であることを特徴とする半導体メモリの動作方法。
Claims (12)
- 情報データを記憶するメモリセルを有する複数のデータブロックと、
前記データブロックに記憶されたデータを復号するための符号データを記憶するメモリセルを有する複数の符号ブロックと、
前記データブロックおよび前記符号ブロックにリフレッシュ動作を順次実行させるためにリフレッシュ要求信号を出力するリフレッシュ制御回路と、
前記データブロックおよび前記符号ブロックのうちリフレッシュ動作によりデータを読み出せないブロックである1つのリフレッシュブロックから読み出されるべき論理1および論理0の予想データを、他のブロックから読み出されるデータにそれぞれ付加して2つの読み出しデータ列を生成するデータ付加回路と、
前記2つの読み出しデータ列についてそれぞれエラーを検出し、これ等のエラー検出結果からエラーの少ない方の読み出しデータ列を選択し、選択した読み出しデータ列のデータ保持不良による1ビットエラーを訂正するエラー訂正回路とを備え、
前記エラー訂正回路は、「エラー無し」、「データブロックのいずれかの1ビットエラー」、「符号ブロックのいずれかの1ビットエラーである符号エラー」および「2ビット以上のエラー」のいずれかを検出し、エラー判定の優先度を、エラー無し>符号エラー>1ビットエラー>2ビット以上のエラーとすることを特徴とする半導体メモリ。 - 情報データを記憶するメモリセルを有する複数のデータブロックと、
前記データブロックに記憶されたデータを復号するための符号データを記憶するメモリセルを有する複数の符号ブロックと、
前記データブロックおよび前記符号ブロックにリフレッシュ動作を順次実行させるためにリフレッシュ要求信号を出力するリフレッシュ制御回路と、
前記データブロックおよび前記符号ブロックのうちリフレッシュ動作によりデータを読み出せないブロックである1つのリフレッシュブロックから読み出されるべき論理1および論理0の予想データを、他のブロックから読み出されるデータにそれぞれ付加して2つの読み出しデータ列を生成するデータ付加回路と、
前記2つの読み出しデータ列についてそれぞれエラーを検出し、これ等のエラー検出結果からエラーの少ない方の読み出しデータ列を選択し、選択した読み出しデータ列のデータ保持不良による1ビットエラーを訂正するエラー訂正回路とを備え、
前記エラー訂正回路は、「エラー無し」、「データブロックまたは符号ブロックのいずれかの1ビットエラー」、および「2ビット以上のエラー」のいずれかを検出し、エラー判定の優先度を、エラー無し>1ビットエラー>2ビット以上のエラーとすることを特徴とする半導体メモリ。 - 請求項1または請求項2の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記データブロックおよび前記符号ブロックのいずれか1つにリフレッシュ動作を実行させるために、前記データブロックおよび前記符号ブロックに前記リフレッシュ要求信号を順次出力することを特徴とする半導体メモリ。 - 請求項1または請求項2の半導体メモリにおいて、
読み出しコマンドに応答してリフレッシュブロックを除く前記データブロックおよび前記符号ブロックに読み出し要求信号を出力するアクセス制御回路を備えていることを特徴とする半導体メモリ。 - 請求項1または請求項2の半導体メモリにおいて、
書き込みコマンドに応答して前記データブロックおよび前記符号ブロックに書き込み要求信号を出力するアクセス制御回路を備え、
前記データブロックおよび前記符号ブロックは、前記リフレッシュ要求信号と前記書き込み要求信号が競合するときに、リフレッシュ動作を実行した後書き込み動作を順次遅れて実行するブロック制御回路をそれぞれ備えていることを特徴とする半導体メモリ。 - 請求項1または請求項2の半導体メモリにおいて、
前記エラー訂正回路が「2ビット以上のエラー」を検出したときに、エラー信号を出力するエラー端子を備えていることを特徴とする半導体メモリ。 - 情報データを記憶するメモリセルを有する複数のデータブロックと、前記データブロックに記憶されたデータを復号するための符号データを記憶するメモリセルを有する複数の符号ブロックと、前記データブロックおよび前記符号ブロックにリフレッシュ動作を順次実行させるためにリフレッシュ要求信号を出力するリフレッシュ制御回路とを備えた半導体メモリの動作方法であって、
前記データブロックおよび前記符号ブロックのうちリフレッシュ動作によりデータを読み出せないブロックである1つのリフレッシュブロックから読み出されるべき論理1および論理0の予想データを、他のブロックから読み出されるデータにそれぞれ付加して2つの読み出しデータ列を生成し、
前記2つの読み出しデータ列についてそれぞれエラーを検出し、
これ等のエラー検出結果からエラーの少ない方の読み出しデータ列を選択し、選択した読み出しデータ列のデータ保持不良による1ビットエラーを訂正し、
「エラー無し」、「データブロックのいずれかの1ビットエラー」、「符号ブロックのいずれかの1ビットエラーである符号エラー」および「2ビット以上のエラー」のいずれかを検出し、
エラー判定の優先度を、エラー無し>符号エラー>1ビットエラー>2ビット以上のエラーとすることを特徴とする半導体メモリの動作方法。 - 情報データを記憶するメモリセルを有する複数のデータブロックと、前記データブロックに記憶されたデータを復号するための符号データを記憶するメモリセルを有する複数の符号ブロックと、前記データブロックおよび前記符号ブロックにリフレッシュ動作を順次実行させるためにリフレッシュ要求信号を出力するリフレッシュ制御回路とを備えた半導体メモリの動作方法であって、
前記データブロックおよび前記符号ブロックのうちリフレッシュ動作によりデータを読み出せないブロックである1つのリフレッシュブロックから読み出されるべき論理1および論理0の予想データを、他のブロックから読み出されるデータにそれぞれ付加して2つの読み出しデータ列を生成し、
前記2つの読み出しデータ列についてそれぞれエラーを検出し、
これ等のエラー検出結果からエラーの少ない方の読み出しデータ列を選択し、選択した読み出しデータ列のデータ保持不良による1ビットエラーを訂正し、
「エラー無し」、「データブロックおよび符号ブロックのいずれかの1ビットエラー」、および「2ビット以上のエラー」のいずれかを検出し、
エラー判定の優先度を、エラー無し>1ビットエラー>2ビット以上のエラーとすることを特徴とする半導体メモリの動作方法。 - 請求項7または請求項8の半導体メモリの動作方法において、
前記データブロックおよび前記符号ブロックのいずれか1つにリフレッシュ動作を実行させるために、前記データブロックおよび前記符号ブロックに前記リフレッシュ要求信号を順次出力することを特徴とする半導体メモリの動作方法。 - 請求項7または請求項8の半導体メモリの動作方法において、
読み出しコマンドに応答してリフレッシュブロックを除く前記データブロックおよび前記符号ブロックに読み出し要求信号を出力することを特徴とする半導体メモリの動作方法。 - 請求項7または請求項8の半導体メモリの動作方法において、
書き込みコマンドに応答して前記データブロックおよび前記符号ブロックに書き込み要求信号を出力し、
前記データブロックおよび前記符号ブロックは、前記リフレッシュ要求信号と前記書き込み要求信号が競合するときに、リフレッシュ動作を実行した後書き込み動作を順次遅れて実行することを特徴とする半導体メモリの動作方法。 - 請求項7または請求項8の半導体メモリの動作方法において、
「2ビット以上のエラー」を検出したときに、エラー信号をエラー端子に出力することを特徴とする半導体メモリの動作方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2003/010412 WO2005017914A1 (ja) | 2003-08-18 | 2003-08-18 | 半導体メモリおよび半導体メモリの動作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2005017914A1 JPWO2005017914A1 (ja) | 2006-10-12 |
JP4664208B2 true JP4664208B2 (ja) | 2011-04-06 |
Family
ID=34179394
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005507761A Expired - Fee Related JP4664208B2 (ja) | 2003-08-18 | 2003-08-18 | 半導体メモリおよび半導体メモリの動作方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7203115B2 (ja) |
EP (1) | EP1657723B1 (ja) |
JP (1) | JP4664208B2 (ja) |
CN (1) | CN1771565B (ja) |
WO (1) | WO2005017914A1 (ja) |
Families Citing this family (63)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100776737B1 (ko) * | 2006-02-10 | 2007-11-19 | 주식회사 하이닉스반도체 | 반도체 메모리의 액티브 싸이클 제어장치 및 방법 |
US8069377B2 (en) | 2006-06-26 | 2011-11-29 | Micron Technology, Inc. | Integrated circuit having memory array including ECC and column redundancy and method of operating the same |
FR2903219A1 (fr) * | 2006-07-03 | 2008-01-04 | St Microelectronics Sa | Procede de rafraichissement d'un memoire vive dynamique et dispositif de memoire vive dynamique correspondant,en particulier incorpore dans un telephone mobile cellulaire |
US7522464B2 (en) * | 2006-07-26 | 2009-04-21 | Zmos Technology, Inc. | Dynamic memory refresh configurations and leakage control methods |
CN101067972B (zh) * | 2007-04-23 | 2012-04-25 | 北京兆易创新科技有限公司 | 一种存储器检错纠错编码电路及利用其读写数据的方法 |
CN102385936A (zh) * | 2011-09-16 | 2012-03-21 | 中国科学院微电子研究所 | 基于汉明码对静态随机存储器多位翻转进行容错的方法 |
JP6072449B2 (ja) * | 2012-07-09 | 2017-02-01 | ルネサスエレクトロニクス株式会社 | 半導体記憶回路及びその動作方法 |
US9030897B2 (en) * | 2012-08-31 | 2015-05-12 | SK Hynix Inc. | Memory and memory system for preventing degradation of data |
US9324398B2 (en) | 2013-02-04 | 2016-04-26 | Micron Technology, Inc. | Apparatuses and methods for targeted refreshing of memory |
US9047978B2 (en) | 2013-08-26 | 2015-06-02 | Micron Technology, Inc. | Apparatuses and methods for selective row refreshes |
KR102185894B1 (ko) * | 2014-01-20 | 2020-12-03 | 에스케이하이닉스 주식회사 | 반도체 장치 |
JP2015219938A (ja) | 2014-05-21 | 2015-12-07 | マイクロン テクノロジー, インク. | 半導体装置 |
CN106326145A (zh) * | 2015-06-26 | 2017-01-11 | 深圳市中兴微电子技术有限公司 | 一种存储器的控制方法和装置 |
KR20170023249A (ko) * | 2015-08-19 | 2017-03-03 | 에스케이하이닉스 주식회사 | 메모리 장치 및 메모리 장치의 동작 방법 |
US9514800B1 (en) * | 2016-03-26 | 2016-12-06 | Bo Liu | DRAM and self-refresh method |
JP2017182854A (ja) | 2016-03-31 | 2017-10-05 | マイクロン テクノロジー, インク. | 半導体装置 |
KR20180079495A (ko) * | 2016-12-30 | 2018-07-11 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 동작 방법 |
US10372531B2 (en) * | 2017-01-05 | 2019-08-06 | Texas Instruments Incorporated | Error-correcting code memory |
US10490251B2 (en) | 2017-01-30 | 2019-11-26 | Micron Technology, Inc. | Apparatuses and methods for distributing row hammer refresh events across a memory device |
US10192608B2 (en) | 2017-05-23 | 2019-01-29 | Micron Technology, Inc. | Apparatuses and methods for detection refresh starvation of a memory |
WO2019092227A1 (en) * | 2017-11-13 | 2019-05-16 | Signify Holding B.V. | Control of power delivery to a dc-powered device |
US10580475B2 (en) | 2018-01-22 | 2020-03-03 | Micron Technology, Inc. | Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device |
WO2019222960A1 (en) | 2018-05-24 | 2019-11-28 | Micron Technology, Inc. | Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling |
US11152050B2 (en) | 2018-06-19 | 2021-10-19 | Micron Technology, Inc. | Apparatuses and methods for multiple row hammer refresh address sequences |
US10685696B2 (en) | 2018-10-31 | 2020-06-16 | Micron Technology, Inc. | Apparatuses and methods for access based refresh timing |
CN113168861B (zh) | 2018-12-03 | 2024-05-14 | 美光科技公司 | 执行行锤刷新操作的半导体装置 |
CN117198356A (zh) | 2018-12-21 | 2023-12-08 | 美光科技公司 | 用于目标刷新操作的时序交错的设备和方法 |
US10957377B2 (en) | 2018-12-26 | 2021-03-23 | Micron Technology, Inc. | Apparatuses and methods for distributed targeted refresh operations |
US10770127B2 (en) | 2019-02-06 | 2020-09-08 | Micron Technology, Inc. | Apparatuses and methods for managing row access counts |
US11043254B2 (en) | 2019-03-19 | 2021-06-22 | Micron Technology, Inc. | Semiconductor device having cam that stores address signals |
US11227649B2 (en) | 2019-04-04 | 2022-01-18 | Micron Technology, Inc. | Apparatuses and methods for staggered timing of targeted refresh operations |
US11264096B2 (en) | 2019-05-14 | 2022-03-01 | Micron Technology, Inc. | Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits |
US11158364B2 (en) | 2019-05-31 | 2021-10-26 | Micron Technology, Inc. | Apparatuses and methods for tracking victim rows |
US11069393B2 (en) | 2019-06-04 | 2021-07-20 | Micron Technology, Inc. | Apparatuses and methods for controlling steal rates |
US11158373B2 (en) | 2019-06-11 | 2021-10-26 | Micron Technology, Inc. | Apparatuses, systems, and methods for determining extremum numerical values |
US11139015B2 (en) | 2019-07-01 | 2021-10-05 | Micron Technology, Inc. | Apparatuses and methods for monitoring word line accesses |
US10832792B1 (en) | 2019-07-01 | 2020-11-10 | Micron Technology, Inc. | Apparatuses and methods for adjusting victim data |
US11386946B2 (en) | 2019-07-16 | 2022-07-12 | Micron Technology, Inc. | Apparatuses and methods for tracking row accesses |
US11004534B2 (en) * | 2019-08-06 | 2021-05-11 | Micron Technology, Inc. | Preemptive read refresh in memories with time-varying error rates |
US10943636B1 (en) | 2019-08-20 | 2021-03-09 | Micron Technology, Inc. | Apparatuses and methods for analog row access tracking |
US10964378B2 (en) | 2019-08-22 | 2021-03-30 | Micron Technology, Inc. | Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation |
US11200942B2 (en) | 2019-08-23 | 2021-12-14 | Micron Technology, Inc. | Apparatuses and methods for lossy row access counting |
US11302374B2 (en) | 2019-08-23 | 2022-04-12 | Micron Technology, Inc. | Apparatuses and methods for dynamic refresh allocation |
US11302377B2 (en) | 2019-10-16 | 2022-04-12 | Micron Technology, Inc. | Apparatuses and methods for dynamic targeted refresh steals |
CN112992222B (zh) * | 2019-12-16 | 2024-01-23 | 华邦电子股份有限公司 | 应用于伪静态随机存取存储器的控制电路及其控制方法 |
CN111209129A (zh) * | 2019-12-27 | 2020-05-29 | 曙光信息产业股份有限公司 | 基于amd平台的内存优化方法和装置 |
US11309010B2 (en) | 2020-08-14 | 2022-04-19 | Micron Technology, Inc. | Apparatuses, systems, and methods for memory directed access pause |
US11348631B2 (en) | 2020-08-19 | 2022-05-31 | Micron Technology, Inc. | Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed |
US11380382B2 (en) | 2020-08-19 | 2022-07-05 | Micron Technology, Inc. | Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit |
JP2022036850A (ja) * | 2020-08-24 | 2022-03-08 | ラピスセミコンダクタ株式会社 | 半導体記憶素子、半導体記憶装置、およびシステムオンチップ |
US11222682B1 (en) | 2020-08-31 | 2022-01-11 | Micron Technology, Inc. | Apparatuses and methods for providing refresh addresses |
CN114203228B (zh) * | 2020-09-18 | 2023-09-15 | 长鑫存储技术有限公司 | 存储器 |
EP4227944A4 (en) | 2020-09-18 | 2024-06-19 | Changxin Memory Technologies, Inc. | STORAGE |
US11557331B2 (en) | 2020-09-23 | 2023-01-17 | Micron Technology, Inc. | Apparatuses and methods for controlling refresh operations |
WO2022103584A1 (en) * | 2020-11-10 | 2022-05-19 | Sunrise Memory Corporation | System and method for data integrity in memory systems that include quasi-volatile memory circuits |
US11222686B1 (en) | 2020-11-12 | 2022-01-11 | Micron Technology, Inc. | Apparatuses and methods for controlling refresh timing |
US11462291B2 (en) | 2020-11-23 | 2022-10-04 | Micron Technology, Inc. | Apparatuses and methods for tracking word line accesses |
US11264079B1 (en) | 2020-12-18 | 2022-03-01 | Micron Technology, Inc. | Apparatuses and methods for row hammer based cache lockdown |
US11482275B2 (en) | 2021-01-20 | 2022-10-25 | Micron Technology, Inc. | Apparatuses and methods for dynamically allocated aggressor detection |
US11600314B2 (en) | 2021-03-15 | 2023-03-07 | Micron Technology, Inc. | Apparatuses and methods for sketch circuits for refresh binning |
US11664063B2 (en) | 2021-08-12 | 2023-05-30 | Micron Technology, Inc. | Apparatuses and methods for countering memory attacks |
US11790974B2 (en) | 2021-11-17 | 2023-10-17 | Micron Technology, Inc. | Apparatuses and methods for refresh compliance |
US11688451B2 (en) | 2021-11-29 | 2023-06-27 | Micron Technology, Inc. | Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0440697A (ja) * | 1990-06-06 | 1992-02-12 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JPH04132093A (ja) * | 1990-09-21 | 1992-05-06 | Toshiba Corp | 半導体記憶装置 |
JP2002056671A (ja) * | 2000-08-14 | 2002-02-22 | Hitachi Ltd | ダイナミック型ramのデータ保持方法と半導体集積回路装置 |
JP2003051186A (ja) * | 2001-08-03 | 2003-02-21 | Fujitsu Ltd | 半導体メモリ |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4209846A (en) * | 1977-12-02 | 1980-06-24 | Sperry Corporation | Memory error logger which sorts transient errors from solid errors |
JPS62117198A (ja) * | 1985-11-18 | 1987-05-28 | Fujitsu Ltd | 半導体記憶装置 |
JPH0612613B2 (ja) * | 1986-03-18 | 1994-02-16 | 富士通株式会社 | 半導体記憶装置 |
JPH0541084A (ja) | 1991-08-06 | 1993-02-19 | Hitachi Ltd | 誤り訂正回路を有する半導体メモリ |
JP3938842B2 (ja) * | 2000-12-04 | 2007-06-27 | 富士通株式会社 | 半導体記憶装置 |
JP4001724B2 (ja) * | 2001-03-29 | 2007-10-31 | 富士通株式会社 | 半導体記憶装置 |
JP4712214B2 (ja) * | 2001-04-09 | 2011-06-29 | 富士通セミコンダクター株式会社 | 半導体メモリの動作制御方法および半導体メモリ |
JP4782302B2 (ja) | 2001-04-18 | 2011-09-28 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
JP4050091B2 (ja) * | 2001-06-04 | 2008-02-20 | 株式会社東芝 | 半導体メモリ装置 |
US6957378B2 (en) * | 2001-06-04 | 2005-10-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
JP3860436B2 (ja) | 2001-07-09 | 2006-12-20 | 富士通株式会社 | 半導体記憶装置 |
US6683817B2 (en) * | 2002-02-21 | 2004-01-27 | Qualcomm, Incorporated | Direct memory swapping between NAND flash and SRAM with error correction coding |
JP3914839B2 (ja) * | 2002-07-11 | 2007-05-16 | エルピーダメモリ株式会社 | 半導体記憶装置 |
-
2003
- 2003-08-18 JP JP2005507761A patent/JP4664208B2/ja not_active Expired - Fee Related
- 2003-08-18 EP EP03818115A patent/EP1657723B1/en not_active Expired - Fee Related
- 2003-08-18 WO PCT/JP2003/010412 patent/WO2005017914A1/ja active Application Filing
- 2003-08-18 CN CN03826473.0A patent/CN1771565B/zh not_active Expired - Fee Related
-
2005
- 2005-11-03 US US11/265,229 patent/US7203115B2/en not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0440697A (ja) * | 1990-06-06 | 1992-02-12 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JPH04132093A (ja) * | 1990-09-21 | 1992-05-06 | Toshiba Corp | 半導体記憶装置 |
JP2002056671A (ja) * | 2000-08-14 | 2002-02-22 | Hitachi Ltd | ダイナミック型ramのデータ保持方法と半導体集積回路装置 |
JP2003051186A (ja) * | 2001-08-03 | 2003-02-21 | Fujitsu Ltd | 半導体メモリ |
Also Published As
Publication number | Publication date |
---|---|
CN1771565B (zh) | 2010-05-05 |
JPWO2005017914A1 (ja) | 2006-10-12 |
US7203115B2 (en) | 2007-04-10 |
CN1771565A (zh) | 2006-05-10 |
EP1657723B1 (en) | 2013-03-06 |
WO2005017914A1 (ja) | 2005-02-24 |
EP1657723A4 (en) | 2007-10-31 |
EP1657723A1 (en) | 2006-05-17 |
US20060056258A1 (en) | 2006-03-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4664208B2 (ja) | 半導体メモリおよび半導体メモリの動作方法 | |
KR100305311B1 (ko) | 리프레시 간격 제어 장치와 방법 및 컴퓨터 | |
JP4056488B2 (ja) | 半導体装置の試験方法及び製造方法 | |
US7266747B2 (en) | Error correction scheme for memory | |
JP3898682B2 (ja) | 半導体集積回路 | |
JP3892832B2 (ja) | 半導体記憶装置 | |
JP5908375B2 (ja) | 半導体記憶装置 | |
JP2001084792A (ja) | 半導体装置、同期式半導体メモリ装置及び同期式半導体メモリ装置のエラーチェック及び訂正方法 | |
KR20060088036A (ko) | 메모리회로 | |
US20180336959A1 (en) | Method of ecc encoding a dram and dram | |
JP2008021390A (ja) | 半導体記憶装置 | |
KR20070026075A (ko) | 반도체 집적 회로 장치 | |
JP2005353238A (ja) | 連想メモリ | |
JP2005222593A (ja) | 半導体記憶装置および半導体記憶装置のリフレッシュ方法 | |
TW202227970A (zh) | 檢測錯誤位元的記憶體裝置及其方法 | |
JP4050091B2 (ja) | 半導体メモリ装置 | |
US6967882B1 (en) | Semiconductor memory including static memory | |
US7075851B2 (en) | Semiconductor memory device inputting/outputting data and parity data in burst operation | |
JP4643334B2 (ja) | 半導体記憶装置 | |
CN111694691A (zh) | 一种纠检错后具有自动回写功能的sram电路及回写方法 | |
US20050166134A1 (en) | Semiconductor integrated circuit device | |
JP2008165879A (ja) | 半導体記憶装置 | |
US11921578B2 (en) | Error correction methods and semiconductor devices and semiconductor systems using the error correction methods and the semiconductor devices | |
JP4921216B2 (ja) | メモリ制御回路、記憶システム、情報処理装置、および、メモリ制御方法 | |
CN107039087B (zh) | 用于dram的ecc编码方法以及dram |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090512 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090706 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100330 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100427 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110104 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110106 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4664208 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140114 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |