JP3860436B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、詳しくはリフレッシュ動作を外部から入力することなく、装置内部にて自動的に実行し、かつリフレッシュ動作中においてエラー訂正によって読み出しが可能な半導体記憶装置に関する。
【0002】
【従来の技術】
DRAM(Dynamic Random Access Memory)では、選択したワードのメモリセルからデータを読み出してセンスアンプに格納し、選択したコラムのセンスアンプからデータを読み出して装置外部に供給する。DRAMには複数のデータ入出力ピンDQが設けられており、これら複数のDQピンから複数のデータビットが同時に出力される。この際、アクセス動作に伴う消費電流を削減すると共に、配線数を削減して面積を低減するために、例えば1つのコラム線に1つのDQピンを対応させるのではなく、1つのコラム線に複数のDQピンを対応させる。即ち、1つのコラム線に複数のセンスアンプを接続し、それらのデータは複数のDQに対してパラレルに入出力する。
【0003】
半導体記憶装置の動作速度を高速にするためには、一般的には、記憶装置の内部回路の動作を高速にする必要がある。しかし配線ディレイ等の制限のために、内部回路の動作を高速にすることは難しい。装置外部からの1回のアクセスで時間軸方向に入出力するデータ数が決まっている場合には、複数のDQピンに対してメモリコアからデータを並列に読み出すだけでなく、時間軸方向のデータもメモリコアから並列に読み出して、パラレル・シリアル変換により時間軸方向にデータを並べて出力することが出来る。このような構成とすることで、内部回路の動作速度は従前のままで、外部に対する転送レートを高速化することが出来る。具体的には、1つのコラム線に複数のDQピンを対応させ、更に1回のアクセスにおいて、時間軸方向のデータ数に対応して複数のコラム線を同時に活性化することで、時間軸方向のデータを並列にアクセスすることが出来る。
【0004】
図1は、1つのコラム線に複数のDQピンを対応させて1つのコラム線を活性化する場合と、1つのコラム線に複数のDQピンを対応させて複数のコラム線を活性化する場合とに関して、データ読み出しの様子を示す図である。
【0005】
図1(a)においては、1つのコラム線にDQ0及びDQ1を割り当て、1つのコラム線を選択活性化することで、夫々のデータをDQ0パッド及びDQ1パッドに出力する。第1のサイクルで時間軸方向の第1番目のデータに対してコラム線C1を活性化してデータ出力をし、更に第2のサイクルで時間軸方向の第2番目のデータに対してコラム線C2を活性化してデータ出力をする。
【0006】
図1(b)においては、1つのコラム線にDQ0及びDQ1を割り当て、複数のコラム線を選択活性化することで、夫々のデータをDQ0パッド及びDQ1パッドに出力すると共に時間軸方向に複数のデータを連続出力する。第1のサイクル及び第2のサイクルにおいてコラム線C1及びC2を活性化状態とし、第1のサイクルでコラム線C1のデータを出力し、第2のサイクルでコラム線C2のデータを出力する。
【0007】
【発明が解決しようとする課題】
DRAMでは、メモリセルが保持するデータを周期的にリフレッシュする必要があるが、あるメモリブロックに対してリフレッシュ動作を実行している期間中は、そのメモリブロックに対するデータ読み書きが出来ないという問題がある。そこで、リフレッシュ動作をデータアクセス動作に重ね合わせて実行することを可能にすることで、半導体記憶装置の動作効率を向上させる方法がある。
【0008】
そのような方法の1つに、本出願の譲受人に譲渡されている発明として、パリティビットを利用するものがある。これは複数のDQデータビットに対してパリティビットを計算し(特願2000−368423号)、このパリティビットと共に複数のDQデータビットをメモリに格納する。ここで複数のDQデータビットは複数のメモリブロックに夫々格納され、パリティビットはパリティビット用のメモリブロックに格納される。データ出力時には、複数のメモリブロックから複数のDQデータビットを読み出すと共に、パリティビット用のメモリブロックからパリティビットを読み出す。読み出した複数のDQデータビットとパリティビットとに基づいてパリティチェックをし、リフレッシュ動作中で且つパリティエラーが発生した場合には、リフレッシュ動作中のメモリブロックから読み出したデータを訂正した後に、複数のDQデータビットを出力する。
【0009】
このようなパリティビットによるリフレッシュ動作時のエラー訂正機能を、図1(b)のような構成に適用した例はない。
【0010】
従って本発明は、1つのアドレス線に複数のデータを対応させると共に複数のアドレス線を同時に活性化する構成において、リフレッシュ動作時のエラー訂正機能を提供することを目的とする。
【0011】
【課題を解決するための手段】
本発明による半導体記憶装置は、それぞれ独立にリフレッシュされる複数のメモリブロックと、複数n個のデータを各々が連続に入出力する複数m個のデータピンと、該データピンのデータをパラレルとシリアルとの間で変換する変換回路と、該m個のデータピンに対して該n個のデータが並列に展開されたm×n本のデータバス線と、該メモリブロックの異なったm個にそれぞれ接続されるm本のアドレス選択線であり、該m個のデータピンが該m個のメモリブロックにそれぞれ対応し、1本の該アドレス選択線を活性化すると対応する該メモリブロックに対して該n個のデータが入出力されるように、活性化時に該データバス線を該メモリブロックに接続するm本のアドレス選択線と、該n個のデータ毎に、該m個のデータピンに対応して該m個のメモリブロックから読み出したm個のデータとパリティ用メモリブロックから読み出したパリティビットとに対してパリティチェックを行うパリティ・データ比較回路を含む。
【0012】
上記半導体記憶装置においては、1つのアドレス選択線に複数のデータを対応させると共に、複数のアドレス線を同時に活性化する構成において、n個のデータ毎に、m個のメモリブロックから読み出したm個のデータとパリティ用メモリブロックから読み出したパリティビットとに対してパリティチェックを行うことにより、リフレッシュ動作時のエラー訂正機能を実現することができる。
【0013】
また本発明のある側面によると、上記半導体記憶装置は、データ書き込み時に、n個のデータの何れかをm個のデータピンの全てに対してマスクするマスク回路を含む。上記半導体記憶装置のように、1本のアドレス選択線に対してn個のデータが並列に接続され、且つm本のアドレス選択線がm個のデータピンに対応する構成においては、n個のデータの何れかが完全に欠落しても、パリティチェックはm個のデータに対して実行するので、問題なくパリティチェックを行うことが出来る。
【0014】
また本発明によれば、半導体記憶装置は、それぞれ独立にリフレッシュされる複数のメモリブロックと、複数n個のデータを各々が連続に入出力する複数m個のデータピンと、該データピンのデータをパラレルとシリアルとの間で変換する変換回路と、該m個のデータピンに対して該n個のデータが並列に展開されたm×n本のデータバス線と、該メモリブロックの異なったn個にそれぞれ接続され同時活性化されるn本のアドレス選択線であり、該n個のデータが該n個のメモリブロックにそれぞれ対応し、1本の該アドレス選択線を活性化すると対応する該メモリブロックに対して該m個のデータピンに対応するm個のデータが入出力されるように、活性化時に該データバス線を該メモリブロックに接続するn本のアドレス選択線と、該m個のデータ毎に、該n個のメモリブロックから読み出した該n個のデータとパリティ用メモリブロックから読み出したパリティビットとに対してパリティチェックを行うパリティ・データ比較回路と、データ書き込み時に該m個のデータの何れかを該n個のデータの全てに対してマスクするマスク回路を含む。
【0015】
上記半導体記憶装置のように、1本のアドレス選択線に対してm個のデータが並列に接続され、且つn本のアドレス選択線がn個のデータに対応する構成においては、m個のデータの何れかが完全に欠落しても、パリティチェックはn個のデータに対して実行するので、問題なくパリティチェックを行うことが出来る。
【0016】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【0017】
図2は、本発明による半導体記憶装置の構成を示すブロック図である。
【0018】
図2の半導体記憶装置は、コマンド入力回路11、アドレス入力回路12、ロウデコーダ13、コラムデコーダ14、データ入出力回路15、リフレッシュ信号生成回路2および内部アドレス生成回路3、パリティ生成回路6、パリティ・データ比較回路7、メモリセルアレイ8、コラム・ドライバ16、ライトアンプ及びリードアンプ等のデータバスアンプ部17、及びメイン・ワード・ドライバおよびセンスアンプ列駆動回路18を含む。
【0019】
リフレッシュ信号生成回路2は、リフレッシュ・オシレータ21及び分周器22を含む。コマンド入力回路11は、アドレス入力回路12に、外部のCPU等から受け取ったデータ読み出しコマンドや書き込みコマンドに応じて、アドレスを取り込むための制御信号を出力する。取り込まれたアドレスは、ロウデコーダ13およびコラムデコーダ14によりデコードされ、メイン・ワード・ドライバおよびセンスアンプ列駆動回路18、及びコラム・ドライバ16に供給される。各回路及びユニットの動作は、コマンド入力回路11が外部から受け取ったコマンドに基づいて制御される。即ち、コマンド入力回路11がコマンドをデコードして制御信号を生成し、この制御信号を各回路及びユニットに供給することで、各回路及びユニットの動作を制御する。
【0020】
本発明による半導体記憶装置では、半導体記憶装置の内部においてリフレッシュ信号生成回路2によりリフレッシュ信号を生成し、そのリフレッシュ信号に応じて、内部アドレス生成回路3が生成するアドレスに対してリフレッシュ動作を実行する。
【0021】
データ書き込み時には、パリティ生成回路6によりパリティビットを生成してメモリセルアレイ8に記憶する。リフレッシュ動作と通常のデータ読み出し動作又はデータ書き込み動作とが重なった場合であっても、リフレッシュ動作を実行する。リフレッシュ動作中であるブロックからの読み出しデータは不確定であるので、このデータと読み出したパリティビットとを比較してパリティチェックを行い、パリティエラーの場合には、リフレッシュ動作中であるブロックから読み出したデータを反転することでエラーを訂正する。パリティビットとの比較及びエラー訂正は、パリティ・データ比較回路7によって実行される。
【0022】
図3は、本発明によるメモリセルアレイ8の構成を示す回路図である。
【0023】
図3に示す回路は、メモリセルアレイ8の一部に対応し、DQピンがDQ0及びDQ1の2本設けられている場合に相当する。図3の回路は、複数のセルゲートトランジスタ30、複数のメモリセル31、複数のセンスアンプ32−0乃至32−5、複数のAND回路33−0乃至33−5、複数のワード線WL0乃至WL2、複数のビット線BL0乃至BL5、複数のコラム線CL0乃至CL2、及びデータバスDBを含む。ビット線BL0及びBL1にそれぞれ接続されるセンスアンプ32−0及び32−1は、データピンDQ0に対応する。これらのセンスアンプ32−0及び32−1は、データピンDQ0に対応するコラム線CL0が活性化されると選択されて、データバスDBに接続される。センスアンプ32−0及び32−1のデータは、データピンDQ0の時間軸方向における第1番目のデータBit1及び第2番目のデータBit2に対応する。
【0024】
同様に、ビット線BL2及びBL3にそれぞれ接続されるセンスアンプ32−2及び32−3は、データピンDQ1に対応する。これらのセンスアンプ32−2及び32−3は、データピンDQ1に対応するコラム線CL1が活性化されると選択されて、データバスDBに接続される。センスアンプ32−2及び32−3のデータは、データピンDQ1の時間軸方向における第1番目のデータBit1及び第2番目のデータBit2に対応する。
【0025】
更に、ビット線BL4及びBL5にそれぞれ接続されるセンスアンプ32−4及び32−5は、データピンDQ0及びDQ1のデータのパリティビットに対応する。これらのセンスアンプ32−4及び32−5は、パリティビットに対応するコラム線CL2が活性化されると選択されて、データバスDBに接続される。センスアンプ32−4及び32−5のデータは、それぞれ時間軸方向における第1番目のデータBit1に対するパリティビット及び第2番目のデータBit2に対するパリティビットである。なおここで、パリティビットはXOR演算で計算されるので、図ではパリティビットをXORとして表している。
【0026】
ここでワード線WLl乃至WL2は、データピンDQ0、データピンDQ1、及びパリティビットに対応して別個に設けられる。従って、データピンDQ0、データピンDQ1、及びパリティビットに対して、独立にリフレッシュ動作を実行することが可能である。例えば、データピンDQ0に対してリフレッシュ動作を実行中にデータ読み出し動作が要求される場合には、データピンDQ0のデータ、データピンDQ1のデータ、及びパリティビットを読み出してパリティチェックを実行し、必要に応じてデータピンDQ0のデータに対するエラー訂正を行う。このパリティチェック及びエラー訂正は、時間軸方向における第1番目のデータBit1と第2番目のデータBit2とに対して、別々に実行される。
【0027】
また複数のAND回路33−0乃至33−5は、コラム線の信号とマスク信号とのANDをとってセンスアンプを選択するために設けられる。ここでマスク信号(MASK−Bit1及びMASK−Bit2)は、書き込み時に指定したデータをマスクしてメモリセルへの書き込みが実行されないように制御するための信号である。
【0028】
図4は、図3の構成においてデータを書き込む際の動作を示す図である。
【0029】
図4に示されるように、データピンDQ0に第1番目のデータBit1及び第2番目のデータBit2が供給され、またデータピンDQ1に第1番目のデータBit1及び第2番目のデータBit2が供給される。これらのデータはシリアル・パラレル変換されて、図4においてWRITEデータとして示されるように、パラレルデータとしてセンスアンプ32−0乃至32−5に格納される。センスアンプ32−0乃至32−5に格納されたデータは、ビット線BL0乃至BL5を介して、図4においてメモリセルとして示されるように、複数のメモリセル31に同時に格納される。
【0030】
図5は、図4の動作において第1番目のデータをマスクする場合の動作を示す図である。
【0031】
図5に示されるように、データ書き込み時に第1番目のデータBit1をマスクすると、WRITEデータとして示されるように、マスクされたデータBit1はセンスアンプに格納されず、マスクされなかったデータBit2のみがセンスアンプに格納される。センスアンプに格納されたデータは、ビット線BL0乃至BL5を介して、図5においてメモリセルとして示されるように、複数のメモリセル31に同時に格納される。
【0032】
図3を再び参照して、前述したように複数のAND回路33−0乃至33−5は、コラム線の信号とマスク信号とのANDをとってセンスアンプを選択するために設けられる。マスク信号MASK−Bit1をLOWにすると、AND回路33−0、33−2、及び33−4の出力がLOWとなり、コラム線が選択されてもセンスアンプ32−0、32−2、及び32−4はデータバスDBに接続されない。従って、データバスDBに供給される第1番目のデータBit1及びそれに対応するパリティビットは、センスアンプ32−0、32−2、及び32−4に供給されない。このようにして、マスク信号MASK−Bit1をLOWにすることで、第1番目のデータBit1をマスクすることが出来る。また同様に、マスク信号MASK−Bit2をLOWにすることで、第2番目のデータBit2をマスクすることが出来る。
【0033】
図3の構成では、1つのコラム線に共通に接続されるセンスアンプは、時間軸方向に並ぶデータBit1及びBit2に対応している。また各コラム線が、各データピンDQに対応している。従って、図1(b)に示すように、1つのコラム線に複数のDQピンを対応させ、各コラム線を時間軸方向の各データに対応させる従来の構成とは異なっている。これは、ビット単位でのマスク操作、即ち時間軸方向に並ぶデータBit1及びBit2の何れかをマスクする操作を実現するためには、本発明の図3の構成が必要になるからである。仮に、1つのコラム線に共通に接続されるセンスアンプを複数のデータピンDQ0及びDQ1に対応させ、また各コラム線を各ビットに対応させてしまうと、ビット単位でのマスク操作をした場合に、リフレッシュ動作時のデータ訂正が出来ないことになる。
【0034】
即ち、コラム線CL0、CL1、及びCL2を、夫々第1のビットBit1、第2のビットBit2、及びパリティビットに対応させるとする。この場合、例えば第1のビットBit1をビット単位でマスクしてしまうと、コラム線CL0に対応する第1のビットBit1が、複数のDQピンの全てに対して存在しないことになる。パリティチェックは、コラム線CL0、CL1、及びCL2のデータ間で実行するので、ビット単位でマスクした場合には、パリティチェック対象のデータが1ビット欠落してしまうことになる。従って、パリティチェックを出来ない(パリティビットを生成できない)ことになる。
【0035】
以上の理由のために、本発明においては、ビット単位でマスクをする構成においては、1つのコラム線を時間軸方向に並ぶ複数のデータビットに対応させ、複数のコラム線をそれぞれ複数のデータピンDQに対応させている。従って、例えば第1のビットBit1をビット単位でマスクした場合であっても、第2のビットBit2に対するパリティチェックを実行することが出来る。
【0036】
上記説明から分かることであるが、ビット単位ではなく逆にデータピンDQ単位にマスクをするのであれば、図3のように複数のコラム線をそれぞれ複数のデータピンDQに対応させるのではなく、複数のコラム線を時間軸方向の複数のデータビットに対応させる必要がある。
【0037】
図6は、データピンDQ単位にマスクをする場合の本発明によるメモリセルアレイ8の構成を示す回路図である。
【0038】
図6に示す回路は、複数のセルゲートトランジスタ30、複数のメモリセル31、複数のセンスアンプ42−0乃至42−5、複数のAND回路43−0乃至43−5、複数のワード線WL0乃至WL2、複数のビット線BL0乃至BL5、複数のコラム線CL0乃至CL2、及びデータバスDBを含む。
【0039】
センスアンプ42−0及び42−1は第1のデータビットBit1に対応し、コラム線CL0が活性化されると選択されて、データバスDBに接続される。センスアンプ42−0及び42−1のデータは、それぞれデータピンDQ0及びDQ1に対応する。同様に、センスアンプ42−2及び42−3は第2のデータビットBit2に対応し、コラム線CL1が活性化されると選択されて、データバスDBに接続される。センスアンプ42−2及び42−3のデータは、それぞれデータピンDQ0及びDQ1に対応する。更に、センスアンプ42−4及び42−5は、それぞれデータピンDQ0のデータに対するパリティビット及びデータピンDQ1のデータに対するパリティビットである。
【0040】
ここでワード線WL0乃至WL2は、データビットBit1、データビットBit2、及びパリティビットに対応して別個に設けられる。従って、データビットBit1、データビットBit2、及びパリティビットに対して、独立にリフレッシュ動作を実行することが可能である。例えば、データビットBit1に対してリフレッシュ動作を実行中にデータ読み出し動作が要求される場合には、データビットBit1、データビットBit2、及びパリティビットを読み出してパリティチェックを実行し、必要に応じてデータビットBit1に対するエラー訂正を行う。このパリティチェック及びエラー訂正は、複数のデータピンDQ0及びDQ1に対して、別々に実行される。
【0041】
複数のAND回路43−0乃至43−5は、コラム線の信号とマスク信号とのANDをとってセンスアンプを選択するために設けられる。図6の回路は、データピンDQ単位にマスクをする構成となっている。従って、図3のように複数のコラム線をそれぞれ複数のデータピンDQに対応させるのではなく、複数のコラム線を時間軸方向の複数のデータビットに対応させてある。従って、例えばデータピンDQ0をデータピン単位でマスクした場合であっても、データピンDQ1に対するパリティチェックを実行することが出来る。
【0042】
上述のように、本発明においては、図3或いは図6に示されるように、ビット単位でマスクをする場合とデータピン単位でマスクをする場合とで、メモリセルアレイの回路配置を異ならせ、リフレッシュ時のパリティチェックが適切に実行可能な構成となっている。
【0043】
図7は、ビット単位でマスクをする場合のマスク動作とメモリセルアレイの回路配置とを示す図である。ここに示されるのは、データピンDQが4本設けられ、時間軸方向のデータビットが4ビットから構成される場合である。図7(a)に示されるように、マスクはビット単位で実行されるものとする。このマスク動作の場合には、メモリセルアレイの回路配置は、図7(b)に示されるように構成される必要がある。即ち、複数のアドレス選択線(例えばコラム線)をそれぞれ複数のデータピンに対応させ、かつ1つのアドレス選択線に対して時間軸上の複数のデータビットを並列に接続する。またパリティチェックを、複数のデータピン間で実行する構成とする。このようにすることにより、例えばデータビットBit1がビット単位でマスクされて全て欠落しても、データビットBit2乃至Bit4の各々に対してパリティチェックを実行することが出来る。
【0044】
図8は、データピン単位でマスクをする場合のマスク動作とメモリセルアレイの回路配置とを示す図である。ここに示されるのは、データピンDQが4本設けられ、時間軸方向のデータビットが4ビットから構成される場合である。図8(a)に示されるように、マスクはデータピン単位で実行されるものとする。このマスク動作の場合には、メモリセルアレイの回路配置は、図8(b)に示されるように構成される必要がある。即ち、複数のアドレス選択線(例えばコラム線)をそれぞれ時間軸上の複数のデータビットに対応させ、かつ1つのアドレス選択線に対して複数のデータピンを並列に接続する。またパリティチェックを、時間軸上の複数のデータビット間で実行する構成とする。このようにすることにより、例えばデータピンDQ0のデータがデータピン単位でマスクされて全て欠落しても、データピンDQ1乃至DQ3の各々に対してパリティチェックを実行することが出来る。
【0045】
図9は、本発明の実施例においてメモリコアからデータピンまでの回路構成を示す図である。図9の構成は、ビット単位でマスク動作を実行する図3の場合に対応する。データピン単位でマスク動作を実行する図6の場合であっても、ビットとデータピンとの関係が入れ替わるだけで、基本的には同一の構成である。
【0046】
図9の回路は、複数のメモリブロック51、各メモリブロック51に対するセンスアンプ52、各メモリブロック51に対するワードデコーダ53、データピンDQ0に対するコラムデコーダ54−0、データピンDQ1に対するコラムデコーダ54−1、パリティビットに対するコラムデコーダ54−2、パリティ生成回路(XORA)55、XOR回路56、セレクタ回路(SEL)57、パラレル・シリアル変換回路58、及びDQ0及びDQ1に対するデータピン59を含む。図2の構成と対比させると、複数のメモリブロック51がメモリセルアレイ8に対応し、ワードデコーダ53がメイン・ワード・ドライバおよびセンスアンプ列駆動回路18に対応し、コラムデコーダ54−0乃至54−2がコラムデコーダ14に対応し、パリティ生成回路55がパリティ生成回路6に対応する。またXOR回路56及びセレクタ回路57が、パリティ・データ比較回路7に対応する。更に、パラレル・シリアル変換回路58が、データ入出力回路15に対応する。
【0047】
データピン59から入力されるデータは、パラレル・シリアル変換回路58によりシリアルデータからパラレルデータに変換されて、セレクタ回路57に供給される。セレクタ回路57に供給されたデータは、データバスを介してセンスアンプ52に供給されると共に、パリティ生成回路55に供給される。パリティ生成回路55は、ビット単位でXOR演算を実行してパリティビットを生成する。即ち例えば、データピンDQ0の第1番目のデータビットBit1とデータピンDQ1の第1番目のデータビットBit1とのXOR演算を行い、データビットBit1用のパリティビットを生成する。
【0048】
データピンDQ0のデータは、コラムデコーダ54−0に接続されるセンスアンプ52に供給される。またデータピンDQ1のデータは、コラムデコーダ54−1に接続されるセンスアンプ52に供給される。更にパリティ生成回路55が生成したパリティビットは、コラムデコーダ54−2に接続されるセンスアンプ52に供給される。この際、選択されたマスク信号(MASKBit0乃至MASKbit3)でマスク対象のビットを指定して、指定されたビットのセンスアンプ52への書き込みを禁止することが出来る。
【0049】
ワードデコーダ52は、指定されたローアドレスに対応するワード線WLを選択活性化する。これによって、センスアンプ52のデータがメモリブロック51内のメモリセルに格納される。
【0050】
データ読み出し時には、ワードデコーダ52が、指定された読み出しローアドレスに対応するワード線WLを選択活性化する。これに対応して、メモリセルのデータがセンスアンプ52に読み出される。その後、指定された読み出しコラムアドレスに対応して、コラムデコーダ54−0乃至54−2が対応するコラム線を選択活性化する。これによってセンスアンプ52のデータがデータバスに読み出される。この際、リフレッシュ動作が実行されているメモリブロックにおいては、センスアンプ52のデータはリフレッシュ対象のデータであり、読み出されるデータもリフレッシュ対象のデータとなる。
【0051】
上記のようにして読み出されたデータは、セレクタ回路57に供給されると共に、XOR回路56に供給される。XOR回路56は、ビット単位でXOR演算を実行してパリティチェックを行う。即ち例えば、データピンDQ0に対応して読み出された第1番目のデータビットBit1と、データピンDQ1に対応して読み出された第1番目のデータビットBit1と、第1番目のデータビットBit1のパリティビットとに対してXOR演算を行い、データビットBit1をパリティチェックする。パリティチェックの結果が1ならエラーを示し、0なら正常を示す。
【0052】
セレクタ回路57は、パリティチェックの結果に応じて、必要であればビット単位でデータ訂正を行う。例えば、データピンDQ0に対応するメモリブロックがリフレッシュ動作中であるときに、読み出された第1番目のデータビットBit1のパリティチェックがエラーであれば、データピンDQ0に対応する第1番目のデータビットBit1を反転することでエラー訂正する。
【0053】
このようにして読み出されたデータ或いは読み出され訂正されたデータは、パラレル・シリアル変換回路58によりパラレルデータからシリアルデータに変換されて、データピン59から外部に出力される。
【0054】
図10は、パリティ生成回路55の構成を示す回路図である。
【0055】
パリティ生成回路55は、XOR回路71、インバータ72、及びPMOSトランジスタ及びNMOSトランジスタが並列に接続されるトランスファーゲート73を含む。書き込み動作時には信号WRはHIGHであり、データピンDQ0のデータビットBitx(x=1、2、3、or 4)とデータピンDQ1のデータビットBitxとのXORを計算し、パリティ生成回路55の出力として出力する。読み出し動作時には信号WRはLOWであり、トランスファーゲート73を閉じて、メモリセルらか読み出されるパリティビットと衝突しないようにパリティ生成回路55からのデータ出力を停止する。
【0056】
図11は、セレクタ回路57の構成を示す回路図である。
【0057】
セレクタ回路57は、NAND回路81、インバータ82乃至84、及びPMOSトランジスタ及びNMOSトランジスタが並列に接続されるトランスファーゲート85乃至88を含む。書き込み動作時には信号WRはHIGHであり、トランスファーゲート87が導通し、トランスファーゲート88が非導通となる。結果として、パラレル・シリアル変換回路58からの書き込みデータが、データバスに供給される。
【0058】
読み出し動作時には信号WRはLOWであり、トランスファーゲート87が非導通となり、トランスファーゲート88が導通する。信号REFDyは、データピンDQy(y=0 or 1)に対応する読み出しデータがリフレッシュ動作中のメモリブロックから読み出されたか否かを示す信号であり、信号REFDyがHIGHの場合に、リフレッシュ動作中のメモリブロックから読み出されたデータであることを示す。また信号XORは、対応するXOR回路56の出力であり、HIGHの場合にパリティエラーを示す。この信号REFDy及びXORが双方共にHIGHである場合、NAND回路81の出力はLOWとなり、トランスファーゲート85が開くことになる。従ってこの場合、データピンDQyに対して読み出されたデータBitx(x=1、2、3、or 4)のデータが反転されて、パラレル・シリアル変換回路58に供給される。即ち、リフレッシュ中のメモリブロックから読み出されたデータがパリティエラーを示す場合には、ビット反転することでエラー訂正を行う。
【0059】
図12は、半導体記憶装置のテスト動作時のデータ圧縮を示す図である。
【0060】
半導体記憶装置のテスト動作においては、試験時間を短縮するためにアドレス選択線を複数本同時に立ち上げて、データを圧縮する試験モードがある。本発明において、各アドレス選択線(コラム線CL0及びCL1)に対して時間軸方向の複数のデータが接続された場合(図3の構成の場合)、これらのデータをAND回路91及び92で圧縮すると、時間軸方向に対してデータを圧縮することになる。
【0061】
従来の構成では、各アドレス選択線(コラム線CL0及びCL1)に対して複数のデータピンのデータが接続されているので、データ圧縮をすると、テストに使用するデータピン数を削減することができるが、時間方向にデータ圧縮がされるわけではない。従って、本発明の図3に示される構成の場合には、従来の構成と比較して、試験時間を短縮することが可能になる。この様子を図13(a)及び(b)に示す。図13(a)に示すように、従来の構成では、試験時のデータ圧縮によって、出力データパッド数を削減することが出来る。それに対して、本発明の図3に示される構成では、図13(b)に示されるように、試験時のデータ圧縮によって、試験時間に必要なサイクル数を削減して試験時間を短縮することが出来る。
【0062】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【0063】
【発明の効果】
本発明による半導体記憶装置においては、1つのアドレス選択線に複数のデータを対応させると共に、複数のアドレス線を同時に活性化する構成において、所定のデータ単位で、複数のメモリブロックから読み出した複数のデータとパリティ用メモリブロックから読み出したパリティビットとに対してパリティチェックを行うことにより、リフレッシュ動作時のエラー訂正機能を実現することができる。
【0064】
また1本のアドレス選択線に対してn個のデータが並列に接続され、且つm本のアドレス選択線がm個のデータピンに対応する構成においては、n個のデータの何れかがマスク動作により完全に欠落しても、パリティチェックはm個のデータに対して実行するので、問題なくパリティチェックを行うことが出来る。
【0065】
また1本のアドレス選択線に対してm個のデータが並列に接続され、且つn本のアドレス選択線がn個のデータに対応する構成においては、m個のデータの何れかがマスク動作により完全に欠落しても、パリティチェックはn個のデータに対して実行するので、問題なくパリティチェックを行うことが出来る。
【0066】
従って、内部回路の動作速度は従前のままで外部に対する転送レートを高速化することが出来ると共に、リフレッシュ動作中であってもデータアクセスを可能とすることでデータアクセスの効率を向上させることが出来る。
【図面の簡単な説明】
【図1】1つのコラム線を活性化する場合と複数のコラム線を活性化する場合とに関してデータ読み出しの様子を示す図である。
【図2】本発明による半導体記憶装置の構成を示すブロック図である。
【図3】本発明によるメモリセルアレイの構成を示す回路図である。
【図4】図3の構成においてデータを書き込む際の動作を示す図である。
【図5】図4の動作において第1番目のデータをマスクする場合の動作を示す図である。
【図6】データピンDQ単位にマスクをする場合の本発明によるメモリセルアレイの構成を示す回路図である。
【図7】ビット単位でマスクをする場合のマスク動作とメモリセルアレイの回路配置とを示す図である。
【図8】データピン単位でマスクをする場合のマスク動作とメモリセルアレイの回路配置とを示す図である。
【図9】本発明の実施例においてメモリコアからデータピンまでの回路構成を示す図である。
【図10】パリティ生成回路の構成を示す回路図である。
【図11】セレクタ回路の構成を示す回路図である。
【図12】半導体記憶装置のテスト動作時のデータ圧縮を示す図である。
【図13】(a)は、従来の構成で試験時のデータ圧縮によって出力データパッド数を削減する様子を示す図であり、(b)は、本発明の構成で試験時のデータ圧縮によって試験時間に必要なサイクル数を削減する様子を示す図である。
【符号の説明】
2 リフレッシュ信号生成回路
3 内部アドレス生成回路
6 パリティ生成回路
7 パリティ・データ比較回路
8 メモリセルアレイ
11 コマンド入力回路
12 アドレス入力回路
13 ロウデコーダ
14 コラムデコーダ
15 データ入出力回路
16 コラム・ドライバ
17 データバスアンプ部
18 メイン・ワード・ドライバおよびセンスアンプ列駆動回路
Claims (8)
- それぞれ独立にリフレッシュされる複数のメモリブロックと、
複数n個のデータを各々が連続に入出力する複数m個のデータピンと、
該データピンのデータをパラレルとシリアルとの間で変換する変換回路と、
該m個のデータピンに対して該n個のデータが並列に展開されたm×n本のデータバス線と、
該メモリブロックの異なったm個にそれぞれ接続され同時活性化されるm本のアドレス選択線であり、該m個のデータピンが該m個のメモリブロックにそれぞれ対応し、1本の該アドレス選択線を活性化すると対応する該メモリブロックに対して該n個のデータが入出力されるように、活性化時に該データバス線を該メモリブロックに接続するm本のアドレス選択線と、
該n個のデータ毎に、該m個のデータピンに対応して該m個のメモリブロックから読み出したm個のデータとパリティ用メモリブロックから読み出したパリティビットとに対してパリティチェックを行うパリティ・データ比較回路
を含むことを特徴とする半導体記憶装置。 - データ書き込み時に、該n個のデータの何れかを該m個のデータピンの全てに対してマスクするマスク回路を含むことを特徴とする請求項1記載の半導体記憶装置。
- 該パリティ・データ比較回路は、パリティエラーを検出すると、リフレッシュ中のメモリブロックから読み出したデータを反転して訂正することを特徴とする請求項1記載の半導体記憶装置。
- データ書き込み時に、該n個のデータ毎に、該m個のデータピンに対応するm個のデータから該パリティビットを生成するパリティ生成回路を更に含むことを特徴とする請求項1記載の半導体記憶装置。
- 該m個のメモリブロックの各々から読み出した該n個のデータを試験動作時に圧縮する回路を更に含むことを特徴とする請求項1記載の半導体記憶装置。
- それぞれ独立にリフレッシュされる複数のメモリブロックと、
複数n個のデータを各々が連続に入出力する複数m個のデータピンと、
該データピンのデータをパラレルとシリアルとの間で変換する変換回路と、
該m個のデータピンに対して該n個のデータが並列に展開されたm×n本のデータバス線と、
該メモリブロックの異なったn個にそれぞれ接続され同時活性化されるn本のアドレス選択線であり、該n個のデータが該n個のメモリブロックにそれぞれ対応し、1本の該アドレス選択線を活性化すると対応する該メモリブロックに対して該m個のデータピンに対応するm個のデータが入出力されるように、活性化時に該データバス線を該メモリブロックに接続するn本のアドレス選択線と、
該m個のデータ毎に、該n個のメモリブロックから読み出した該n個のデータとパリティ用メモリブロックから読み出したパリティビットとに対してパリティチェックを行うパリティ・データ比較回路と、
データ書き込み時に該m個のデータの何れかを該n個のデータの全てに対してマスクするマスク回路
を含むことを特徴とする半導体記憶装置。 - 該パリティ・データ比較回路は、パリティエラーを検出すると、リフレッシュ中のメモリブロックから読み出したデータを反転して訂正することを特徴とする請求項6記載の半導体記憶装置。
- データ書き込み時に、該m個のデータ毎に、該n個のデータから該パリティビットを生成するパリティ生成回路を更に含むことを特徴とする請求項6記載の半導体記憶装置。
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