KR100905712B1

KR100905712B1 - 에러 정정 코드를 이용한 병렬 비트 테스트 장치

Info

Publication number: KR100905712B1
Application number: KR1020060096136A
Authority: KR
Inventors: 박복규
Original assignee: 삼성전자주식회사
Priority date: 2006-09-29
Filing date: 2006-09-29
Publication date: 2009-07-01
Also published as: KR20080030270A; US20080082870A1

Abstract

병렬 비트 테스트 장치가 개시된다. 본 발명에 따른 병렬 비트 테스트 장치는 데이터 입력단, 및 에러 검출 및 정정단을 구비한다. 데이터 입력단은 n 개의 데이터 비트와 (m-n)개의 패리티 비트가 포함된 m비트의 데이터 신호를 전송받아, 에러 검출 및 정정단으로 출력한다. 에러 검출 및 정정단은 m비트 데이터와 예정 데이터 신호의 동일 여부를 비교 판단하여 에러가 발생한 비트 수를 카운팅하고, 테스트 MRS 신호에 응답하여 발생한 정정 제어신호를 에러 발생 및 에러 위치에 대한 정보를 가진 제2 비교 신호와 논리 연산하여 정정 신호를 출력한다. 테스트 MRS 신호는 카운팅 된 에러 비트 수가 일정개 이하일 경우에만 정정 제어신호를 출력하도록, 사용자가 설정하여 입력하는 신호이다. 본 발명에 따른 병렬 비트 테스트 장치는 가산기를 구비하고 테스트 MRS 신호를 사용자가 의도하는 패일 조건에 따라서 개별적으로 설정함으로써, 패일 비트의 수를 검출할 수 있게 된다. 또한, 패일이 발생한 어드레스를 검출할 수 있는 장점이 있다.

Description

에러 정정 코드를 이용한 병렬 비트 테스트 장치{Parallel Bit Test device using Error Correct Code}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 ECC코드를 이용한 병렬 비트 테스트 장치를 구비하는 반도체 메모리 장치를 나타내는 도면이다.

도 2는 도 1에 도시된 패리티 생성부 및 에러 검출부로 입출력되는 신호의 흐름을 나타내는 도면이다.

도 3a는 종래의 패일 비트의 발생을 감지하기 위한 병렬 비트 테스트 장치를 나타내는 도면이다.

도 3b는 도 3a의 병렬 비트 테스트 장치의 구동시 입출력하는 신호들을 나타내는 도면이다.

도 4는 본 발명에 따른 병렬 비트 테스트 장치에 이용되는 비트라인을 나타내는 도면이다.

도 5는 본 발명에 따른 병렬 비트 테스트 장치를 나타내는 도면이다.

도 6은 도 5의 패일 비트 제어부를 나타내는 도면이다.

**도면의 주요부분에 대한 부호의 설명**

301, 302, 303, 304: XOR 게이트(Exclusive-OR gate)

351: Act Command

353: Read Command

355: Precharge Command

361: ED-Expected Data(예정 데이터 신호)

363: DQ- Data Output(데이터 신호)

401:SWD- Sub Wordline Driver(부 워드라인 드라이버)

510: 데이터 입력단

530: 에러 검출 및 정정단

580: 출력단

531: 전송 데이터 비교부

551: 패일 비트 제어부

561: 제2 비교 신호 생성부

571: 패일 비트 검출 및 정정부

610: 가산기(Adder)

본 발명은 병렬 비트 테스트 장치에 관한 것으로서, 특히 에러 정정 코드(ECC-Error Correct Code)를 이용한 병렬 비트 테스트(PBT-Parallel Bit Test) 장치에 관한 것이다.

반도체 메모리 장치는 제작 후 신뢰성 및 수율 저하의 문제가 발생한다. 따라서, 결함 메모리 셀의 에러를 검출하고, 발생한 결함을 정정하는 에러 복구 회로가 필요하다.

일반적으로 에러 복구 회로는 리던던시(Redundancy) 셀을 구비하여 노말 셀(normal cell)에 결함이 있는 경우, 이를 리든던시 셀로 대체하는 리던던시 방식과, 입력 데이터로부터 패리티(Parity) 비트를 생성하여 데이터가 출력될 때 에러를 정정하여 출력하는 방식이 있다.

리던던시 회로(Redundancy circuit)를 갖는 반도체 메모리 장치는 결함 메모리 셀을 활성화시키는 신호가 입력되면, 결함이 있는 메모리 셀을 디스에이블(disable)시키고, 리던던시 셀을 활성화(able)시키게 된다. 즉, 리던던시 셀이 결함이 메모리 셀을 대신하여, 데이터의 기입 및 판독을 수행하게 되는 것이다. 종래의 리던던시 셀은 4개의 워드라인과 4개의 비트라인이 교차하여 발생하는 16개의 셀 단위로 구비된다. 따라서, 1개의 셀에 결함이 있으면, 16개의 셀이 교체되게 되는 것이다. 따라서, 작은 결함에 대하여 불필요하게 많은 셀들의 교체가 발생하게 되는 단점이 있다.

에러 정정 방식은 데이터 비트(Data bit)가 인코딩(encoding)되서 전송되고, 다시 디코딩(decoding) 되어 출력되는 과정에서 발생하는 에러에 대하여, 에러가 발생한 비트(fail bit-패일 비트)의 데이터를 정정하여 출력하는 방식이다. 에러 정정 방식에 있어서, 에러를 검출하여 정정하는 장치는 크게 에러를 검출하는 에러 검출부(병렬 비트 테스트 장치등이 될 수 있다)와 검출된 에러를 정정하여 출력하는 출력부를 구비하여야 한다. 에러의 검출은 에러 정정 코드(ECC-Error Correct Code)를 적용하여 이루어진다. 에러 정정 코드(ECC)는 데이터 비트(Data bit) 신호가 입력된 경우, 이로부터 패리티 비트(parity bit)를 계산하여 따로 저장한다. 그리고, 데이터 비트와 패리티 비트를 함께 부호화하여 기록(write)하고, 이를 독출(read)할 때 데이터와 패리티를 검사한다. 검사 후, 에러(Error)가 발생한 경우, 이를 감지(detect)하여 정정 정보를 출력하게 된다. 그러면 상술한 출력부에서, 정정 정보를 이용하여, 에러가 발생한 데이터를 정정(correction)하여 출력 데이터(DQ)로 출력하는 것이다.

도 1을 참조하면, 종래의 병렬 비트 테스트 장치를 구비하는 반도체 장치는 노말 메모리 셀 어레이(100), 패리티 생성부(210), 패리티 메모리 셀 어레이(220), 에러 검출부(230), 및 에러 정정부(240)을 구비한다.

노말 메모리 셀 어레이(100)는 데이터 비트(Din)를 입력받고 이를 인코딩(encoding)하여 저장한다.

패리티 생성부(210)는 데이터 비트(Din)를 입력받고, 데이터 비트(Din)의 패리티(parity) 비트(Pi)를 생성한다. 패리티 비트를 구하는 방법은, 매트릭스 형태의 행렬식으로 구하게 되며, 구하는 방법에 따라서 다양한 값을 가지는 패리티 비트가 생길 수 있다. 또한, 이러한 패리티 비트를 구하는 방법은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이므로 구체적인 설명은 생략한다.

패리티 메모리 셀 어레이(220)는 패리티 비트(Pi)를 인코딩하여 저장한다.

에러 검출부(230)는 인코딩된 데이터 비트(Di)와 패리티 비트(Pi)를 이용해 에러가 발생했는지 여부를 검사한다. 그리고, 정정이 가능한 에러에 대하여는 에러가 발생한 비트(패일 비트)를 정정하여 출력한다. 예를 들어, 10011101의 2진 데이터 비트(Di)가 입력되어 전달되는 과정에서 10001101로 전송되었다면, 2의 4승 자리 비트에서 오류가 발생한 것이다. 따라서, 에러 검출부(230)는 이를 감지하고, 전송된 패일 비트 0을 1로 정정하여 출력하게 된다.

여기서, 데이터 비트(Di)와 패리티 비트(Pi)는 결합되어 부호화된다. 그리고, 이렇게 결합된 신호(Di + Pi)를 해밍 코드(Hamming code)라고 한다. 해밍 코드는 에러 정정 코드(ECC)를 이용한 병렬 비트 테스트 장치(PBT)에 있어서, 오류를 검출하고 발생된 오류를 정정하기 위하여 널리 이용된다.

입력된 데이터 비트(Di)가 n 비트이고, 패리티 비트(Pi)가 (m-n) 비트이면, 해밍 코드(m, n)는 m 비트가 된다. 가장 많이 사용되는 해밍 코드는 (12, 8)이고, 이외 (15, 11) 등이 있다. 여기서, 패리티 비트(Pi)의 개수는 데이터 비트(Di)의 개수에 따라서 달라진다. 패리티 비트(Pi) 개수는 다음의 [수학식 1]에 의해서 구해진다.

[수학식 1]

여기서, M은 데이터 비트(Di)의 수, P는 패리티 비트(Pi)의 수를 나타낸다. 예를 들어, 해밍 코드에 의해 구성된 코드가 12비트라면, 12(M+P)+1은 13이 되므로, P는 4가 된다. 그리고, 해밍 코드의 총 비트 수가 12 이므로, M= 12-4= 8 이 된다.

패리티 비트를 계산하고 나면, 이를 따로 저장하여 오류를 검출하거나 정정할 때 사용한다. 따라서, 패리티 비트를 저장하기 위한 별도의 패리티 메모리 셀 어레이(220)가 필요하게 되는 것이다. 패리티 비트가 증가하게 되면 패리티 메모리 셀 어레이(220)의 용량도 증가되어야 하는 것이다. 따라서, 데이터 비트 수가 일정하면, 패리티 비트는 수학식 1에서 만족하는 가장 작은 P값으로 설정한다.

종래의 해밍 코드를 이용한 에러 정정 코드(ECC) 장치는 입력 데이터의 1비트 오류에 대해서만 검출이 가능하다. 1비트 이상에서 오류가 발생하여 패일비트가 1을 초과하게 되면 오류를 수정하지 못하게 되는 문제가 있는 것이다. 따라서, 입력 데이터의 비트 수가 증가하여, 오류 비트 수가 증가하게 될 확률이 증가하게 되면, 오류를 수정할 수 있는 확률이 줄어들게 되는 문제가 있다. 그리고, 종래의 방법은 에러가 발생한 패일 비트 수를 알 수 없다. 다만, 1비트의 에러만을 검출할 수 있는 것이다.

도 2를 참조하면, 제1 패리티 생성부(211)는 8비트 데이터(Din0 내지 Din7)를 입력받고, 이를 이용하여 4비트의 패리티 비트(P0 내지 P3)를 생성한다. 여기서, Din 의 바로 뒤에 붙는 숫자는 입력되는 신호의 자리수를 뜻한다. Din0은 2의 0승 자리 비트 신호를, Din7은 2의 7승 자리 비트 신호를 의미하는 것이다. 상기 P0 내지 P3의 패리티는 해밍 코드 방식에 의해 생성된 것이다. 이는 제2 패리티 생성부(212)에 대하여도 동일하게 적용된다.

P0 내지 P3의 패리티 비트는 패리티 메모리 셀 어레이(220)에 저장된 후, 데이터의 독출(Read)시 에러 검출부(230)로 입력된다. 에러 검출부(230)는 노말 메모리 셀 어레이(100)에 저장된 데이터(Di)와 P0 내지 P3의 패리티 비트들을 이용하여 에러 유무를 검출하는 데이터(Ei)를 출력한다. 이때, 검출할 수 있는 에러 비트 수는 1비트가 된다. 여기서, 데이터(Ei)는 전송되어 출력되는 데이터 값이 될 수 도 있고, 패일 난 비트들의 어드레스 정보를 가진 데이터가 될 수 도 있다

따라서, 제1 에러 검출부(231)로 입력되는 데이터(Di)에 2이상의 에러 비트가 존재하는 경우, 제1 에러 검출부(231)는 에러를 검출하지 못하고 데이터(Ei)가 생성되지 못한다. 즉, 데이터(Di)에 2 이상의 에러 비트가 존재하는 경우, 에러를 검출하는 것이 불가능하다. 예를 들어, 00000000의 신호가 입력되었는데 10000001로 전송되어, D0와 D7 두 비트가 패일 비트(fail bit)로 발생하였으면, 에러는 정정되지 못하고, 데이터 전송은 이뤄지지 못하게 된다.

또한, 도 1에 도시된 종래의 장치는 n:1로 압축된 데이터 신호를 한번에 활성화하여 테스트한다. 따라서 하나의 묶음 전체가 정상인지, 또는 에러가 발생했는 지를 알 수 있다. 즉, 4개의 비트라인에 실린 데이터를 압축하여 1개의 데이터(Di)로 전송한다. 따라서, 개개의 패일 비트 수는 파악하지 못하고, 데이터(Di) 1비트 이하로 에러가 발생하여 정정이 되었는지 여부만 알 수 있는 문제가 있다.

도 3a를 참조하면, 종래의 다른 병렬 비트 테스트 장치(300)는 종래의 낸드 플레쉬(NAND Flash)에서 사용되던 패일 비트 카운트 방식을 이용한 장치로, 다수개의 XOR 게이트(301, 302, 303, 304) 및 오아 게이트(311)를 구비한다. XOR 게이트에서 예정 데이터 신호(Expected Data)와 전송된 데이터 신호(CD)를 비교하여, 패일 비트를 검출하는 것이다.

종래의 다른 병렬 비트 테스트 장치(300)는 전송된 데이터(CDi)를, 목표하는 예정 데이터 신호(EDi)와 동일 여부를 비교하여, 에러가 발생했는지 여부를 판단한다. 예를 들어, 전송된 데이터가 1101이고, 전송 전 원래 데이터가 1100이면, CDi=1 1 0 1 및 EDi=1 1 0 0이 된다. XOR 게이트는 입력된 두 신호가 동일하면 0을, 다르면 1을 출력하게 된다. 따라서, 2의 0승 자리를 입력받는 XOR 게이트(301)는 두 신호가 동일하지 않아 1값을 출력한다. 그리고, 나머지 XOR 게이트(302, 303, 304)는 두 입력신호가 모두 동일하여 각각 0을 출력하게 된다. OR 게이트(311)는 1, 0, 0, 0의 입력 신호를 받아 이를 논리 합 연산하여 1을 출력하게 된다. 즉, OR 게이트(311)의 출력 DQ0가 1을 가지면 오류가 발생한 것이고, 0 값을 가지면 오류가 발생하지 않은 것으로 판단하게 된다.

여기서, 오아 게이트(311)의 출력단에 DQ0 신호를 표시하였으나, 이는 오아 게이트(311) 출력 신호가 출력 데이터(DQ)단으로 전송됨을 의미한다. 즉, 오류가 발생하였다는 논리 하이(1) 신호를 출력 데이터(DQ)단으로 전송하여, 오류 발생 여부에 대한 테스트 결과를 확인할 수 있도록 하는 것이다.

그러나, 도 3a에 도시된 종래의 장치는 정확한 패일 비트(fail bit) 수를 카운팅(counting)할 수 없다는 문제점이 있다. 그리고, 패일 비트의 위치(position)를 알 수 없다. 따라서, 이를 복구(repair)하기 위하여는 별도의 프로그램과 장치를 통하여 에러가 발생한 비트의 위치를 감지하여야 하는 문제가 있다.

도 3b는 도 3a의 병렬 비트 테스트 장치의 구동 시 입출력하는 신호들을 나타내는 도면이다.

도 3b를 참조하면, 먼저 전송되어 저장된 데이터(CDi)를 독출하기 위하여, 비트라인을 활성화시켜주는 활성화 신호(ACT)(351)를 클락(CLK)의 라이징 에지에서 입력한다. 그리고, 바로 다음 클락의 라이징 에지에서 독출 신호(Read)를 입력한다. 여기서, 독출 신호(Read) 입력과 동시에, 예정 데이터 신호(EDi)도 동일하게 입력하여야 한다.

상술한 바와 같이, 도 1에 도시된 종래의 병렬 비트 테스트 장치는 1비트의 패일 비트에 대하여만 검출 및 정정이 가능하며, 2비트 이상의 패일 비트에 대하여는 검출 및 정정이 불가능하다는 문제가 있다. 그리고, 도 3a에 도시된 또 다른 종래의 병렬 비트 테스트 장치는 오류의 발생만을 감지할 뿐, 정확한 패일 비트의 수를 알 수 없다. 또한, 오류의 정정을 위하여 별도의 프로그램 장치를 추가장착 하 여야 하는 문제가 있다.

따라서, 패일 비트 수를 카운팅하고, 사용자가 의도하는 범위내에서 패일 피트들을 검출 및 정정하여 출력할 수 있는 병렬 비트 테스트 장치가 필요하다 할 것이다.

본 발명이 이루고자하는 기술적 과제는 패일 비트의 수와 패일이 발생한 압축 데이터의 어드레스를 모두 검출할 수 있는 병렬 비트 테스트 장치를 제공하는데 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 병렬 비트 테스트 장치는 데이터 입력단, 및 에러 검출 및 정정단을 구비한다.

데이터 입력단은 n 개의 데이터 비트와 (m-n)개의 패리티 비트가 포함된 m비트의 데이터 신호를 전송받아, 이를 에러 검출 및 정정단으로 출력한다.

에러 검출 및 정정단은 m비트 데이터 신호와 예정 데이터 신호의 동일 여부를 비교 판단하여 에러가 발생한 비트 수를 카운팅하고, 테스트 MRS 신호에 응답하여 발생한 정정 제어신호를 에러 발생 및 에러 위치에 대한 정보를 가진 제2 비교 신호와 논리 연산하여 정정 신호를 출력한다.

여기서, 테스트 MRS 신호는 카운팅 된 에러 비트 수가 일정개 이하일 경우와 그렇지 않은 경우를 구분하여, 정정 제어신호의 논리 레벨을 구분하여 출력하도록, 사용자가 설정하여 입력하는 신호이다.

그리고, 본 발명에 따른 병렬 비트 테스트 장치는 내부적으로 출력단을 더 구비할 수 있다. 출력단은 정정 신호가 정정을 활성화시키는 신호 레벨로 인가되면, 이에 응답하여 원래의 데이터 신호 또는 정정된 데이터 신호를 택일하여 출력한다.

바람직하게, 데이터 입력단은 m 비트의 데이터 신호를 m/k 개로 압축시킨 압축 데이터 신호를 상기 에러 검출 및 정정단으로 출력한다.

에러 검출 및 정정단은 전송 데이터 비교부, 패일 비트 제어부, 비교신호 생성부, 및 패일비트 검출 및 정정부를 구비한다.

전송 데이터 비교부는 데이터 신호와 대응되는 예상 데이터 신호와 동일 여부를 비교하여, 동일 여부에 대한 정보를 가진 에러 비교 신호를 출력한다. 여기서, 전송 데이터 비교부는 일단 및 다른 일단으로 각각 상기 m 비트 데이터 신호 및 상기 예정 데이터 신호를 입력받고, 이를 배타적 논리 합하여 상기 에러 비교 신호들을 출력하는 상기 m 개의 XOR 게이트들을 구비한다.

패일 비트 제어부는 에러 비교 신호를 이용해 에러가 발생한 비트를 가산하여 출력하는 가산기, 및 테스트 MRS 신호에 응답하여, 에러 비트 수가 테스트 MRS 신호에서 설정된 에러 비트 수 이하인지 여부에 따라서, 서로 다른 논리 레벨을 가지는 정정 제어신호를 출력하는 패일 평가부를 구비한다.

제2 비교 신호 생성부는 일정 묶음개의 에러 비교 신호들을 비교하여 동일 여부를 판단하고, 동일 여부에 대한 정보를 가진 제2 비교 신호를 출력한다. 여기서, 제2 비교 신호 생성부는 입력단으로 각각 m/k 개 묶음으로 분할된 데이터 신호 들을 대응되는 예정 데이터 신호들과 비교하여 출력한 에러 비교 신호들을 입력받고, 이를 배타적 논리 합하여 m/k 개의 상기 제2 비교 신호를 출력하는 m/k 개의 XOR 게이트들을 구비한다.

패일 비트 검출 및 정정부는 정정 제어신호와 이에 대응되는 제2 비교 신호를 논리 연산하여 정정신호를 생성한다. 여기서, 패일 비트 검출 및 정정부는 입력단 일단 및 다른 일단으로 정정 제어신호 및 이에 대응되는 제2 비교 신호를 각각 입력받고, 이를 논리 합 연산하여 상기 정정신호를 생성하는 m/k 개의 오아 게이트들을 구비한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 4를 참조하면, 본 발명에 따른 병렬 비트 테스트(PBT) 장치는 4개의 비트라인에 실린 데이터를 1개의 전송 신호(DQi)로 압축하여 이용하게 된다. 본 발명이 이용되는 반도체 메모리 장치에 있어서, 1개의 칼럼 선택 신호(CSL)는 4개의 비트라인(Bit Line)에 공통 입력된다. 하나의 칼럼 선택 신호(CSL)가 논리 하이로 활성 화되면, 4개의 비트라인이 동시에 턴 온 되는 것이다.

따라서, 후술하는 도 5에서는, 하나의 전송 신호(DQi)에 4개의 비트라인의 데이터가 포함되는 경우를 설명한다. k 개의 비트 라인이 하나의 전송 신호(DQi)에 실리도록 하는데 있어서 k가 4일 경우를 예로 들어 본 발명을 설명할 것이나, k값은 변할 수 있는 값이라 할 것이다. 따라서, 3개 또는 8개 등의 비트라인이 하나의 전송 신호(DQ)에 실릴 수 있는 것은 자명하다.

도 5를 참조하면, 본 발명에 따른 병렬 비트 테스트 장치는 데이터 입력단(510), 및 에러 검출 및 정정단(530)을 구비한다.

그리고, 출력단(580)을 내부적으로 더 구비할 수 도 있다.

데이터 입력단(510)은 n 개의 데이터 비트와 (m-n)개의 패리티 비트가 포함된 m 비트의 데이터 신호를 전송받아, 에러 검출 및 정정단(530)으로 출력한다. m 비트의 데이터 신호는 k 개 비트 씩 압축되어, m/k 개의 압축 데이터 신호(DQ)를 구성한다. 이하에서는, n 은 8, m 은 12, 그리고 k는 4인 경우를 예로 들어 설명하도록 한다. 즉, 데이터 입력단으로 (12, 8)의 해밍코드가 입력되고, 하나의 압축 데이터(DQ)가 4(k=4)개의 데이터 비트를 포함한다. 따라서, 제1 해밍코드(BL0 내지 BL11을 통하여 입력받은 데이터)는 제0 내지 제2 압축 데이터(DQ0, DQ1, DQ2)로 입력되고, 제2 해밍코드(BL12 내지 BL23을 통하여 입력받은 데이터)는 제3 내지 제5 압축 데이터(DQ3, DQ4, DQ5)로 입력된다.

삭제

에러 검출 및 정정단(530)은 전송 데이터 비교부(531), 패일비트 제어부(551), 비교신호 생성부(561), 및 패일 비트 검출 및 정정부(571)를 구비한다. 에러 검출 및 정정단(530)은 에러 정정 코드(ECC)를 이용하여 오류가 발생한 패일 비트(fail bit) 수를 카운팅하고, 패일 비트의 어드레스를 감지한다. 여기서, 정정범위는 사용자가 테스트 MRS 신호(TMRS-Test Mode Resistor Set)를 개별적으로 설정하여 입력함으로써 조절할 수 있다. 12 비트의 해밍코드로 입력된 입력 데이터 신호에 대해서, 사용자가 1비트의 오류가 발생한 경우만 정정하여 출력하도록 한다면, 1개 이하의 패일비트가 발생한 경우에만 정정 제어 신호(D_CON)를 활성화 레벨로 출력하도록, 테스트 MRS(TMRS) 신호를 설정하여 입력하는 것이다. 그리고, 2개 이하의 패일 비트가 발생한 경우에만 정정 제어 신호(D_CON)를 활성화 레벨로 출력하도록, 테스트 MRS(TMRS) 신호를 설정하여 입력하는 것이다. 여기서, 정정 제어 신호(D_CON)의 활성화 레벨은 논리 하이 또는 논리 로우 레벨 중 택일하여 정할 수 있다. 아래에서는, 정정 제어 신호(D_CON)의 활성화 레벨은 논리 하이인 경우를 설명하기로 한다.

전송 데이터 비교부(531)는 입력된 데이터 신호(CDi- CD0 내지 CD11)와 대응되는 예정 데이터 신호(EDi- ED0 내지 ED11)를 비교하여, 동일 여부에 대한 정보를 가진 에러 비교 신호(ECO_i)를 출력한다. 여기서, 데이터 신호(CDi)는 비트라인(BLi)에 실려서 전송된 신호를 뜻한다. 그리고, 예정 데이터 신호(EDi)는 최초 입력된 데이터 신호(비트라인을 통하여 전송되기 이전의 신호)의 값을 가지는 신호 를 뜻한다. 예를 들어, 1101 신호를 입력하고 이것이 수신단에서 1100으로 독출(read)되었다면, 데이터 신호(CDi)는 1100이 되고, 예정 데이터 신호(EDi)는 1101이 된다.

데이터 신호(CDi)와 예정 데이터 신호(EDi)의 동일 여부는 XOR(Exclusive OR) 게이트를 이용하여 수행할 수 있다. 즉, 전송 데이터 비교부(531)는 m 비트의 데이터 신호가 입력될 때, m 개의 XOR 게이트들을 구비하는 것이다. XOR 게이트는 입력단으로 인가된 신호들이 동일하면 0을, 동일하지 않으면 1 값을 출력한다. 따라서, 이러한 XOR 게이트의 성질을 이용하여 입력단 신호들의 동일 여부를 판단할 수 있다.

출력된 에러 비교 신호(ECOi)가 0값을 가지면 입력 신호들이 동일한 것으로, 1 값을 가지면 입력 신호들이 동일하지 않은 것으로 판단하는 것이다. 에러가 발생하지 않았다면, 데이터 신호(CDi)와 예정 데이터 신호(EDi)의 값이 동일할 것이다. 따라서, 에러 비교 신호(ECOi)가 0 값으로 출력되면, 에러가 발생하지 않은 비트로 판단할 수 있다.

패일 비트 제어부(551)는 1 값으로 출력되는 에러 비교 신호(ECOi)를 카운팅하고, 인가되는 테스트 MRS 신호(TMRS)에 응답하여 정정 제어신호(D_CON)를 논리 하이로 출력할지 여부를 결정한다.

이하, 도 6을 참조하여, 패일 비트 제어부(551)를 상세히 설명하도록 한다.

도 6을 참조하면, 패일 비트 제어부(551)는 가산기(610) 및 패일 평가부(551)를 구비한다.

가산기(610)는 12개의 에러 비교 신호(ECOi)들을 입력받고, 논리 하이(1)로 출력되는 에러 비교 신호(ECOi)의 개수를 카운팅한다. 에러 비교 신호(ECOi)가 12개 모두 1의 값을 갖는다면, 가산기(610)의 출력은 1100이 될 것이다. 따라서, 4비트의 신호를 출력하게 된다. 에러 비교 신호(ECOi)는 해당 비트에 에러가 발생한 경우에만 1로 출력된다. 따라서, 1로 출력되는 에러 비교 신호(ECOi)를 카운팅하면, 에러가 난 비트 수를 알 수 있는 것이다.

패일 평가부(551)는 가산기(610)에서 출력된 신호를 입력받고, 테스트 MRS 신호(TMRS)에 응답하여 정정 제어 신호(D_CON)를 출력한다. 여기서, 테스트 MRS 신호(TMRS)는 카운팅된 에러 비트 수가 일정개 이하일 경우에만 정정 제어 신호(D_CON)를 출력하도록, 사용자가 설정하여 입력하는 신호이다.

예를 들어, 사용자가 에러 비트 수가 2 이하일 경우에만 패일 비트 정정이 수행되는 것을 의도한다고 하자. 그러면, 카운팅된 값이 2 이하(0010, 0001, 0000)인 경우에만 정정 제어 신호(D_CON)가 논리 하이로 인가되도록 테스트 MRS 신호(TMRS)를 설정할 수 있다.

여기서, 정정 제어 신호(D_CON)가 논리 하이로 인가되어야 패일 비트의 정정이 이루어 질 수 있도록, 후술하는 패일 검출 및 정정부(571)를 오아 게이트(OR gate)로 구성한다. 입력단의 신호들 중 하나의 신호만 1 값을 가지면 1로 출력되는 오아 게이트의 성질을 이용하는 것이다. 그리고, 이하에서는 에러 비트 수가 1 이하일 경우에만 패일 비트 정정이 이뤄지도록 테스트 MRS 신호(TMRS)를 설정한 경우를 예로 들어 설명한다.

제2 비교 신호 생성부(561)는 일정 묶음개의 에러 비교 신호(ECO_i)들의 동일 여부를 판단하고, 동일 여부에 대한 정보를 가진 제2 비교 신호(SCO_i)를 출력한다. 여기서, 제2 비교 신호(SCO_i)는 4개의 에러 비교 신호(ECO_i)들의 동일성 여부에 관한 정보를 가진 신호이다. 일반적으로, 에러 비교 신호(ECO_i)를 X 로, 제2 비교 신호(SCO_i)를 Y 로 나타내면, [A][X]=[Y]의 관계가 성립하는 매트릭스 [A]를 설정할 수 있다. 여기서, 매트릭스 [A]는 사용자가 다양한 방법으로 설정할 수 있는 매트릭스다. 상기 [X]를 매트릭스 [A]와 곱하여 출력되는 [Y]를 분석함으로써 에러가 난 패일 비트(CDi)의 위치(address)를 검출할 수 있다. 이렇게 메트릭스를 이용하여 위치를 분석하는 방법은 매우 다양하며, 당업자에게 자명하다 할 수 있다.

여기서, 제2 비교 신호 생성부(561) m/k 개의 XNOR 게이트를 구비한다. 상술한 바와 같이 m=12, k=4이므로, 하나의 제2 비교 신호 생성부(561)는 3개의 XNOR 게이트(563)을 구비한다. 예를 들어, ECO_0, ECO_1, ECO_2, ECO_3가 각각 0, 0, 1, 0을 갖는다면, 상기 입력 신호들이 배타적 논리합의 반전 연산(XNOR 연산)을 통하여 0 값으로 출력된다.

패일 비트 검출 및 정정부(571)는 m/k 개의 오아 게이트(377, 375, 377)를 구비하며, 에러 정정 신호(D_CON)와 제2 비교 신호(SCO_i)를 논리 합하여 정정신호(COLi)를 생성하게 된다. 예를 들어, 제5 비트라인(BL5)을 통하여 전송된 데이터 신호(CD5)에서만 에러가 발생하였고, 나머지 데이터 신호(CD0 내지 CD4, 및 CD6 내지 CD11)에서는 에러가 발생하지 않았다고 하자. 그러면, D_CON1은 1 값을, SCO_0 은 1 값을, SCO_1은 0 값을, SCO_2는 1값을 가지게 된다. 그리고, 테스트 MRS 신호(TMRS)가 사용자의 설정에 의하여, 에러난 비트가 1개 이하일 경우에는 패일비트를 정정하여 출력할 수 있도록 설정되었다고 한다. 그러면, 3개의 오아 게이트들((573, 575, 577)은 모두 논리 하이(1)의 값으로 출력된다.

출력부(583)는 정정 신호(COLi)가 논리 하이(1) 신호가 전송될 때, 에러난 비트를 정정하여 출력한다. 그리고, 정정 신호(COLi)이 논리 하이로 인가되고, 가산기((610)의 출력 값이 0이면, 전송된 압축 데이터(DQ)를 그대로 출력하게 된다.

병렬 비트 테스트 장치는 에러가 발생한 패일 비트를 검출하는 역할을 하는 장치이며, 발생한 에러를 정정하여 출력하는 장치가 아니다. 따라서, 출력부(583)는 일반적으로 본 발명에 따른 병렬 비트 테스트 장치의 외부에 구비된다. 그러나, 병렬 비트 테스트 장치의 내부에 에러 검출 및 정정단(530)과 함께 구비될 수 도 있을 것이다.

여기서, 에러가 발생한 패일 비트의 정정은, 상기 제2 비교 신호(SCO_i) 및 에러 비교 신호(ECO_i)를 이용하여 위치(address)를 찾고, 에러난 비트의 신호를 반전(2진수 시스템에서, 에러가 발생하여 0값을 가지면, 원래 신호는 1의 값을 갖게 됨이 분명하므로, 신호를 반전하면 에러가 정정되는 것이다)하여 출력함으로써 이루어진다. 여기서, 상세하게는, 제2 비교 신호(SCO_i)의 값에 의하여, 에러가 발생한 비트가 포함된 압축 데이터 신호(DQi)를 검출할 수 있다. 그러면 에러가 발생한 압축 데이터 신호(DQ)를 정정된 압축 데이터 신호(collect DQ)로 대체시키는 것이다.

그리고, 오아 게이트(573) 대신에 반전 오아 게이트(NOR gate)를 이용하면, 정정이 이뤄지도록 활성화시키는 신호 레벨이 논리 로우(0)가 될 것이다. 즉, 정정을 활성화 시키는 논리 레벨은 구비되는 논리 소자에 따라서 변할 수 있다.

정정 신호(COLi)가 정정을 활성화시키지 않는 논리 레벨로 인가되면, 압축 데이터 신호(DQi)는 출력되지 않는다. 에러를 정정할 수 없으므로, 데이터가 전송되지 않는 것이다. 본 발명의 일실시예에 따른 병렬 비트 테스트 장치는 정정 신호(COLi)가 논리 로우(0)으로 인가되면, 정정이 이뤄지지 않고, 압축 데이터 신호(DQi)가 출력되지 않게 된다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 병렬 비트 테스트 장치는 가산기를 구비하고 테스트 MRS 신호를 사용자가 의도하는 패일 조건에 따라서 개별적으로 설정함으로써, 패일 비트의 수를 검출할 수 있게 된다. 또한, 패일이 발생한 어드레스를 검출할 수 있는 장점이 있다.

Claims

n 개의 데이터 비트와 (m-n)개의 패리티 비트가 포함된 m비트의 데이터 신호를 전송받고, 이를 에러 검출 및 정정단으로 출력하는 데이터 입력단; 및

상기 m비트 데이터 신호와 예정 데이터 신호의 동일 여부를 비교 판단하여 에러가 발생한 비트 수를 카운팅하고, 테스트 MRS 신호에 응답하여 발생한 정정 제어신호를 에러 발생 및 에러 위치에 대한 정보를 가진 제2 비교 신호와 논리 연산하여 정정 신호를 출력하는 에러 검출 및 정정단을 구비하며,

상기 테스트 MRS 신호는

상기 카운팅 된 에러 비트 수가 일정개 이하일 경우와 그렇지 않은 경우를 구분하여, 상기 정정 제어신호의 논리 레벨을 구분하여 출력하도록, 사용자가 설정하여 입력하는 신호인 것을 특징으로 하는 병렬 비트 테스트 장치.
제1항에 있어서, 상기 에러 검출 및 정정단은

상기 m비트 데이터 신호와 상기 예정 데이터 신호의 동일 여부를 비교 판단하여 출력된 에러 비교 신호를 이용해, 상기 에러가 발생한 비트 수를 가산하여 출력하는 가산기; 및

상기 테스트 MRS 신호에 응답하여, 상기 에러 비트 수가 상기 테스트 MRS 신호에서 설정된 에러 비트 수 이하인지 여부에 따라서, 서로 다른 논리 레벨을 가지는 상기 정정 제어신호를 출력하는 패일 평가부를 구비하는 패일 비트 제어부를 구비하는 것을 특징으로 하는 병렬 비트 테스트 장치.
제2항에 있어서, 상기 데이터 입력단은

상기 m 비트의 데이터 신호를 k 비트 개씩 묶어서 압축시킨, m/k 개의 압축 데이터 신호들을 압축 해제하여 상기 에러 검출 및 정정단으로 출력하는 것을 특징으로 하는 병렬 비트 테스트 장치.
제3항에 있어서, 상기 에러 검출 및 정정단은

상기 데이터 신호와 대응되는 상기 예정 데이터 신호와 동일 여부를 비교하여, 동일 여부에 대한 정보를 가진 상기 에러 비교 신호를 출력하는 전송 데이터 비교부;

상기 k 개의 상기 에러 비교 신호들의 동일 여부를 판단하고, 동일 여부에 대한 정보를 가진 상기 제2 비교 신호를 출력하는 제2 비교 신호 생성부; 및

상기 정정 제어신호와 이에 대응되는 상기 제2 비교 신호를 논리 연산하여 정정신호를 생성하는 패일 비트 검출 및 정정부를 더 구비하는 것을 특징으로 하는 병렬 비트 테스트 장치.
제4항에 있어서, 상기 테스트 MRS 신호는

상기 카운팅 된 에러 비트 수가 1개 이하일 경우에만, 정정 제어신호를 활성화하도록, 사용자가 설정하여 입력하는 신호인 것을 특징으로 하는 병렬 비트 테스트 장치.
제4항에 있어서, 상기 전송 데이터 비교부는

일단 및 다른 일단으로 각각 상기 m 비트 데이터 신호 및 상기 m 비트 데이터 신호에 대응되는 상기 예정 데이터 신호를 입력받고, 이를 배타적 논리 합하여 상기 에러 비교 신호들을 출력하는 상기 m 개의 XOR 게이트들을 구비하는 것을 특징으로 하는 병렬 비트 테스트 장치.
제6항에 있어서, 상기 제2 비교 신호 생성부는

입력단으로 각각 상기 m/k 개 묶음으로 분할된 데이터 신호들을 대응되는 예정 데이터 신호들과 비교하여 출력한 에러 비교 신호들을 입력받고, 이를 배타적 논리 합하여 m/k 개의 상기 제2 비교 신호를 출력하는 m/k 개의 XOR 게이트들을 구비하는 것을 특징으로 하는 병렬 비트 테스트 장치.
제7항에 있어서, 상기 패일 비트 검출 및 정정부는

입력단 일단 및 다른 일단으로 상기 정정 제어신호 및 이에 대응되는 상기 제2 비교 신호를 각각 입력받고, 이를 논리 합 연산하여 상기 정정신호를 생성하는 상기 m/k 개의 오아 게이트들을 구비하는 것을 특징으로 하는 병렬 비트 테스트 장치.
제8항에 있어서, 상기 정정 제어신호는,

오류가 발생한 상기 패일 비트 수가 1개 이하이면 논리 하이 레벨로 출력되고, 상기 패일 비트 수가 2 이상이면 논리 로우 레벨로 출력되는 것을 특징으로 하는 병렬 비트 테스트 장치.
제4항에 있어서, 상기 병렬 비트 테스트 장치는

상기 정정 신호가 정정을 활성화시키는 신호 레벨로 인가되면, 이에 응답하여 상기 원래의 데이터 신호 또는 정정된 데이터 신호를 택일하여 출력하는 출력단을 더 구비하는 것을 특징으로 하는 병렬 비트 테스트 장치.
제10항에 있어서, 상기 출력부는

입력받은 상기 정정 신호가 논리 하이 레벨이면 오류가 정정된 상기 압축 데이터 또는 원래의 상기 압축 데이터를 출력하고, 입력받은 상기 정정 신호가 논리 로우 레벨이면 상기 압축 데이터를 출력을 하지 않는 것을 특징으로 하는 병렬 비트 테스트 장치.
제11항에 있어서, 상기 출력부는

상기 정정 신호가 논리 하이 레벨로 입력되고 상기 패일 비트 수가 0 이면, 상기 원래의 압축 데이터 신호를 출력하고,

상기 정정 신호가 논리 하이 레벨로 입력되고 상기 패일 비트 수가 1 이면, 오류가 발생한 비트를 반전하여 상기 정정된 압축 데이터 신호를 출력하는 것을 특징으로 병렬 비트 테스트 장치.
삭제
제3항에 있어서,

상기 m은

12 값을 가지고,

상기 n은

4 값을 가지는 것을 특징으로 하는 병렬 비트 테스트 장치.
제14항에 있어서, 상기 k는

4값을 가지는 것을 특징으로 하는 병렬 비트 테스트 장치.
제3항에 있어서, 상기 병렬 비트 테스트 장치는

m비트의 데이터 신호가 L 개 입력될 때, 각각 L 개의 데이터 입력단, 에러 검출 및 정정단, 및 출력단을 구비하는 것을 특징으로 하는 병렬 비트 테스트 장치.